© 2006 W. Oberschelp, G. Vossen Rechneraufbau & Rechnerstrukturen, Folie 11.1.


Kapitel 11: Optimierung von Ressourcen-Nutzung und Prozessorleistung


Übersicht

• Virtueller Speicherverwaltung

• Pipelining

• Dynamisches Scheduling von Instruktionen nach Tomasulo

• Weitere ILP-Techniken

• Grenzen der Parallelarbeit:Scheduling bei 2 Prozessoren


Abstraktions- bzw. Sprachebenen im Rechner.


11.1 Prinzip der virtuellen Speicherung.


11.2 Funktionsweise der virtuellen Speicherung.

Seite n

Seite 2

Seite 1

Seite 0

…

logischeAdresse

Seitentabelle

physikalischeAdresse im

Hauptspeicher

Sekundärspeicher


11.3 Adressumsetzung beim Paging.

Seite 3

Seite 2

Seite 1

Seite 0

73

32

41

10

virtuellerAdressraum

Seiten-tabelle

Seite 37

6

5

Seite 14

Seite 23

2

Seite 01

0

physikalischerAdressraum

Frame-nummer

Offset


11.4 Adressumsetzung bei einer Segmentierung.


11.5 Beispiel für die Verwendung von Segmentierung.


11.6 Mehrfachverwendung von Programmen durch Segmentierung.


11.7 Adressübersetzungskomponenten der MMU beim PowerPC 601.


11.8 Memory Management Unit der PowerPC-Architektur.


11.9 Cache-Organisation des PowerPC 601.


11.10 Anbindung des 601-Cache an andere Einheiten.


11.11 Warteschlangen der Memory Unit des 601.


11.12 Zustände beim MESI-Protokoll.


11.13 Transformation einer logischen in eine physikalische Adresse beim PowerPC 601.


11.14 Prinzip des Befehlsphasen- (Instruction Level-) Pipelining (ILP).


11.15 Einfaches Befehlsphasen-Pipelining.


11.16 5-stufige RISC-Pipeline.


11.17 5-stufige RISC-Pipeline mit Taktung.

WrMemExecDcdIFetch

Takt 4Takt 3Takt 2Takt 1 Takt 5


11.18 Zeitlicher Programmfluß bei 5-stufiger Pipeline.

WBMemExecDcdIFetch

WBMemExecDcdIFetch

WBMemExecDcdIFetch

WBMemExecDcdIFetch

WBMemExecDcdIFetch

WBMemExecDcdIFetchProgrammfluß

Zeit


11.19: Prinzip einer Superskalar-Architektur.


11.20 Datenhasard zwischen Addition undnachfolgender Subtraktion.

IF Dcd Mem Wr

ALU

IF Dcd Mem Wr

ALUsub r4, r1, r5

add r1, r2, r3

Zeit (Takte) 2 3 4 651


11.21 Auflösung eines Datenhasard durchBubble-Einfügung.

IF Dcd Mem Wr

ALU

IF Dcd Mem Wr

ALUsub

add

Zeit (Takte)2 3 4 651

Bubble

7 8


11.22 Elimination eines Datenhasard durchForwarding.

IF Dcd Mem Wr

ALU

IF Dcd Mem Wr

ALUsub

add

Zeit (Takte) 2 3 4 651

© 2006 W. Oberschelp, G. VossenRechneraufbau & Rechnerstrukturen, Folie 11.27Common Data Bus (CDB)

F-Registers

F30

……

F12

F10

F8

F6

F4

F2

F0

ValueReg

FP Adders/MultipliersFP Adders/Multipliers

0Mult2

0Mult1

0Add3

0Add2

0Add1

QbQaVbVaOpBusyNameTime

0Store3

0Store2

0Store1

0Load3

0Load2

0Load1

FUAdr.Busy

Write

Result

Exec Compl

IssuebaInstructionITER

Reservation Stations

Load/Store Buffers

Instruction Status

11.23 Arbeitseinheitenfür dynamischesScheduling.


Clock

1

Common Data Bus (CDB)

F-Registers

Reg Value

F0

F2

F4

F6 Load1

F8

F10

F12

… …

F30


Time Name Busy Op Va Vb Qa Qb

Add1 0

Add2 0

Add3 0

Mult1 0

Mult2 0

Busy Adr. FU

Load1 1 34+r2

Load2 0

Load3 0

Store1 0

Store2 0

Store3 0

ITER Instruction a b Issue Exec Compl

Write

Result

lfp f6 34 r2 1


Load/Store Buffers

Instruction StatusProgrammcodeProgrammcodeProgrammcodeProgrammcode

lfp f6, 34(r2)lfp f2, 45(r3)fmul f0, f2, f4fsub f8, f6, f2fdiv f10, f0, f6fadd f6, f8, f2


Clock

2


F-Registers

Reg Value

F0

F2 Load2

F4

F6 Load1

F8

F10

F12

… …

F30



Add1 0

Add2 0

Add3 0

Mult1 0

Mult2 0

Busy Adr. FU

Load1 1 34+r2

Load2 1 45+r3

Load3 0

Store1 0

Store2 0

Store3 0


Write

Result

lfp f6 34 r2 1

lfp f2 45 r3 2


Load/Store Buffers




Clock

3


F-Registers

Reg Value

F0 Mult1

F2 Load2

F4

F6 Load1

F8

F10

F12

… …

F30



Add1 0

Add2 0

Add3 0

Mult1 1 fmul FR(f4) Load2

Mult2 0

Busy Adr. FU

Load1 1 34+r2

Load2 1 45+r3

Load3 0

Store1 0

Store2 0

Store3 0


Write

Result

lfp f6 34 r2 1 3

lfp f2 45 r3 2

fmul f0 f2 f4 3


Load/Store Buffers




Clock

4


F-Registers

Reg Value

F0 Mult1

F2 Load2

F4

F6 M(A1)

F8 Add1

F10

F12

… …

F30



Add1 1 fsub M(A1) Load2

Add2 0

Add3 0

Mult1 1 fmul FR(f4) Load2

Mult2 0

Busy Adr. FU

Load1 0

Load2 1 45+r3

Load3 0

Store1 0

Store2 0

Store3 0


Write

Result

lfp f6 34 r2 1 3 4

lfp f2 45 r3 2 4

fmul f0 f2 f4 3

fsub f8 f6 f2 4


Load/Store Buffers




Clock

5


F-Registers

Reg Value

F0 Mult1

F2 M(A2)

F4

F6 M(A1)

F8 Add1

F10 Mult2

F12

… …

F30



2 Add1 1 fsub M(A1) M(A2)

Add2 0

Add3 0

10 Mult1 1 fmul M(A2) FR(f4)

Mult2 1 fdiv M(A1) Mult1

Busy Adr. FU

Load1 0

Load2 0

Load3 0

Store1 0

Store2 0

Store3 0


Write

Result

lfp f6 34 r2 1 3 4

lfp f2 45 r3 2 4 5

fmul f0 f2 f4 3

fsub f8 f6 f2 4

fdiv f10 f0 f6 5


Load/Store Buffers




Clock

6


F-Registers

Reg Value

F0 Mult1

F2 M(A2)

F4

F6 Add2

F8 Add1

F10 Mult2

F12

… …

F30




Add2 1 fadd M(A2) Add1

Add3 0



Busy Adr. FU

Load1 0

Load2 0

Load3 0

Store1 0

Store2 0

Store3 0

ITER

Instruction a b Issue Exec Compl

Write

Result

lfp f6 34 r2 1 3 4

lfp f2 45 r3 2 4 5

fmul f0 f2 f4 3

fsub f8 f6 f2 4

fdiv f10 f0 f6 5

fadd f6 f8 f2 6


Load/Store Buffers




Clock

7


F-Registers

Reg Value

F0 Mult1

F2 M(A2)

F4

F6 Add2

F8 Add1

F10 Mult2

F12

… …

F30




Add2 1 fadd M(A2) Add1

Add3 0



Busy Adr. FU

Load1 0

Load2 0

Load3 0

Store1 0

Store2 0

Store3 0


Write

Result

lfp f6 34 r2 1 3 4

lfp f2 45 r3 2 4 5

fmul f0 f2 f4 3

fsub f8 f6 f2 4 7

fdiv f10 f0 f6 5

fadd f6 f8 f2 6


Load/Store Buffers




Clock

8


F-Registers

Reg Value

F0 Mult1

F2 M(A2)

F4

F6 Add2

F8 (M-M)

F10 Mult2

F12

… …

F30



Add1 0

2 Add2 1 fadd (M-M) M(A2)

Add3 0



Busy Adr. FU

Load1 0

Load2 0

Load3 0

Store1 0

Store2 0

Store3 0


Write

Result

lfp f6 34 r2 1 3 4

lfp f2 45 r3 2 4 5

fmul f0 f2 f4 3

fsub f8 f6 f2 4 7 8

fdiv f10 f0 f6 5

fadd f6 f8 f2 6


Load/Store Buffers




Clock

9


F-Registers

Reg Value

F0 Mult1

F2 M(A2)

F4

F6 Add2

F8 (M-M)

F10 Mult2

F12

… …

F30



Add1 0


Add3 0



Busy Adr. FU

Load1 0

Load2 0

Load3 0

Store1 0

Store2 0

Store3 0


Write

Result

lfp f6 34 r2 1 3 4

lfp f2 45 r3 2 4 5

fmul f0 f2 f4 3

fsub f8 f6 f2 4 7 8

fdiv f10 f0 f6 5

fadd f6 f8 f2 6


Load/Store Buffers




Clock

10


F-Registers

Reg Value

F0 Mult1

F2 M(A2)

F4

F6 Add2

F8 (M-M)

F10 Mult2

F12

… …

F30



Add1 0


Add3 0



Busy Adr. FU

Load1 0

Load2 0

Load3 0

Store1 0

Store2 0

Store3 0


Write

Result

lfp f6 34 r2 1 3 4

lfp f2 45 r3 2 4 5

fmul f0 f2 f4 3

fsub f8 f6 f2 4 7 8

fdiv f10 f0 f6 5

fadd f6 f8 f2 6 10


Load/Store Buffers




Clock

11


F-Registers

Reg Value

F0 Mult1

F2 M(A2)

F4

F6 (M-M+M)

F8 (M-M)

F10 Mult2

F12

… …

F30



Add1 0

Add2 0

Add3 0



Busy Adr. FU

Load1 0

Load2 0

Load3 0

Store1 0

Store2 0

Store3 0


Write

Result

lfp f6 34 r2 1 3 4

lfp f2 45 r3 2 4 5

fmul f0 f2 f4 3

fsub f8 f6 f2 4 7 8

fdiv f10 f0 f6 5

fadd f6 f8 f2 6 10 11


Load/Store Buffers




Clock

12


F-Registers

Reg Value

F0 Mult1

F2 M(A2)

F4

F6 (M-M+M)

F8 (M-M)

F10 Mult2

F12

… …

F30



Add1 0

Add2 0

Add3 0



Busy Adr. FU

Load1 0

Load2 0

Load3 0

Store1 0

Store2 0

Store3 0


Write

Result

lfp f6 34 r2 1 3 4

lfp f2 45 r3 2 4 5

fmul f0 f2 f4 3

fsub f8 f6 f2 4 7 8

fdiv f10 f0 f6 5

fadd f6 f8 f2 6 10 11


Load/Store Buffers




Clock

13


F-Registers

Reg Value

F0 Mult1

F2 M(A2)

F4

F6 (M-M+M)

F8 (M-M)

F10 Mult2

F12

… …

F30



Add1 0

Add2 0

Add3 0



Busy Adr. FU

Load1 0

Load2 0

Load3 0

Store1 0

Store2 0

Store3 0


Write

Result

lfp f6 34 r2 1 3 4

lfp f2 45 r3 2 4 5

fmul f0 f2 f4 3

fsub f8 f6 f2 4 7 8

fdiv f10 f0 f6 5

fadd f6 f8 f2 6 10 11


Load/Store Buffers




Clock

14


F-Registers

Reg Value

F0 Mult1

F2 M(A2)

F4

F6 (M-M+M)

F8 (M-M)

F10 Mult2

F12

… …

F30



Add1 0

Add2 0

Add3 0



Busy Adr. FU

Load1 0

Load2 0

Load3 0

Store1 0

Store2 0

Store3 0


Write

Result

lfp f6 34 r2 1 3 4

lfp f2 45 r3 2 4 5

fmul f0 f2 f4 3

fsub f8 f6 f2 4 7 8

fdiv f10 f0 f6 5

fadd f6 f8 f2 6 10 11


Load/Store Buffers




Clock

15


F-Registers

Reg Value

F0 Mult1

F2 M(A2)

F4

F6 (M-M+M)

F8 (M-M)

F10 Mult2

F12

… …

F30



Add1 0

Add2 0

Add3 0



Busy Adr. FU

Load1 0

Load2 0

Load3 0

Store1 0

Store2 0

Store3 0


Write

Result

lfp f6 34 r2 1 3 4

lfp f2 45 r3 2 4 5

fmul f0 f2 f4 3 15

fsub f8 f6 f2 4 7 8

fdiv f10 f0 f6 5

fadd f6 f8 f2 6 10 11


Load/Store Buffers




Clock

16


F-Registers

Reg Value

F0 M*f4

F2 M(A2)

F4

F6 (M-M+M)

F8 (M-M)

F10 Mult2

F12

… …

F30



Add1 0

Add2 0

Add3 0

Mult1 0

40 Mult2 1 fdiv M*f4 M(A1)

Busy Adr. FU

Load1 0

Load2 0

Load3 0

Store1 0

Store2 0

Store3 0


Write

Result

lfp f6 34 r2 1 3 4

lfp f2 45 r3 2 4 5

fmul f0 f2 f4 3 15 16

fsub f8 f6 f2 4 7 8

fdiv f10 f0 f6 5

fadd f6 f8 f2 6 10 11


Load/Store Buffers




Einige Zykel später…


Clock

55


F-Registers

Reg Value

F0 M*f4

F2 M(A2)

F4

F6 (M-M+M)

F8 (M-M)

F10 Mult2

F12

… …

F30



Add1 0

Add2 0

Add3 0

Mult1 0


Busy Adr. FU

Load1 0

Load2 0

Load3 0

Store1 0

Store2 0

Store3 0


Write

Result

lfp f6 34 r2 1 3 4

lfp f2 45 r3 2 4 5

fmul f0 f2 f4 3 15 16

fsub f8 f6 f2 4 7 8

fdiv f10 f0 f6 5

fadd f6 f8 f2 6 10 11


Load/Store Buffers




Clock

56


F-Registers

Reg Value

F0 M*f4

F2 M(A2)

F4

F6 (M-M+M)

F8 (M-M)

F10 Mult2

F12

… …

F30



Add1 0

Add2 0

Add3 0

Mult1 0


Busy Adr. FU

Load1 0

Load2 0

Load3 0

Store1 0

Store2 0

Store3 0


Write

Result

lfp f6 34 r2 1 3 4

lfp f2 45 r3 2 4 5

fmul f0 f2 f4 3 15 16

fsub f8 f6 f2 4 7 8

fdiv f10 f0 f6 5 56

fadd f6 f8 f2 6 10 11


Load/Store Buffers




Clock

57


F-Registers

Reg Value

F0 M*f4

F2 M(A2)

F4

F6 (M-M+M)

F8 (M-M)

F10 Mult2

F12

… …

F30



Add1 0

Add2 0

Add3 0

Mult1 0

Mult2 1 fdiv M*f4 M(A1)

Busy Adr. FU

Load1 0

Load2 0

Load3 0

Store1 0

Store2 0

Store3 0


Write

Result

lfp f6 34 r2 1 3 4

lfp f2 45 r3 2 4 5

fmul f0 f2 f4 3 15 16

fsub f8 f6 f2 4 7 8

fdiv f10 f0 f6 5 56 57

fadd f6 f8 f2 6 10 11


Load/Store Buffers




11.28 Präferenzordnung zu Beispiel 11.1.


11.29 (Optimaler) Schedule zu Beispiel 11.1.


11.30 (Suboptimaler) Schedule zu Beispiel 11.1.


11.31 CPM-generierter Schedule zu Beispiel 11.2.


11.32 Optimaler Schedule zu Beispiel 11.2.


11.33 LPT-generierter Schedule zu Beispiel 11.3.


11.34 Optimaler Schedule zu Beispiel 11.3.

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