2 2014/11 1

IC设计与制造网（http:/

/ic.sem

i.org.cn）和半导体应用网（http:/

/app.semi.org.cn），

涵盖IC设计、制造、封装

测

试、ED

A/IP及

设备材料等产业链所有关键环节，致力于打造出最权威的成熟半导体技术创新应用生态链信息资讯

，

这是一个IC设计

、制造与应用的生态圈，每周向5万

多名来自电子应用、IC设计与制造的注册工程师进行信息推送。

2 2014/11 3

一份精神早餐

资讯时代，您也可能会为太多的无序资讯而烦恼。现在，每天只要花10分钟，您就能对全球半导体、光伏、平板显示及LED

等产业大事了如指掌。SEMI为企业总裁、政府官员提供更多赠值服务，量身定制“SEMI China每日新闻与评论”，于每个工

作日的清晨发送到邮箱，精选的内容覆盖美国、中国大陆及台湾地区诸多产业与大众媒体网站，并有SEMI独家专业评论。

半导体制造 manu facturin g

出版人publisheR

主编editoR-in-Chief

编辑editoR

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特约编辑ContRibuting editoRs

制作pRoduCtion

广告adveRtisement

客户服务CustomeR seRviCe

Allen Lualu@semi.org

Gang Yao gyao@semi.org86-21-60278545

Cherry Sunhxsun@semi.org86-21-60278548

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semieditor@semi.org.cn

Adam Heahe@semi.org86-21-60278505

Daniel Qifqi@semi.org86-21-60278576

Ivan Huangihuang@semi.org86-21-60278577

Auther Zhujxzhu@semi.org86-21-60278567

Summer Weisummer.wei@semichina.org86-21-60278562

Norman Chengncheng@semi.org86-21-60278557

Annie Anaan@semi.org86-21-60278561

Sophia Huangsophia. huang@semi.org.cn86-21-60278553

涵盖 IC 设计、制造、封装测试、EDA/IP 及设备材料等产业链所有关键

环节，致力于打造最权威的 IC 生态链信息资讯，提供最新产业动态，

发布最全面的 IC 设计与制造信息、专业性强、覆盖面广，是 IC 产业链

上下游共同营造的 IC 设计、制造与应用的生态圈，目前有来自 IC 设计

与制造业的注册用户达 23000 人。

4 2014/11 5

SEMI 力推中国西部泛半导体产业再进步

SEMI 全球副总裁、中国区总

裁陆郝安博士率 SEMI 泛半

导体产业高级代表团参加西

博会各类活动，代表团成员包括京

东方总裁兼首席战略营销官张涛、

天马微电子助理总裁向传义博士、

新阳半导体副董事长孙江燕、空气

化工中国区总经理刘凯伦、矽睿科

技首席执行官谢志峰博士等 20 余

位知名企业高管，与当地企业会面

交流、探寻合作共赢机会。

SEMI联合四川省投资促进局（省

重大办）和四川博览事务局共同主办

了中国（西部）平板显示产业发展论

坛，聚焦中国西部平板显示产业发展

态势和最新技术产品创新，是四川乃

至中国西部地区首次举办的具有高水

准、国际化、专业性的平板显示产业

高峰论坛。

京东方科技集团副总裁兼首席战

略营销官张涛，以“聚焦西部、共谋

发展”为题，围绕中国显示产业发展

的四大核心驱动（政策支持，全球市

场，人才优势及产业配套），阐述了

京东方对西部发展优势的认识以及相

应的战略布局。

天马微电子集团助理总裁向传义

博士分享了天马对 AMOLED目前技术

和市场发展的看法，并表示 AMOLED

未来将会有很好的发展机会，但需要

产业链上下协作、共同推进。

同时，SEMI中国 智能可穿戴产

业研讨会，以智能可穿戴产品和新

型显示技术为重点，与广大可穿戴产

业经营者、行业人士共同分享智能可

穿戴产业的发展现状与最新趋势。在

SEMI中国智能可穿戴展区，来自北京、

上海、深圳、广东、台湾等地的企业

展品包括：全球第一款真正的增强现

实眼镜 MG1、智能全触屏手套、解放

双手创意生活的智能眼镜、NFC系列

可穿戴智能产品等，给西部观众了解

智能可穿戴产品提供了一次绝佳体验

机会。

京东方科技集团副总裁兼首席战略营销官

张涛

天马微电子集团助理总裁向传义

四川省委书记王东明、四川省省长魏宏倾

听 SEMI 全球副总裁、中国区总裁陆郝安

博士介绍 SEMI 中国智能可穿戴展区芯片

产品

工信部电子信息司司长丁

文武：《国家集成电路

产业发展推进纲要》在

延续 18 号文、4 号文及现有制度

上提出了一系列新的措施，其中

设立国家产业投资基金是最有力

的措施。基金实施主要以股权投

资方式，重点投资集成电路制造

业，兼顾集成电路芯片设计、封

装测试、设备材料。目前，基金

投资的各项工作进展顺利，基金

管理公司和基金管理公司已经先

后成立，2014 年底前会投出第一

笔投资给所需要的企业。

紫光集团董事长赵伟国：“微

电子是资本的蓝海，市场竞争的

红海”，在中国，产业已经发展

成为国家战略，但是仍然面临着

规模、人才、资金、技术和国际

化等的种种不足。国家应该在资

金和研发上重点支持龙头企业，

在税收、市场、融资等方面上给

予集成电路企业充分的支持。

SEMI 中国区总裁陆郝安博士

指出，“从无到有靠政府，做大

做强靠市场”，巨大的市场、产

业转移的大趋势、政府的支持都

是中国半导体的机会。而半导体

的技术、人才、市场、产业链又

都是国际化的。只要我们坚持以

市场为导向，国际、国内充分合

作，在国家战略和资金的支持下

一定会成功。

中科院微电子所所长、国家

02 专项专家组组长叶甜春研究员

指出，只有产业链、创新链、金

融链三个链条密切配合才能把产

业做好。做集成电路要有“挣慢

钱”的战略眼光，不能仅仅计较

眼前的短期收益。

产业高管解读半导体新政

图 1：工信部电子信息司司长丁文武

图 2：紫光集团董事长赵伟国

图 3：SEMI 中国区总裁陆郝安博士

图 4：中科院微电子所所长、国家 02 专

项专家组组长叶甜春研究员

6 2014/11 7

半导体制造 manu facturin g

VoL 15 ISSue 6 2014年 11 月

用于先进节点模拟设计的填充技术利用小尺寸硅工艺，在处理化学机械抛光 (CMP) 相位时需要使用其他非功能性几何

结构来保持层的平坦度。生成所谓“填充”几何形状的自动化制造性设计 (DFM)版图

流程往往主要用于大型片上系统 (SoC) 数字设计。当应用于混合信号版图时，此类

流程通常在提供所需层密度时会遇到诸多问题，并且没有足够的灵活性来保持匹配器

件的对称。

产业高管解读半导体新政

IC设计与制造

FD-SOI 率先在中国实现商用有多大的可能性？

ASE 要以本地化角色分享大陆IOT 商机

广泛的技术覆盖是CEVA 拓展IOT 市场的基础

Amkor 强化其在电子封测技术领域里的领导地位

为中国半导体产业投资基金正名

工艺制造

用熔融石英微泡吹制方法在硅晶圆上制造MEMS 陀螺仪

FinFET 和平面MOSFET 在器件结构、电性能和工艺制造上的比较

封装测试

用立体视像三维在线检测系统检测BGA 封装中的共面和衬底翘曲问题

测试质量对生产成本的影响

14

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23

28

34

图片由 ASML 公司提供

可穿戴不是张冠李戴

SEMI力推中国西部泛半导体产业再进步

5

眼下可穿戴这个热门话题，如果有谁不

提及似乎就像来自石器时代。但问题是被大

部分人所看好的可穿戴，目前的应用依然停

留在嘴巴上，这本身就说明在什么地方出了

问题，如果连供应商自己都不热衷使用的产

品，能让消费者买单除了一厢情愿可能也只能

一厢情愿了，问题就在于找错了需求对象。

近 日， 专 于 零 售 业 调 研 公 司 GFK 在 其

最新报告中指出，目前可穿戴电子设备的买

家至少有 1/3 会在购买后的 6 个月内弃用

该设备。GFK 在对 1000 人进行调查后得出

的结论是，用户放弃使用可穿戴计算设备的

一个主要原因在于，用户并未看到使用可

穿戴计算设备能带来什么样的长期好处。

此外，用户放弃的另一方面原因在于，他

们原本并不打算购买可穿戴计算设备，但

在购买其他产品时被搭售了这样的设备。

从概念到产品，可穿戴产品人为炒作的

现象愈演愈烈，在投资者和创业者偏离技术

现实的同时，可穿戴的泡沫化也越发严重。

戴 Google Glass 从时髦到迅速遭人嫌弃，智能

手环被杂粮们瞬间推向红海，炒不动的智能手

表，都与 GFK 的调查结果互为佐证。GFK 的

研究同时表明，面对无论是鸡肋的智能手环还

是戴着 Google Glass 的自拍，或是智能手表的

定位等没太多实用功能的时髦可穿戴产品，人

们并不希望在自己身上再额外增加附属品。

目前许多可穿戴设备只能算是手机的附

庸产品，只是起功能拓展作用。缺乏排它性、

独立性、革命性以及不可替代性的应用，可

穿戴设备就无法摆脱附庸产品的市场定位，那

么就难以拥有手机的江湖地位而走向大众市

场。当年人们挂在腰间的 BB 机可谓是早期的

可穿戴设备，就是从放牧者哪里移植而来；

风靡一时的电子书也被一些人视为印刷厂的

掘墓者；但最终都被手机这个移动平台所吞

噬。那么，现在被一些人神化无所不能的智

能可穿戴设备，也同样难逃短命鬼的厄运。

我们开发电子产品的根本目的是把人类

从日常事务中给解放出来，而不是给人类套上

各种物理上的和精神上的枷锁，而让机器人

实现智能化则是可穿戴设备适得其所。所以，

除了某些特殊应用领域如远程医疗等少众市

场外，可穿戴设备的真正春天在于机器人的

“繁衍”速度，而通过各种可穿戴设备把机器

人武装到牙齿后就变成了智能机器人，反之，

张冠李戴了，那么疯人院的生意就要兴隆了。

从全球最大电子代工厂富士康（台湾鸿

海）着力发展智能机器人技术与产品开发来

看，一个不可否认的事实是，制造业正经历一

场深刻的变革——“机器换人”，实现把更

多的自然人力投入到技术、产品研发和售后

服务等这类机器人难以替代的工作中去。同

时，机器人也在被高科技武装后智商大增而

逐渐进入到家庭、进入到人们的生活当中。

随着人工智能技术逐步成熟，机器人升

级到智能机器人，很有可能就是新工业开始的

引爆点和持续增长点。为此，美国发布了机器

人发展路线报告，欧盟启动了全球最大民用机

器人研发计划，日本将机器人产业作为“新

产业发展战略”中 7 大重点扶持的产业之一。

而在中国，据悉工信部也将组织制定我国机

器人技术路线图及机器人产业十三五规划，力

争到 2020 年高端市场占有率达到 45% 以上。

据中国机器人产业联盟发布的工业机器

人市场统计数据：2013 年中国市场销售工业

机器人近 3.7 万台，超过日本居全球第一。

但在核心技术和关键部件如减速机、伺服电

机、控制器技术等与世界先进水平在精度、

可靠性、稳定性等方面与美欧日相比则存在

着明显差距。而机器人产业发展的关键就在

于品质、关键零部件和系统集成，但通过可

穿戴设备把机器人武装到牙齿从而升级为智

能机器人，没准就是我们的机会所在！

可穿戴不是张冠李戴

8 2014/11 9

成熟技术创新应用成熟技术创新应用

如何通过材料和管壁结构选择软管

半导体应用

新思考要做微型马达的技术专家

汽车电子，中国汽车产业的痛

供应商报道

KLA-Tencor 助力客户实现更大生产价值

阿特拉斯要带给市场高能效的解决方案

华特气体——中国芯片制造业的新选择

36

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45

46

利用成熟半导体技术开发传感器及包括MEMS、光电、模

拟、高功率、射频和微能源等辅助器件，通过市场应用热

点引导中国半导体业者走上投资规模小、产品价值高、应

用范围广、创新空间大的快速发展之路，在集成电路应用

市场竞争中占据优势地位。

10 2014/11 11

场。CSR 的众多设计具有大型混合

信号内容，如图 2 所示。与大多数

无晶圆厂半导体公司一样，CSR 也

依靠代工合作伙伴提供用于定义设

计规则检查 (DRC) 和生成其他填

充结构规则的制造规则平台来实现

密度目标。

根据 CSR 的经验，代工厂为

大型 Soc 设计的客户提供优化后的

平台。其期望是，在金属层方向性

受到严格控制的布局布线 (P&R) 环

境中，填充流程将在一个版图上运

行一次。

因为 CSR 设计具有很多的模

拟电路模块，所以在完成模拟 IP

模块时优先在块内运行填充流程，

这样就可以将填充结构纳入寄生仿

真。这种技术上的差异往往又会被

以下事实放大：与有规则的数字

P&R 布线相比，模拟块内部的金属

方向更容易变化。

对于许多模拟块，我们观察到

代工平台可实现的密度要么不符合

密度要求，要么不理解特定模拟电

路的匹配条件。设计师很难控制填

充规则操作方式，从而导致以下情

况：

• 无法控制密度

• 平台无法对基于其运行的

结构类型做出响应，例如镜像和匹

配电路。

• 无法改变填充形状，依赖

于底层方向

上述限制迫使模拟设计师手工

添加填充，而这是非常耗时的过程。

自动化的智能填充方法在 40 纳 米 及 以 上 为 流 程

生成填充的最常见方法是使用

用 于 物 理 验 证 的 DRC 工 具 中

的 RECTANGLES [3] 命 令， 例

如 M e n t o r G r a p h i c s C a l i b r e ®

nmDRC ™。这样就可以用简单的矩

形填充版图中空出的空间，从而在

整个晶片单元实现更均匀的金属密

度。不过，40 纳米以下的混合信

号设计要求更大的灵活性，因此还

需要以下新的填充功能：

• 多层堆叠：实现多层填充

结构。

• 最小 / 最大密度控制

• 密度梯度控制

• 变形填充：例如镜像 / 旋

转

• 数据压缩

• 双重曝光功能

• 关键信号线感知填充：关

键信号线的特殊规则

例如，利用上述功能，我们可

以定义一个复杂的“填充单元”，

随后在限定区域内按阵列放置，如

图 3 所示。该填充单元可与其他

填充单元组合以实现大型设计。如

图 4 所示。这种创建填充单元格区

域的技术已应用到设计中的限定区

域。

控制填充特性虽然不同的块需要不同的填

充处理，但模拟 IP 块的数量和种

类排除了每个块的独有规则平台。

不过，我们的定制版图工具允许将

属性与版图的层和区域相关联，从

图 2：典型 CSR 设计存储器（绿色）、

标准单元（蓝色）、模拟电路（黄色）。

图 3：为限定区域定义填充单元

图 4：压缩填充形状

图片由 ASML 公司提供

用于先进节点模拟设计的填充技术

利用小尺寸硅工艺，在处理

化学机械抛光 (CMP) 相

位时需要使用其他非功能

性几何结构来保持层的平坦度。生

成所谓“填充”几何形状的自动化

制造性设计 (DFM) 版图流程往往

主要用于大型片上系统 (SoC) 数字

设计。当应用于混合信号版图时，

此类流程通常在提供所需层密度时

会遇到诸多问题，并且没有足够的

灵活性来保持匹配器件的对称。

高级节点的填充问题现代硅工艺使用镶嵌工艺沉积

多个金属层来连接有源器件。这种

方法需要使用 CMP 步骤去除多余

的金属和绝缘轨道，如图 1 所示。

抛光使用化学浆和机械压力来

实现沉积金属所需的平坦度。去除

金属和金属间介电材料的速度各不

相同，因此会造成表面凹陷和表面

不平坦。这反过来又会使互连轨道

和短路的绝缘性变差 [1]。

为减轻此类问题，半导体代工

厂制定了设计规则来指定特定层所

需的区域密度。当功能版图未提供

足够的金属密度时，需要使用其他

非功能性几何形状（即“填充”形状）

来实现上述目标 [2]。

在 40 纳米及以下，除金属密

度目标外，前段层的密度规则也变

得至关重要，因为在快速热退火

(RTA) 期间需要保持热均匀才能避

免器件产生变化。因此，填充工艺

变得更加重要，要求也更加苛刻。

C S R ( C a m b r i d g e S i l i c o n

Radio) 是一家全球性无晶圆厂公

司，主要服务于无线连接、定位、

音响、车载信息娱乐系统和影像市

Col in Thomas , Amin Malek, CSR Plc , Ian Smith Mentor Graphics（英国）公司

图 1：CMP 工艺

12 2014/11 13

关系。在模拟版图中，许多电路在

阵列中被复制，因此我们希望在阵

列中每个实例都具有相同的寄生环

境。在图 9 中，为一个实例定义了

填充图案并加以复制。

3. 位置

在填充矩形区域时，我们可以

在中心处拥有或不拥有填充几何形

状。位置属性（如图 10 所示）可

以控制这一点。

4. 模式

标准代工平台采用交错方法。

对于紧密的模拟版图，这种方法可

以轻松达到未实现的密度目标。模

式属性（如图 11 和图 12 所示）

允许在交错和阵列方法之间进行选

择。

5. 形状

填充工具可以拉伸填充图案中

的形状，以覆盖指定区域。但在某

些情况下，这种效果并不理想，并

且设计师可能希望保持形状为正方

形。此属性（如图 13 和图 14 所示）

允许设计师指定这一点。

6. 密度

可以指定所需的密度范围。对

于相邻或嵌套区域，还可以定义用

户定义的梯度，这对相邻 IP 块之

间的匹配密度很有用，如图 15 所

示。

7. Halo

默认情况下，填充工具会生成

经 DRC 无错的填充几何形状（相

对于邻近结构）。不过，可能存在

需要额外间距的情况，此属性允许

这一点（如图 16 所示）。如果指

定的 Halo 间距小于默认的 DRC 间

距，则以 DRC 间距为准。

为实现此流程，设计师利用版

图工具为每个区域规定所需属性。

全套属性导出为文本文件，并附带

已提交到填充工具的一个或多个作

业。在完成每个填充作业时，会将

GDS 文件导入回原始版图，这意

味着在每个阶段生成的填充成为设

计数据库的一部分。这样就可以确

保正确放置新的填充（相对于以往

任何填充）。在每个放置周期后，

会将相关排除层添加到区域。

对于每个区域，会计算密度，

以符合属性文件中定义的最小值和

最大值。根据定义的 20x20 微米

窗口（梯度为 5%）测算，也就是

说，相邻窗口之间的密度目标变化

< 5%。

致谢：

作 者 在 此 感 谢 Fady Fouad

（Mentor Graphics 技 术 营 销 工

程师兼电感填充实施者）、Bil l

Graupp（Mentor Graphics 技 术

营销工程师）、David Vigar（CSR

先进工艺技术开发高级总监）以及

CSR 和 Mentor 的其他同事对这种

方法提出的讨论和意见。

参考资料[1].《芯片表面拓扑结构设计依赖性》

(Design Dependency of Chip Surface

Topology) 第 1.6 节“Nano-CMOS 制造

性设计”，作者：Wong、Zach、Moroz 等人，

ISBN 9780470112809 59 50

[2].《虚拟扩散多金属》(Dummy Diffusion

– Poly-Metal) 第 5.6.5 节“Nano-CMOS

制 造 性 设 计”， 作 者：Wong、Zach、

Moroz 等人，ISBN 9780470112809 59 50

[3]. SVRF RECTANGLES：Calibre 标准验

证规则格式 (SVRF) 手册，2011 年 1 月

图 14：拉伸填充

图 15：不同密度的嵌套区域

图 16：Halo 定义

而提供一种机制来为区域定义填充

属性并将指令传递到适当的填充工

具， 例 如 带 SmartFil l 的 Calibre

YieldEnhancer 工具。利用版图工

具功能，我们可以构建窗体界面，

以便设计师能够输入属性以定义每

个区域所需的填充特性。属性作为

文本文件收集和传递，可由填充工

具读取。图 5 显示了使用填充属

性面板将属性附加到设计中的区域

（图 6）。

利用这种方法，可采用七种填

充属性方式控制每个区域，并为自

定义设计提供标准代工规则平台无

法提供的必要灵活性。以下部分介

绍了可供模拟版图设计师使用的填

充控制方式。

1. 层

可以为一个区域指定要包含的

层。应用于该区域的所有设置都会

应用于这些层。

2. 类型

类型是指填充与区域关联的方

式。我们定义了四种类型的关系：

––MX 或 MY：这就是一个实

现镜像的区域。该区域分成两半，

为每一半生成虚拟填充，并得到镜

像的填充图案（图 7）。

–– 标准填充：这就是观察到

的标准型填充。图 8 显示了围绕

MX 和 MY 区域的标准填充。

–– 复制：这可能是最强大的

图 5：在 Cadence Virtuoso 中将属性附加

到层。

图 6：用于为区域指定填充属性的 GUI 面

板

图 7：填充镜像

图 8：围绕 MX 和 MY 区域的标准填充

图 9：填充复制

图 10. 填充居中

图 11. 阵列填充

图 12：交错填充

图 13：正方形填充

14 2014/11 15

http://ic.semi.org.cn

也许在消费电子市场可以一试，但我

们不要忘记，半导体制造是中国最薄

弱环节，观望、跟随是正常业态，中

国的晶圆制造商还没有多余的本钱在

未知的领域下注。

ST市场总监Grorgio Cesana基于

FD-SOI工艺的低功耗产品说明，击穿

正向体偏压 (FBB)和更宽的电压调节

范围更是 FD-SOI其独一无二的特性，

FinFET则无法做到。与此同时，ST技

术与产品决策副总裁 Laurent Remont

结合 ST在 FD-SOI实际设计中的经验

认为，能在 10nm节点以下持续推进

的制造工艺中 FD-SOI的技术和成本

阻力最小，但问题的关键是 FD-SOI

能否兑现承诺：除价格优势外采用最

先进技术的 FD-SOI还能改进性能和

功耗，以满足不同应用领域的终端用

户的需求。

有一种说法是目前制约 FD-SOI

产能的一个重要因素是芯片载板材料

短缺。可话又说回来，如果 FD-SOI

目前线上表现真如其理论值，相关供

应商会舍弃这个大商机吗？至于按今

天的技术能力去预测若干年后 FinFET

能否玩下去，还是先别忙着下结论

吧。针对未来技术走势，KLA-Tencor

的 CMO Brian Trafas认为，半导体的

技术拐点非常难以预测，2011年业

界预测 EUV将在 14nm使用，今天

看来 EUV技术有可能延迟到 2018年

的 7nm节点，预测相对准确的是逻辑

FinFET结构，它在 2012年得以应用

在实际生产中。

FD-SOI 率先在中国实现商用有多大的可能性？

如果说在 28nm节点还有包括

HKMG HPL、HKMG HP、

SiON LP、SOI、SHP 等 众

多工艺角力，那么到了 28nm以下

FinFET一统江湖的局面似乎已成定

势，但现在 FD-SOI（全耗尽型绝缘层

上硅）技术却以一种新的工艺技术姿

态叫阵 FinFET。FD-SOI技术是 ST、

CEA-Leti、Soitec等公司和科研机构

组成的法国格勒诺布尔技术集群历经

多年合作的研发成果，目标市场是那

些对能效、性能和成本都较敏感的电

子产品。

有消息称，ST的 PDK已经准备

就绪，未来 18个月内将有基于 FD-

SOI（全耗尽型绝缘层上硅）技术的

芯片量产；Samsung已从 ST获得了

FD-SOI工艺的授权，正式加入了 FD-

SOI工艺的生态圈，同时 Samsung和

ST为通用 28nm工艺提供 IP支持；

Global Foundries已开始提供 MPW形

式的 FD-SOI代工服务，Synopsys的

IC Compiler II平台也为基于 FD-SOI

工艺的芯片设计提供工具支持。

各种 FD-SOI利好来袭，于是乎

美国商业战略公司（IBS）主席兼首席

执行官 Handel Jones 对 FD-SOI 工艺

（全耗尽型绝缘层上硅技术）执相当

乐观姿态，近期在由国际 SOI工业联

盟（SOI Industry Consortium）、中国

科学院上海微系统与信息技术研究所

（SIMIT）和芯原股份有限公司联办的

2014上海 FD-SOI论坛上， Handel大

力赞叹中国市场潜力的巨大，甚至把

中国市场定位于将决定 FD-SOI工艺

技术的发展高度上。Handel 说，“中

国的半导体工艺路线如果沿着 FinFet

走下去将会损失大量的金钱，对于中

国来说最好的选择是 FD-SOI。”那么

问题来了：FD-SOI率先在中国实现商

用到底可不可能？

Handel称，综合比较起来 FD-

SOI工艺在 28nm和 16nm/14nm工艺

节点上更具优势。那么 FD-SOI工艺

既然优势多多，为什么至今没有出现

真正的商用呢？对此，Handel认为没

有知名公司介入是重要原因，没有大

公司加盟也就没有可供商用的生态系

统存在，大家都很清楚生态系统决定

着一项技术生命的生与死，是 FD-SOI

面临的最大难题。于是，Foundry业

老大 TSMC若能青睐 FD-SOI则自然

成功希望大增。

Handel 透露，TSMC在 16nm节

点上因犯了一些战略性错误，所以

想提前推进到 10nm节点，有传闻

TSMC内部在讨论是否采用 FD-SOI

工艺。但 TSMC近日宣布，已经完成

16nm主流制程 FinFET+(鳍式场效晶

体管强化版 )全球首颗网通芯片及手

机应用处理器试产，预定 2015年 7

月正式量产。TSMC强调，16nm制程

已建构完整设计生态环境，同时支持

已通过 IP验证的各 EDA工具、数百

项制程设计套件，以及超过 100件的

IP，相信明年 7月导入量产后将成为

TSMC新的成长动力。

目前有意在 FD-SOI取得进展的

多为处于第二方阵的半导体制造商、

EDA工具以及芯片设计公司，如芯原

正在采用 28nm FD-SOI工艺进行 ARM

Cortex A7处理器设计，其以自己取

得的一些突破和进展的数据表态，用

FD-SOI工艺实现的产品在尺寸、动态

功耗、漏电流和总功耗上都优于其他

同类产品，特别是高频器件表现格外

明显。

有理论测试数据比较：如果采用

28nm在相同的选件和金属层条件下，

FD-SOI需要 38个掩模，而某些基板

CMOS则需要多达 50个掩模。FD-

SOI缩减制造工序 15%，缩短交货期

10%，而这两大优点可大幅降低成本。

此外，采用 FD-SOI工艺制造的芯片

在功耗上可以大幅降低，还可以缩小

面积节约成本。

Handel表示，物联网对低功耗

需求强劲，而低功耗正是 FD-SOI的

强项。中国是 IOT的大市场， IOT是

FD-SOI应用的催化剂，这都是中国采

用 FD-SOI工艺的需求所在。FD-SOI

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广 泛 的 技 术 覆 盖 是CEVA 拓展 IOT 市场的基础

C EVA 是 个 DSP-based IP

平台授权厂商，其在视

觉、音频、通信和连接

技 术 全 球 领 先。CEVA 的 IP 产

品组合包括面向计算机视觉及计

算摄影、先进音频及语音处理、

无 线 基 带 （2G、3G 及 4G LTE/

LTE-A）、连接性 （Wi-Fi 和蓝牙）

以及串行存储 （SATA 和 SAS）等

领域的技术。CEVA 市场拓展副总

裁 Eran Br iman 称， CEVA 目 前

在 DSP IP 授权市场占据 No.1 的

地位，且份额超过任何其他 DSP

IP 供应商的 3 倍。

就 在 前 不 久，CEVA 收 购

了 Wi-Fi 和 Bluetooth 技 术 公

司 Riv ieraWaves，借此在扩大了

CEVA 现有业务面的同时，将公

司市场范围扩大到包括可穿戴产

品、智能家居、联网汽车和物联网

（ IoT）等新兴市场领域。这样，

CEVA 的总体 IP 产品组合包括了

视觉、音频、通讯和现在的连接性

应用。

据了解，近两年来，CEVA 和

RivieraWaves 一直成功合作以满足

Wi-Fi 市场的需求。两家企业已经

拥有多个共同客户在 CEVA DSP 上

部 署 RivieraWaves 的 Wi-Fi IP，

瞄准移动设备和联网家庭。另外，

CEVA 在 2 年就推出了新的 CEVA-

VP 架构的 MM3000 系列的第一款

产品 MM3101，其亮点是完全可编

程性，面积小、超低功耗和高效率，

这正符合物联网的需求特性。

Eran 认 为， 合 适 的 并 购 可

以让 CEVA 快速拥有经过生产验

证的领先技术，作为全球领先的

DSP IP 内核授权厂商，CEVA 的

DSP 设计重点提供专为实现极高

实施效率和 功率使用效率而优

化 的 高 集 成 度 SoC 解 决 方 案，

Riv ieraWaves 先 进 的 Wi-Fi 和 蓝

牙标准，可帮助 CEVA 进一步扩展

连接性 IP 领域的市场领先地位。

Eran 表 示，CEVA 的 DSP IP

设计的一个优先考虑就是功率效

率——始终针对电池供电设备而

设计，加之 CEVA 的 DSP IP 是经

过验证的 IP 产品，这是 CEVA 成

功进军 LTE 和 LTE-A 领域的坚实

基础，并进而拓展到物联网等新兴

市场也极为有利；同时，在整个电

子产品中随着复杂度的提升，产品

交货周期如何能变得更短是个挑

战，而 CEVA 的设计方法是专门针

对易于实施而定制的，易于实施的

特性普遍降低了 BOM、人工和生

产成本，同时缩短了上市时间。更

重要的一点是，CEVA 的 DSP IP

有广泛的产品组，在许多情况下，

能直接面向当今的“热门”应用。

CEVA 的焦点是推出一系列全

面广泛的平台 IP 解决方案，可设

计用来在这些领域实现下一代技

术趋势，而重点提供专为实现极高

实施效率和功率使用效率而优化

的高集成度 SoC 解决方案。CEVA

的平台解决方案和 IP 协助客户快

速高效的使用 CEVA DSP 完成产

品的开发和商用。这种共同开发

CEVA DSP 硬核，为客户降低研发

风险、缩短 SoC项目的设计周期。

帮助客户提高了开发效率，为客户

节省了产品开发时间，其实也是

一种降低成本的有效手段，而且是

CEVA 和客户双方共同实现双赢的

解决方案。

对于物联网来说，要实现类似

移动互联网一样的良性发展，也需

要达到软硬件分离的效果。这种通

过软件创新，把已知（硬件功能）

变成未知（软件功能）的能力，才

是激发人类兴趣的源泉，也是为

行业带来活力的关键。除此之外，

物联网还需要达到另外一种分离：

硬件驱动程序与操作系统内核的

分离。但软硬件协同开发，以及对

开发生态链的依赖都表明迅速成

长的物联网、智能硬件、可穿戴

式设备以及工业和汽车电子领域

对 DSP 的要求，也从整体解决方

案向更具灵活性的开发平台延伸，

而 CEVA 的技术与产品的开发平台

就是为此而生。Eran 认为，这是

CEVA 能不断拓展自己新的市场领

域的基础条件。

ASE 要以本地化角色分享大陆 IOT 商机

中国半导体未来十年的最大契

机是物联网（IOT），可是

IOT不会自己出现，必须要

整个产业相互配合推动 IOT的发生。

那么在 IOT时代封测产业要扮演什么

样的角色就是个值得思考的话题。面

对大陆同行，日月光集团营运长吴田

玉给出了姿态：“大陆同行能做的我

不做，你们不能做的我帮着你们一起

做。”

IOT 对半导体器件的要求，

如更小的尺寸实现实际上就是现在

package在做的事情，才能满足应用

端要求的轻薄短小，才能实现移动

性、长电池寿命和低成本等特性。

吴田玉认为，但真要去应对这种需

求，我们必须跳出以前封装测试的格

局。因为，有两个重要因素必需考

虑，一是系统级封装（SIP）在下一

个时代必须要有很大的 database来

决定用怎么样的设计才能给出在最小

的间距中间产生最大的隔离效果，

这个 technology 中国大陆必须要发

展，否则，当你把 20个 chip封装在

一起的时候一定会出问题；二是以

后 integrated test device 是 用 wafer

的制程实现 wafer level测试，就是说

以后的 test device 会变成一个小的

integrated test device，这个技术 ASE

花了 6年的时间才研发出来。

Wafer bumping现在在中国大陆

属于高端，但对 ASE而言是中端、低

端产品。吴田玉称，“我们对这个生

意不是很有兴趣，我们关注的是未来

怎么在 wafer level package中间放多个

die、如何叠加 die，就是说以后会把

14纳米甚至 10纳米跟 28纳米、45

纳米的事情全部放在一个 die上面。”

吴田玉认为，SiP重点技术在于：一

个系统内有各种高频、低频、存储、

CPU、无线充电、NFC等，需要顾及

干扰，在各个不同的层面有不同的屏

蔽（shielding）。屏蔽（shielding）在

大量实验的基础上设计其厚薄、距离、

面积、材料等，在最小的间距中产生

最大的隔离效果。

吴田玉表示，中国大陆封装要做

跳跃式的成长，必须要想到什么是属

于中国大陆有竞争优势的封装测试舞

台，绝对不是去复制美国模式、欧洲

模式、日本模式。

半导体是全球竞争的市场经济，

没有办法由任何公司任何国家来主

导，不要挑战市场经济的引导力，我

们经历了美国、台湾的市场机会，现

在我们看到中国大陆半导体的起飞，

而且我知道中国半导体绝对有这个实

力，所以我们在这个时间点上积极想

加入成为中国半导体市场中的一员。

中国大陆封装测试业者能做的

日月光不去做，而大陆同行目前还无

力做的领域我们就进来帮着大家一起

做实现共赢。对台湾企业、美国企

业，任何企业到一个新的市场环境

里一定是共赢。我们融入到这边，

是因为我们从外国带来一些技术、

IP跟 vision，可是仅靠我们自己还成

不了大事情，如果把台湾的模式带到

大陆也一定会失败，我们一定要融入

当地的文化，让你们做支撑，我们可

以把 technology、vision 放大，要在

中国大陆放大的话就一定要从本地开

始。吴田玉呼吁：到了 IOT的时候，

没有政府的扶持，没有政府在中国大

陆的资本市场，要把中国大陆市场做

大这个 dream实现不了，要变成个

大联盟找出互惠双赢的契机，大家一

起推动 IOT在中国大陆成为全球的

引领。

吴田玉说，未来 15年大事就要

发生，利用好 SEMI封测委员会这个

平台做出一些创新格局的大事，把美

国的华人、中国的工程师、ASE的先

进技术三方面优势利用到一起，把我

们所有的能力发挥出来。大陆有这个

实力，但还是诸侯纷争的话就很难赶

上 ASE的技术脚步。单打独斗要达到

国际领先技术水平，肯定需要一个很

漫长的积累、发展阶段。

不过，针对日月光强烈大陆本地

化的情结，也有大陆同行认为，其实

日月光在大陆得到政策上的优惠远超

大陆封装测试公司同行，“我们不求

更多的扶持政策，但求能与外来者在

公平市场环境中共同成长。”我们希

望通过 SEMI封测委员会这个平台，

探讨如何利用每个公司的不同资源和

长处来把“群架”打好，然后把中国

半导体尤其是封测产业提升到能参与

国际竞争的高度。

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为中国半导体产业投资基金正名

中国半导体产业怎么来花纳税人的钱？对于台湾海峡对岸的一些华人半导体同行来

说，大陆的半导体新政正在创造出一个“想象空间”，一些人想象大陆半导体公司未来会像韩国公司那样，大把大把花银子、以天价来“收买”台湾竞争公司的专门人才到大陆工作。和这种“小器”的想法对比，老谋深算的台积电董事长兼首席执行官张忠谋在回应西方媒体对于大陆半导体新政的“威胁”时评论道：“中国（这里指大陆）拥有人力资源，而且愈来愈能干，许多人曾在海外求学，尤其是美国。政府大力补助半导体产业，产业竞争力正迅速改善。华为、联想等电子品牌日益成长，阿里巴巴、腾讯等网络公司也快速扩张。”

张忠谋的回应主要涵盖三点：首先是人才，其次是政府对产业的扶持，最后是有活力、有竞争力的公司。有意思的是，张忠谋先生提了阿里巴巴和腾讯等，其中没有一家是大陆的半导体公司（除了华为有一些半导体设计业务），这或许是他出于避免公开评论同行的礼貌，也可能在他的眼里，还真的没有一家大陆的半导体公司够称得上是有活力和竞争力的！

而对于大陆所有想要从这个新政中获益的人和厂商来说，他们最关心的大概只有三个问题：到底有多少钱？钱用在哪里？如何才能拿到并多拿一点？有关第一个问题大家好像很快就达成了共识——无论这个基金的规模是传说中的 1200亿人民币还是1500亿人民币，没有人认为是足够的！要求政府拨出更多银子的游说者不难找到一些例子来佐证。例如，建设一家先进半导体（28 nm 以下工艺）工厂的投资就可能在 300 亿人民币以上等等，更有人埋怨说中国的半导体工业现在还落后于韩国、台湾，就是

因为政府在花银子时太小器了！对于第二个问题，当然是没有共

识的。大家都希望政府的钱投在自己的篮子里。但政府方面对钱的分配问题好像已经大致定调。工信部电子信息司丁文武司长的解读是：“基金实施主要以股权投资方式，重点投资集成电路制造业，兼顾集成电路芯片设计、封装测试、设备材料。” 这个优先顺序大体反映了目前中国半导体工业各大产业板块的规模和水平现状，也反映了政策制定者对这个工业的理解能力和限度。

不过，从一个观察者的角度出发，一些引诱人想要寻找答案线索的问题是：这些钱真的能够帮助在中国产生一两个“伟大的”半导体公司吗？

在半导体工业的发展历史上，一些有世界影响的公司，很多一开始都是技术、管理天才，和基金管理公司（或早期的风险投资公司）相结合的产物，其中包括美国 Intel,美国 Apple公司等。大多数风险投资公司并没有政府背景，钱主要来自于私人和相对传统的工业企业，他们对新技术有幻想和嗅觉，希望创造一些全新的东西，做一些前人没有做过的事情。这个是投资人愿意“冒险”投入的动力来源和“精神支柱”。换言之，没有技术创新或业务模式的创新，就没有真正意义上的、需要基金管理公司介入的事业。这种“创新”和“风险”相结合的产业发展模式在今天的美国硅谷还在延续，只不过涉及的领域已经从早期单纯的半导体、个人电脑领域，延伸到了生物、医疗、互联网等更广阔的范围。

在亚洲的大多数国家和地区，半导体工业领域的创新并非主流（日本有些例外），亚洲半导体公司的主要贡献是模仿、改进和做大规模。日本公司在精益求精上有很大贡献，但

在规模和效益上，已经越来越难和韩

国、台湾公司竞争。中国半导体公司

目前还主要在模仿、学习阶段，真正

意义上的风险投资的土壤和气候还远

远没有形成。中国半导体公司需要政

府的钱，现阶段主要的目标还是获得

保护，以免在全球竞争的环境下被淘

汰，所谓的政府投入，无论是何种形

式实质上都是保护本土的“民族半导

体工业”。

从这个意义上讲，所谓半导体新

政的国家基金，可以名正言顺地被称

为“中国半导体产业保护基金”，和

日本政府漠视本国半导体产业在面临

韩国、台湾竞争而任其衰退的态度相

比，中国政府的努力也许是值得的，

它至少可以在中短期帮助中国的半导

体产业，避免在激烈的全球竞争中遭

到胎死腹中的厄运。

但从长远来看，政府的职能更多

的是改善产业发展环境，包括改善外

资投资环境。半导体工业尽管发端于

美国，但在人才、资金、技术、产业

链等各个方面，已经是一个全球化的

产业，幻想一个完全自成一体、封闭

的“民族半导体工业”体系是不现实

的。希望今天的半导体新政能够帮助

我们赢得一些时间，为那些真正有潜

力的公司赢得一些机会。

中国半导体制造技术和海外先进水平的差

距不断拉大（来源 :SEMI）

作者：钊铭

Amkor 强 化 其 在电子封测技术领域里的领导地位

确定某种半导体芯片的封装

流程需要进行多方面的考

虑，才能在众多的候选项

中择取出最具性能价格比的方案。

同时，封装技术产品化过程，是将

开发的有效的封装流程扩展到大批

量的生产环境中，并不断提高生产

效率，降低生产成本。因此，如要

长期保持领先地位，OSATs 需要和

客户及供应商在开发新产品上紧密

合作，并不断改进现有生产线的运

作。

Amkor 广泛的产品线涵盖了

引 线 框 架（Lead frame）， 球 栅

阵 列（BGA）， 芯 片 尺 寸（Chip

Scale）和晶片级（Wafer Level）

等封装形式。也支持 MEMS 和传

感器的特殊封装以及晶片凸块安植

（wafer bumping）和晶片凸块移

位 (redistribution) 服务。更为重

要的是，Amkor 一直保持并继续

巩固着其在倒装芯片（ f l ip chip）

和高级封装 (advanced packaging)

领域里的工业领先地位。Amkor 中

国区总裁周晓阳表示，作为半导体

工业的战略供应商，以下四个领域

奠定了 Amkor 封装测试业务的基

石：技术的领先和创新、与客户及

合作伙伴的战略联盟、全面综合的

且极具全球竞争力的高品质的大批

量生产服务以及良好财务纪律和财

政状况。

多年来，Amkor 推出了众多

工业界领先的封装平台。引线框架

（Lead Frame）产品线得到扩展，

同 时 增 加 了 球 栅 阵 列

（BGA），芯片尺寸（Chip

Scale）和晶片级（Wafer

Level）封装，以及复杂

的三维多芯片封装和用于 MEMS 与

传感器的特殊封装。

新一代的封装平台包括使用

穿 塑 孔（Through Mold Via 或 者

TMV）的封装堆叠（PoP）技术，

倒 装 塑 封 BGA（FCMBGA）， 以

及改进的塑封 BGA（PBGA）技术。

新型封装技术，如用于芯片尺寸封

装叠加 （Stacked CSP）以及硅穿

孔（TSV）设计的细间距铜柱（ f ine

pitch copper pil lar bump）技术和

相应的生产制造设施的完善都受到

了广泛的重视。工业界也在继续关

注 2.5/3D 的 TSV 设计。人们也开

始重新关注系统封装（SiP）的方法。

同时，使用铜柱技术的硅基板表现

出增强的输入输出（ I /O）能力，

在减少功耗的条件下，速度和带宽

得到提高（迟延降低）。

周晓阳称，Amkor 已与世界

上许多大的半导体公司，OEM 电

子公司及一流的供应商发展了长期

的战略伙伴关系。我们相信，坚

实的技术研发，高效的新技术产品

化，以及优质的生产能力是我们能

够吸引并保留客户的关键因素。另

外，通过和客户及供应商一起合作

开发专有的工艺技术，我们扩展了

现有能力，缩短了产品面市时间，

并使质量上升，成本下降。周晓阳

认为，Amkor 还有一大优势是能够

接触到广泛的技术线路图，这给我

们提供了特别的评估技术发展趋势

的机会。我们通过和半导体芯片公

司客户和处于领导地位的系统公司

OEMs 合作开发综合封装方案，使

新型半导体芯片更易被用于下一代

终端产品中去。

Amkor 对研发的专注使客户能

够早日进入市场，抓住市场份额，

同时帮助促成新的封装设计成为工

业标准。周晓阳介绍，Amkor 在

研发和封装技术量产化方面投入巨

大，同时，相当部分的资金也投入

到了相应生产线的建立和改进，这

一切保证了我们同步于甚至超前于

客户对封装技术不断进步的需求。

Amkor 正不断采用改进生产，创新

测试方法，严格管理供应链及提高

生产效率等措施来回应这个高要求

的工业。

在封测行业如何推动集成电路

产业大发展上，周晓阳认为，中国

半导体的大发展需要大量的人才，

企业应当与政府合作花大力气培养

人才，为此，封装企业要更多的参

与大专院校教材编制，Ankor 愿意

牵头为封测行业人才培养做点事

情。在近日召开的 SEMI 中国封测

委员会第七次会议上形成决议：由

Ankor 牵头、各委员公司派出相关

负责人成立工作小组，大力推进人

才培养的工作。

20 2014/11 21

through conventional fabricat ion techniques. In addit ion, current MEMS fabrication techniques limit the maximum achievable Q-factor by restricting the material choice to a few materials. Available materials such as single-crystal silicon have relatively high coefficient of thermal expansion (CTE) and consequently high thermo-elastic dissipation (TED) at typical CVG operation frequencies (20-100 kHz). Materials with low CTE, such as fused silica (0.5 ppm/°C) or ultra low expansion titania silicate glass, provides a dramatic increase in fundamental QTED limit. Micro-glassblowing allows the use of bulk fused silica material on a wafer-level without the need for challenging dry etching techniques, Fig 1.

2. DesignTo understand the impact of quality

factor (Q) and frequency split between two degenerate vibratory modes (∆f) on the performance of a CVG, one can look at the fundamental noise limit of the mechanical element. For a degenerate mode CVG operating in force rebalance mode the equation for angle random walk is given as [7]:

In this equation is the Boltzmann constant, is the temperature (300 °K), ωd=(ωy²-ωx²)/(2ωx²)≈Δf and y=ω/(2Qy)=1/τ. For a 7 mm OD, 500 µm thick

wineglass structure operating at 100 kHz central frequency, with an effective modal mass of M8μg, angular gain factor of ~0.3 and driven to A= 1μm amplitude. The angle random walk (ARW) of the gyro with respect to Q-factor and Δf is given in Fig. 2. Two important observations can be made based on Fig. 2: (1) it is possible to obtain significantly lower thermo-mechanical noise at higher Q-factors, (2) a cross-over point does exist for quality factor at Δf≈1/τ=y , where higher quality factors become detrimental to gyro performance and result in higher thermo-mechanical noise. This shifts the emphasis on to frequency symmetry, as a frequency split of Δf<1/τ is required to be able to utilize high Q-factors on degenerate mode CVGs, else the high Q-factor becomes a liability.

3. Fabrication & ResultsFabrication process starts with wet

etching cavities onto a fused silica substrate, Fig 3. The next step of the

fabrication process is plasma assisted fusion bonding of the fused silica or ULE TSG device layer onto the fused silica substrate and micro-glassblowing the device layer at > 1600 °C. This is followed by back-lapping the wafer stack to release the inverted wineglass structures and metallization of the interior surface of the wineglass. For the electrode structures, separate fused s i l ica wafers are patterned with Cr/Au and covered with a thin layer of sacrificial layer (photoresist). Subsequently, lapped and metalized wineglass wafer is bonded to electrode wafer at the stem of each wineglass. Once the bonding is complete the sacrificial layer is removed to release the wineglass structure around its perimeter, creating capacitive gaps between the metal ized wineglass structure and the Cr/Au electrodes.

3.1. Frequency symmetry and surface roughness

During the brief duration, while the device layer is still viscous, surface tension forces act on the 3-D shell structure to minimize surface roughness and structural imperfections. This leads to atomically smooth surfaces (0.23 nm Sa measured on glassblown shells using AFM [8]) and frequency splits (Δf)that are uniformly low across the wafer. Table 1, shows summary of 5 borosilicate glass wineglasses on the same wafer, demonstrating ppm level frequency symmetry between the two degenerate n = 2 wineglass modes [9].

(1)

Fig. 2. Effect of qual i ty factor and frequency split on angle random walk (ARW). Higher qual i ty factor helps reduce ARW only if the frequency split is sufficiently low.

Fig. 3. Process flow for fused silica wineglass fabrication: (1) glassblowing, (2) lapping, (3) bonding and (4) removal of sacrificial layer.

用熔融石英微泡吹制方法在硅晶圆上制造 MEMS 陀螺仪

Doruk Senkal*, Mohammad J. Ahamed, Sina Askari, Andrei M. ShkelMicroSystems Laboratory, University of California, Irvine 92697, CA, USA

内容摘要：本文介绍了一种最新的、在硅晶圆上采用熔融石英微泡吹制法来制造高对称性、高品质因数 MEMS 微陀螺

仪的技术。在高对称（Δf/f =132ppm）的二级退化振模下，观察到的石英微泡品质因数超过一百万。高品质因数得益于

大的宽高比、自对准的微泡吹管结构、对周边结构仔细地表面处理以及熔融石英材料本身的低内损特性， 微泡吹制工艺

中材料表面张力的自纠错特性还保证了器件的低频分性能。 和需要精密微加工技术的其它 MEMS 产品制造工艺相比，

这一技术为批量化、以超低成本在硅晶圆表面上制造熔融石英微泡 MEMS 陀螺仪提供了一种可能性。

1. Introduction

Coriolis vibratory gyroscopes (CVGs) can be divided into two broad categories based on the

gyroscope 's mechanical element [1]: degenerate mode gyroscopes which have x-y symmetry (Δf = 0 Hz ideal for a z-axis gyro) and non-degenerate mode gyroscopes which are designed intentionally to be asymmetric in x and y modes (Δf of 10 to 100 Hz for a z-axis gyro). Despite potential advantages of degenerate mode operation (high rate sensitivity and whole-angle operation), historically, most high-performance MEMS CVGs have been des igned to operate as nondegenerate mode devices, whereas degenerate mode operation was reserved for precision machined macro-scale CVGs, such as the Hemi-spherical Resonator Gyroscope (HRG) [2]. This is mainly due to the high structural symmetry, or equivalently high frequency symmetry (Δf) required for degenerate mode operat ion, making large-scale fabrication of these

devices challenging due to large relative tolerances and low aspect ratios (2.5-D) associated with conventional micro-machining processes. Factors such as mold non-uniformity, high surface roughness and granularity of deposited thin films have so far prevented the integration of 3-D wineglass structures with MEMS techniques.

For example, Q-factor of 19.1k have been demonstrated on poly-silicon shell structures deposited in pre-etched cavities [3]. Q-factors up to 24k [4] were measured on poly-diamond wineglass shells. Blow molding was used to demonstrate Q-factors as high as 7.8k on bulk metallic glass shells [5] and

above 1 million on fused silica shells [6]. We explore an alternative fabrication

paradigm under the hypothesis that surface tension and pressure driven micro-glassblowing process may serve as an enabling mechanism for wafer-scale fabrication of extremely symmetric and atomically smooth degenerate mode CVGs, Fig 1. Micro-glassblowing process relies on viscous deformation of the device layer under the influence of surface tension and pressure forces to define the 3-D shell structure as opposed to conventional deposition, molding, or etching techniques, this leads to levels of smoothness and structural symmetry that is not available

Fig. 1. (left) Array of over 100 wineglass structures simultaneously glassblown on a 100 mm wafer. (right) Fused silica wineglass resonator.

22 2014/11 23

FinFET 和 平 面 MOSFET 在 器 件结构、电性能和工艺制造上的比较Jianhua Ju, XueJie Shi, ShaoFeng YuTechnology Research & Development, SMIC

内容摘要：本文通过 TCAD 工艺模拟，对体硅平面 MOSFET、SegFET, UTBB-SOI 和 FinFET MOSFET 在器件结构、

电性能等方面做了对比，其中罗列了平面 MOSFET 和 FinFET 器件在制造工艺上的关键差别。 结果显示，FinFET 器

件得益于其双栅结构，对抑制短沟道效应的作用最明显，从而使得 FinFET 器件表现出最佳的直流特性，其中包括开断

电流（Ion/Ioff ）特性、 亚阈值摆动和漏极感应势垒降低（DIBL）效应等。 分析同时表明，FinFET 还具有优异的交流

特性，其中包括最低的动态延迟和功耗。对于 20nm 节点以下的器件制造，需要一些诸如鳍栅 (Fin) 结构形成、低 -K 值

材料填充、多晶和高 -K/ 金属栅化学机械抛光（CMP），SiC/SiGe 局部参杂时 Ti-Si 化合物局部互连的自对准接触（SAC）

等方面的崭新工艺，以保证 FinFET 器件达到最佳表现性能。

Introduction

Moore’s law claims that the critical dimension of MOS transistor in VLSI circuits

scales with the speed of 70% with every 18 months, which have drived IC industry to move the technology node from one generation to next for more than 40 years [1]. Many new processes and techniques, such as shallow trench isolation (STI)[2], LDD and Halo implantion[3,4], CESL[5] and SiGe strain silicon engineering[6], and high-k/metal gate new materials[7,8], have been developed and introduced into VLSI manufacturing process to improve MOSFETs’ device performance, which enables the 20nm node planar CMOS technology. Bulk-planar CMOS are the main stream MOSFETs device architecture for the industry, while partial deplete SOI[9] and fully depleted SOI device[10] were also introduced to improve MOSFET electrostatics control, SCE and Subthreshold Slop(SS). However, the s ing le gate p lanar

structure is hardly to control the SCE perfectly for sub 40nm nodes. At 2010, Intel published Tri-gate chip Ivy Bridge platform, which firstly introduced 3D FinFET transistor architecture into the IC industry[11] and makes the Moore’s Law still alive for continuous MOSFET scaling[12].

As selected as mainstream CMOS technology for coming years, many research and process developing groups focus on FinFETs device. This paper introduces our study on the electrostatic, DC/AC performance of planar bulk, SOI and FinFET by TCAD simulation and compares the process difference between planar bulk and FinFET devices.

Fin and planar deviceArchitecture and Electrical Performance

Fig 1 shows the device architecture from bulk-planar, SegFET[13], UTBB SOI and trigate FinFET MOS transistors, where one can tell that transistor width

for FinFET equals to 2 times fin height plus fin top width and the design area is fin pitch times gate length, while planar device desige area is AA width times gate length. Depends on the Fin height and pitch, the FinFET device area efficiency can be easily larger than 1, where one is defined as that of the bulk device. As shown in fig 2. the FinFET device area efficiency is correlated with Fin pitch, fin hieght and fin top width. (need to describe what fin height and top width are)

Advanced MOSFETs saturat ion current can be roughly described by below equation[14]:

Where vsat is the carrier saturation velocity, Kox and Tox is the equivalent dielectric constant and thickness of the gate dielectric, Weff is the effective gate width. For planar device, performance improvement ( to increase IDSAT ) follows traditional scaling methodology and recently HK was introduced to

3.2. Quality-factor

Fused silica shells were fabricated

and integrated with out-of-plane

electrodes using the process described

in Fig 3 [10]. Frequency sweep using

out-of-plane electrodes revealed Q

factor of 1.14 million and frequency

split of 14 Hz at a center frequency of

105 kHz (Δf/f= 132 ppm) and 20 µTorr

pressure, Fig. 4.

4. ConclusionsFrequency splits as low as Δf < 1 Hz

has been demonstrated on borosilicate

glass wineglass structures. In addition,

Q-factors above 1 million have been

demonstrated on fused silica wineglass

structures. These results demonstrate

the feasibility of surface tension driven

micro-glassblowing process as a means

to fabricate extremely symmetric

and smooth high-Q 3-D wineglass

resonators. Low internal dissipation

of fused silica material combined with

extremely high structural symmetry of

MEMS micro-glassblowing paradigm

may enable a new generation of low-

cost, high performance (ARW < 0.001

deg/rt-hr) fused silica CVGs.

References[1] A. M. Shkel, “Type I and Type II Micromachined Vibratory Gyroscopes,” IEEE ION 2006, pp. 586–593.[2] D.M. Rozelle, “The hemispherical resonator gyro: From wineglass to the planets”, Proc. AAS/AIAA Space Flight Mechanic, Feb. 2009, pp. 1157–1178.[3] P. Shao, V. Tavassoli, L. Chang-Shun, L. Sorenson, and F. Ayazi, “Electrical characterization of ALD-coated silicon d iox ide mic rohemispher ica l she l l

resonators,” IEEE MEMS 2014, pp. 612–615.[4] P. Taheri-Tehrani, T. Su, A. Heidari, G. Jaramillo, C. Yang, S. Akhbari, H. Najar, S. Nitzan, D. Saito, L. Lin, and D. A. Horsley, “Microscale diamond hemispherical resonator gyroscope,” Hi l ton Head Workshop, pp. 289–292, 2014.[5] M. Kanik, P. Bordeenithikasem, J. Schroers, D. Kim, and R. T. M’Closkey, “ M i c r o s c a l e T h r e e - D i m e n s i o n a l Hem isphe r i ca l She l l Resona to r s Fabricated from Metallic Glass,” in IEEE ISISS, 2014, pp. 9–12.[6] J. Cho, T. Nagourney, A. Darvishian, B. Shiari, J. Woo, and K. Najafi, “Fused silica micro birdbath shell resonators with 1.2 million Q and 43 second decay time constant,” Hilton Head Workshop, pp. 103–104, 2014.[7] R. P. Leland, “Mechanical-thermal noise in MEMS gyroscopes,” IEEE Sensors Journal, vol. 5, no. 3, pp. 493–500, Jun. 2005.[8 ] D . Senka l , M . J . Ahamed , A . A. Trusov, and A. M. Shkel , “High temperature micro-glassblowing process demonstrated on fused quartz and ULE TSG,” Sensors and Actuators A:Physical, vol. 201, pp. 525–531, Dec. 2012.[9] D. Senkal, M. J. Ahamed, A. Trusov, and A. M. Shkel , “Achiev ing Sub-Hz Frequency Symmetry in Micro-Glassblown Wineglass Resonators,” JMEMS., vol. 23, no. 1, pp. 30–38, 2014.[10] D. Senkal, M. J. Ahamed, S. Askari, and A. M. Shkel, “1 mill ion q-factor demonstrated on micro-glassblown fused silica wineglass resonators with out-of-plane electrostatic transduction,” Hilton Head Workshop, pp. 68–71, 2014.

(a) Fused silica shell inside vacuum chamber (b) Freq. sweep showing Q > 1 million (c) Frequency split of 14 Hz.

Fig. 4. Frequency response of a 7 mm fused silica shell structure, demonstrating over 1 million quality factor at 20 μTorr pressure.

Table 1. Frequency symmetry of n = 2 wineglass mode on 5 borosilicate glass wineglass structures fabricated on the same wafer.

24 2014/11 25

has the lowest delay, which is about 20% less than planar; and at the same delay, FinFET has the lowest dynamic power consumption, which is about 46% less than that of planar. Here we define dynamic power and delay by calculation result of a single NMOS

transistor: 1) Power = Ieff*Vdd; 2) Delay = Cgg*Vdd/Ieff with the unit uW/um, pS respectively. Fig. 5 (a) and (b) plots

transfer and output characteristics respectively for N/P FinFET for a drawn Lgate of 20nm.

Key difference between Fin and Planar process

For both planar and FinFET CMOS process that reaches 20nm technology node or beyond, some key process have been improved or even brand new technology has to be introduced. Such as double patterning litho process for critical layers, due to the delay of EUV equipment readiness for industrial manufacturing, HKMG all last process, trench contact local interconnect and silicide last process. These processes are fundamental difference between traditional CMOS process.

However, there are some new processes have to be been used to achieve 3D trans istor process

integration and electrical function for FinFET transistor. Fig 6 shows the main difference between planar and FinFET process flow, which include Fin formation spacer defined pattern transfer approach. Flowable CVD (FCVD) process is used for STI gap filling to achieve void free even for 48nm Fin pitch. Where a TEM after STI recess is shown in Fig7 .

Dummy gate and HKMG all last-replacement process on 3D fin structure requires the introduction of poly and W gate CMP process as shown in Fig 8. Low-K materials, whose K value is ~5, has been used in spacer formation to reduce parasitic capacitance. In-situ doped Si or SiC and SiGe epitaxial growth to form raised source/drian, which are benefitial for device performance by introducing channel stress to enhance carrier mobility and reduced source/drain parasitic resistance. Fig 9 is shown the schematic of NMOS and PMOS with insitu doping Si and SiGe source/drain raised epitaxy.

Then form a TiSix silicide directly on in-situ doping Si and SiGe raised source drian by silicide last process; triple-patterning local interconnect and self-aligned contact (M0) process have been used as show in Fig 10 and Fig 12. The last step double-patterning via and inter-metal layer process is same as planar process to achieve BEOL interconnect as shown in Fig 11.

Table 1 Different MOSFETs’ key structure parameters and electrical properties Fig. 4

Table 2 MOSFETs’ delay and dynamic power consumption

Fig. 4 MOSFETs’ DIBL and SSsat vs width of active area

Fig. 5 14nm FinFET device ID-Vg and Id-Vd curve for both NMOS/PMOS (Lg=20nm)

further scale the effective Tox without causing excessive gate leakage; MG is another measure to reduce effective Tox by ell iminating poly-depletion effect. On the other hand, strain silicon engineering was introduced since 90nm to improve carrier mobility and hence vsat. On top of above benefits, FinFETs device perforemcne is further improved by increasing devcie effectvie width due to high area efficiency. Furthermore, the double-gate structure of FinFET substantially improves gate control on the channel potetial, which improves the subthreshold slope (SS) of transistor transfer curve to close to ideal 60mV given Fin width of 13nm at channel length of 30nm. Figure 3 [12] plots the SS as a function of Lg and Fin thickness Wsi.

Ta b l e 1 l i s t e d k e y s t r u c t u r e parameters and electrical properties generated by TCAD simulation for bulk

planar, SegFET, UTBB-SOI and FinFET devices at Vdd=0.9V and constant gate length of 24nm and Ioff of 3nA/um. We can see that the planar NMOS with USJ can achieve SS of ~90mV/Dec and DIBL of 120mV (Vdlin/Vdsat @ Vds = 0.05V/0.9V), where 10% Ion/Ioff and 37mV DIBL reduction was achieved by super-steep retrograde well (SSRW); It is also shown that Segmented MOSFET (SegFET) electrostatic and Ion/Ioff is improved by narrower AA (Active Area) and deeper divot. For ultra thin body and BOX (UTBB) SOI device, the electrostatic and performance is much better than planar and SegFET, which is because of the cut-off of drain to channel/source coupling due to thin body/BOX as well as an underlying anti-punchthrough dopant layer. For FinFET, double gate control on a relatively thin Fin intrinsically has advantage over the rest strutures. As a results, it is not a surprise that FinFET device has smallest SS and DIBL as shown in Fig. 4. It is clear that from these data FinFETs device performance much better than same gate length planar device.

Table 2 summarizes the device d y n a m i c p e r f o r m a n c e . T C A D simulation results show that: at the same dynamic power, FinFET device

Fig. 1 Basic CMOS devcie architecture (a) bulk planar; (b) SegFET; (c) UTBB-SOI; and (d) FinFET or Tri-Gate

(a) (b)

(a) (b)

Fig. 2 FinFETs real width vs planar MOSFETs width

Fig.3 Subthreshold slop reduced at same Lgate with Wsi scaling [12]

26 2014/11 27

Conclusion In this paper, we have compared

bulk planar, SegFET, UTBB-SOI and FinFET devices for the transistor ’s architecture, electrical performance and process techniques, where the TCAD simulation show that FinFET device has

best performance in both electrostatics (SS, DIBL), DC Ion/Ioff and AC dynamic power/delay. Therefore, FinFET is most suitable for continuous scaling according to Moore’s law. As the cost of these benefits, FinFET process integration becomes most complex and many brand new processes techniques, such as Fin formation, low-k spacer, poly and HK/MG CMP, SiC/SiGe in-situ doping with Ti-silicide and SAC local interconnects triple-patterning have to be introduced

in the process flow.

Reference [1] Moore, G. Electronics, 38(8) 114-117 (1965) [2] Niitsu Y. et al, IEDM 509-512 (1985) [3] Lisiak, K.P. et al , IEEE Transactions on Electron Device, 25(10) 1229-1234 (1978) [4] Rathnam, S. et al IEDM 237-241 (1983) [5] Ito, S. et al IEDM .247-250 (2000) [6] Ghani, T. et al IEDM. 11.6.1-11.6.3 (2003) [7] Mistry, K. et al IEDM 247-250 (2007) [8] Auth, C. et al VLSI 128-129 (2008) [9 ] Wang, J . e t a l IEEE SOS/SOI Technology Conference 91-92 (1990) [10] Magumdar, A. et al IEEE Electron Device Lett..30(4) 413-415 (2009) [11] Auth, C. et al VLSI 131-132 (2012) [ 1 2 ] P o s t , P r o c e e d i n g s o f V L S I Technology Short Course 4 (2013) [13 ] Nuo Xu ; Ho , B . e t a l . ,VLSI T142-T143 (2013) [14] Yuan Taur, Tak H. Ning Fundamentals of Modern VLSI Devices Cambridge University Press 188 (2010)

Fig 6 Planar and FinFET process flow comparison

Fig 7 TEM for post STI recess and Fin formation

Fig.8 A schematic of poly dummy gate (a) and replaced HK/MG (b) gate stack post CMP

Fig 9 Schematic of for NMOS and PMOS with in-situ doping Si and SiGe raised SD epi

Fig 10 Schematic of SiC/SiGe epi, TiSiC /TiSiGe & SAC M0 profile

Fig 12 Traditional contact, 20nm local interconnect & FinFET SAC locat interconnect comparison

Fig 11 BEOL interconnect

28 2014/11 29

factories use a machine vision system for large volume inspection due to its high throughput and cost advantage. For a quality-control perspective, the high-speed inspection systems used in factories play a key role to monitor production yield. Thus we are focusing on inline inspection system development used in the factories, rather than those used in the laboratories, to meet the demand for measuring high density BGA packages.

Stereo vision is used to reconstruct a 3D object by finding matching pixels (point correspondences) between images captured by two cameras from different view angles and converting these 2D pixel coordinates into the 3D depth. In computer vision, the point correspondence algorithm has been one of the most widely studied subjects [8–10]. For accurate reconstructions, transformation relationships between a camera lens and an image plane as well as between a camera and a scene should be determined. This process is called camera calibration. Tsai [11] and Zhang [12,13] have developed the most commonly used calibration methods in computer vision. Although there are a number of applications for the 3D measurements [14–20], the studies of the BGA coplanarity, substrate warpage, and bump height measurements using stereo vision are limited [21,22].

In this paper, we propose the inline stereo vision system for BGA coplanarity and substrate warpage inspection. In Section 2, theoretical aspect of stereo vision is discussed. In Section 3, we describe hardware setup and calibration procedure as well as the computer simulation and experimental results for the substrate warpage and the BGA coplanary. Finally the conclusion is given

in Section 4.

TheoryF i g u r e 2 s h o w s t h e e p i p o l a r

geometry [23]. Stereo vision employs two cameras viewing an object from different angles. The world coordinates are given by Xw, Yw, and Zw. The camera coordinates are given by x1, y1 and x2, y2 for a camera 1 and a camera 2, respectively. The points C1 and C2 are the camera center of each camera. The object point A on the world coordinate is imaged to a1 for the camera 1, a2 for the camera 2. The points C1, C2, and A construct the plane called the epipolar plane. The line connecting the C1 and C2 is called the base line, and its intersection points with each image plane are called epipoles e1 and e2. The epipolar plane intersects the image planes, whose intersections are called the epipolar line l1 and l2.

We can wr i te the re lat ionship between a1, a2, and A as follows.

where P is known as the 3 × 4 homogeneous camera project ion matrix, which maps a point on the world coordinate to a corresponding point on the camera coordinate.

Given known point correspondences a a n d A , t h e m a t r i x P c a n b e reconstructed by using direct linear transformation (DLT) [24] as, or simply, Kp = 0. This can be solved by singular value decomposition (SVD):

Then p is the last column of V [25]. Before applying SVD, it is important to perform appropriate normalization to obtain meaningful results [26].

Once the system parameters are determined, object heights can be reconstructed from these P matrices

Fig. 2. Epipolar geometry.

用立体视像三维在线检测系统检测BGA 封装中的共面和衬底翘曲问题

内容摘要：器件达到最佳表现性能。本文介绍了一种全视场三维光学检测系统，可以用来检测 BGA 封装中的共面和衬

底翘曲问题，这个系统适用于后道封装厂在线检测和工艺控制。为了评估本系统的性能，我们对本系统和一个用来参照

的共焦显微系统做了线性相关分析，在一个衬底面积为 38 mm × 28.5 mm 的特定 BGA 样品上做了 35 次重复数据采样。

一个 σ 散差时，点对点的相关系数是 0.968±0.002, 衬底翘曲测量重复性为 4.2 微米。两个 σ 散差时，翘曲测量的差

别为 25.15 ± 0.20 微米。BGA 共面检测测试凸点的水平一致性，相关系数为 0.957 ± 0.001，和参照系统的测量差异为

28.79 ± 0.14 微米。全视场下，每次数据采集时间为 0.2 秒。

Takeshi Nakazawa* and Ayman SamaraIntel Corporation,

Introduction

In the semiconductor industry, e lectronic packaging p lays an essential role for improving the

performance of electronic devices. The goal for the production of a high-performance electronic system is packaging devices as densely as possible in order to minimize circuit path length [1]. For achieving this goal, the trend in integrated circuit (IC) packaging is to increase the input/output (I/O) count and to decrease the size of packaging [2]. The ball grid array (BGA) is the most common packaging technique used in industry because of its high I/O density and shorter electrical paths. Due to high-density packaging, however, process controls for assembly become critical for reducing problems such as connection failures between BGA and a circuit board. Thus it is important to measure IC package surface profile for decreasing device failure.

Two important quality metrics for

package inspection are the substrate warpage and the BGA coplanarity. Figure 1 shows the schematics of an IC package. Due to thermal cycling during manufacturing process and materials with different expansion rates, a substrate is warped. In order to calculate the BGA coplanarity, the z coordinates of each ball are required, and a regression plane is defined based on these z locations. Coplanarity is defined as the distance between the maximum z and the minimum z from the best-fit plane. The BGA coplanarity directly affects solder joint reliability, and the causes of large coplanarity are substrate warpage and ball height differences. The substrate warpage is typically the major contributor to any lack of coplanarity since the solder ball heights are relatively uniform [3]. Therefore, the substrate warpage is one of the key metrics for the quality control of IC packages.

Optical-based profilers have been

used as nondestructive measurements for a long t ime. Common opt ical inspection tools used in IC package c h a r a c t e r i z a t i o n a r e c o n f o c a l microscopes, white light interferometers (WLI) , laser devices [4 ,5] , f r inge projection devices [6], and machine vision techniques [7]. Depending on the purpose of measurements, an appropriate metrology should be employed in order to maximize output performances. For example, confocal microscopes or WLI are widely used in laboratories to characterize sampled IC packages because measurement accuracy is more important than throughput . On the other hand,

Fig. 1. Schematics of an IC package (concave warpage).

30 2014/11 31

calibration target is used again to obtain sets of a and A. First, the target is positioned at a nominal height z0, and a single image is taken by each camera. Then the stage is moved to the next position z1, and another image is taken. Repeat the process to obtain a sufficient number of sets, a and A. Given these correspondences, the P matrix can be calculated.

C. MeasurementsFigure 5 shows the two camera

centers and the world coordinate. From the calculated P matrices, (x, y, z) can be determined. The calculated values are (x1, y1, z1) = (−0.63, −64.9, 191.2) and (x2, y2, z2) = (0.12, 68.3, 188.3) in millimeters. At this camera location, the image field of view is 38 mm × 28.5 mm.

The image acquisition procedures are as follows.

(1) First, Lights 1 and 2 are turned off and an image i s captured by Cameras 1 and 2 with the on-axis light.

(2) Turn off the on-axis light and turn on Light 1. Capture an image by Camera 2.

(3) Turn off Light 1 and turn on Light 2. Take an image by Camera 1.

F i g u r e 6 i l l u s t r a t e s h e i g h t reconstruction procedures that can be classified into three steps. The first step is to identify a corresponding bump between two images. Once bump pairs are determined, the next step is the warpage measurement. Last, the BGA coplanarity measurement is performed.

In order to reconstruct Z coordinates, point correspondences should be identified. The first step is to determine corresponding bump pairs between two images. For this purpose, the on-axis light is used. Figure 7 shows the BGA side of IC package sample (top), images using Light 1 (bottom left), and the on-

axis light (bottom right).The image captured by Light 1 shows

brighter background reflection from the substrate surface as compared with the image captured by the on-axis light. If there is background reflection that has similar intensity values when compared to the bumps, each ball cannot be isolated properly. This is why the image with the on-axis light is needed for bump masking. Figure 8 shows the masked image. The BGA image with the on-axis light is used to make the mask and is then applied to the image captured with Lights 1 and 2.

Figure 9 is the masked image with bump numbers. The top image is from Camera 1 and the bottom is from

Camera 2. Because the cameras look at the object from different angles, labels between the two images do not match each other and, thus, reordering process is necessary in order to have the same labeling between the two images.

D. Substrate Warpage MeasurementOnce the corresponding bump

pairs between the two images are determined, a substrate warpage measurement can be performed. Since there are no specific features or texture on the substrate that can be used for locating point correspondences, the ball edge is used for obtaining these pairs. At first, a fundamental matrix F is calculated using point correspondences obtained from the edge of each bump as illustrated in Fig. 10. A y coordinate of each edge is determined as the position, where each ball has the maximum diameter. An x coordinate is defined from the intensity profile of this y cross section by using an intensity threshold.

Once the fundamental matrix F is obtained, point correspondences on the substrate can be calculated. Figure 11 illustrates how to determine these pairs.

At first, a reference point shown as the red dot is chosen from Camera 1 image (top). The coordinates of this reference point are defined from the edge locations previously determined, as a result the y coordinate of the red

Fig. 5. Camera center and the world coordinates.

Fig. 6. Measurement procedures.

Fig. 7. BGA side of IC package sample (top), images captured with Light 1 (bottom left), and on-axis light (bottom right).

and a set of corresponding points a1 and a2 at each image plane. The simplest approach for height reconstruction is linear triangulation [27]. For each camera, we have a1 = P1A and a2 = P2A, which can also be expressed as a1 × (P1A) = 0 and a2 × (P2A) = 0. These equations can be combined as, where Pij(n) denotes each element of P1 or P2 matrix.Similarly, this equation can be solved by SVD.

Now consider a ray that is back-projected from point a1 to the 3D scene (A″–A′–A) in Fig. 2. Given a point a1 at the image plane, we want to find a set of points that construct a ray passing through the Camera center C1. To construct a ray in space, we need two points. One is the Camera center C1, and the other point can be obtained from Eq. (1) as,

P+ is pseudoinverse of P. Since PP+ = I, a point P1+a1 lies on the ray. This ray is imaged by Camera 2 through Camera center C2 and constructs the line l2. The line l2 can be written as

Since, the projection of C1 to Camera 2 is the epipole e2, Eq. (7) becomes

The matrix F is called a fundamental matrix in the machine vision community. Since the point a2 lies on the line l2, we can write,

From Eqs. (8) and (9),

For the point correspondence a1 and a2, the fundamental matrix satisfies the above condition, and this is called an epipolar constraint.

Simulation and Experiment Results

A. Hardware SetupFigure 3 illustrates the system setup.

We have two CMOS cameras (4096 × 3072, 25 ftp) with a pixel size of 6 μm×6 μm. Three diffuse illumination sources are used in this setup. An on-axis light source islocated above the IC package and used as a masking purpose when image processing is performed. A centroid of the reflected light is used to locate x and y coordinates for each bump. Two light sources, Light 1 and Light 2, are used to obtain good contrast images. The angle and height of these two light sources need to be adjusted in order to obtain an optimal image contrast.

B. System CalibrationSystem calibration is carried out in

order to determine P matrices for both cameras. We use acalibration board, which has uniformly distanced cross targets. Two image distortions should be corrected: one is perspective distortion and the other is radial distortion. In order to calculate transformation matrix, or homography, we use four crosses at each corner and its corresponding ideal points. From these pairs, perspective distortion is corrected. The next image correction is a radial distortion. Again, a set of measured points and ideal points should be determined. Figure 4(a) shows these sets. We assume that the image center or the principal point is near the center of the image and radial distortion is really small around the center. With this assumption, the ideal locations (green circles) are calculated from the unit square near the image center. The red dots are the centroid of each cross. Figure 4(b) is the image after the radial distortion is corrected. As

indicated in the image, the red dots and the green circles are aligned after the transformation is applied to the image.

O n c e i m a g e a b e r r a t i o n s a r e corrected, the next step is to calculate the P matrix for each camera. The

Fig. 3. System setup.

Fig. 4. (a) Image with radial distortion. Red dots show centroids of crosses; green circles are locations of ideal grids. (b) Image after radial distortion is corrected. Red dots show centroids of crosses; green circles are locations of ideal grids.

32 2014/11 33

±0.001 and 2σ is 28.79±0.14 μm.

Since BGA ball heights are estimated

based on the model, the system gives

measurement outliers if the shape of

a ball deviates from the model due to

process issues. Thus both correlation

coefficient and 2σ for BGA coplanarity

are worse than these two parameters

for warpage measurement. Yet the

proposed method gives approximately

the same standard deviation as the

substrate warpage measurement. For

obtaining two measurement results

(Figs. 12 and 17) from a series of raw

images, the execution time with 1σ by

a laptop (Intel Core i7 2.4 GHz, 8 GB of

memory) in a MATLAB environment is

69.2±1.0 s. We have validated that the

proposed method works for IC package

sample with concave warpage by

measuring 30 different samples.

To evaluate the effect of BGA surface

reflectivity for height reconstruction,

two different illumination conditions

are compared. Figure 19 shows the

identical bump with nominal intensity

(left) and brighter illumination (right) to

create intensity saturation at the top of

the BGA ball. The mean pixel diameter

difference ((R1-L1)-(R2-L2)) with 1σ

between two illumination conditions

is 0.14±0.69 pixels among randomly

chosen 35 different bumps. From Fig.

16, 0.8 pixel diameter corresponds to 4

μm height.

ConclusionWe have demonstrated a method

fo r s u b st ra te wa r p a g e a n d B G A

coplanarity inspection using the stereo-

vision system. This system al lows

fast fullfield measurements, which is

suitable for inline backend inspection

and process monitoring. For evaluating

the performance of our system, the

part icular IC sample is measured

35 t imes and compared with the

reference confocal microscope. The

mean substrate warpage with 1σ is

226.8±4.2 μm based on our system

and 215.2 μm based on our reference

confocal microscope. The measurement

bias is about 11 μm for this IC package.

The correlation coefficient is 0.968

±0.002 and the 2σ difference in the

two methods is 25.15±0.20 μm for the

warpage measurement. The mean BGA

coplanarity is 259.7±3.7 μm based on

our system and 222.8 μm based on our

reference confocal microscope. The

bump level correlation coefficient for

BGA coplanarity is 0.957±0.001 and

the 2σ difference is 28.79±0.14 μm.

A data acquisition takes about 0.2 s for

the full field measurements.

The authors gratefully acknowledge

the support of Intel Corporation.

Fig. 17. 3D coplanarity scatter plot.

Fig. 18. Correlation between our system and the reference confocal tool.

Fig. 19. Bump image with different illumination conditions.

Fig. 16. Relationship between the ball height and the ball diameter in pixels.

Fig. 15. Simulated image from the P matrices obtained from the experiment.

Fig. 14. Simulated bump model.

Fig. 13. Correlation between our system and the reference confocal tool.

dot and green arrow (max diameter)

are identical. The x coordinate of the

red dot is defined as 8 pixels away from

the edge of the ball in this case. Once

the point on Camera 1 is defined, we

can calculate an epipolar line by using

Eq. (8). We know that a corresponding

point should be somewhere along

this line. To identify this point, again,

the y coordinate is chosen from the

maximum ball diameter position in the

Camera 2 image, and the green dot

is the corresponding point. Since the

reference points can be defined at each

side of the ball, we have two reference

points for each ball.

O n c e p o i n t c o r r e s p o n d e n c e s

are defined, we can calculate the Z

coordinates. First should be noted that

the disparity of the substrate changes

slowly almost everywhere, or in other

words, the substrate surface should

be smooth. Thus, to calculate the Z coordinate of a single point, we take an average of nearest four points around it. We define the substrate warpage as follows:

Hn indicates the five largest Z values, and Ln is the five smallest Z values from measurements. Figure 12 illustrates the 3D profiles of the IC package and clearly shows the warped shape. The dimension of this sample is 38 mm × 28.5 mm. Each dot indicates the Z coordinate of the sampled points. The color plane shows the regression plane based on the Z coordinates.

For evaluating our results, we use a confocal microscope as our reference. The measurements are repeated 35 times consecutively. The mean substrate warpage with 1σ is 226.8±4.2 μm based on our system and 215.2 μm based on our reference confocal microscope. The measurement bias is about 11 μm for this IC package. Another metric for evaluating the system performance is the linearity between our system and the reference. One of the parameters for measuring linearity is a correlation coefficient that is defined as follows:

where cov is the covariance and σ is the standard deviation. X is the set of

data from our system and Y is that of the reference tool. Figure 13 is the point-to-point correlation plot between the two systems. The blue centerline shows the regression line with a correlation coefficient with 1σ of 0.968±0.002. The two black lines illustrate the 2σ upper and lower limits with 25.15±0.20 μm.

E. BGA Coplanarity MeasurementIn order to determine the BGA

coplanarity bump heights should be calculated. We use a 3D bump model to estimate bump heights. It is modeled as a hemi-ellipsoid as shown in Fig. 14. A single ball area is defined as 100 pixels × 100 pixels, which is the same as the real image size captured by the cameras. From the P matrices obtained from the experiment and X, Y, Z coordinates of the model, we can calculate expected 2D captured images shown in Fig. 15.

The two green circles indicate the edge of the bump, which is determined by the same method used in the warpage measurement, and a straight line defines the diameter in pixels. From this model the relationship between the ball height and the diameter in pixels can be obtained, which is shown in Fig. 16.

F ro m t h e t w o e d g e l o c a t i o n s d e t e r m i n e d f o r t h e w a r p a g e measurements, we can obtain the diameter of each ball and convert it to a ball height using this relationship. To reconstruct the BGA coplanarity distribution, the calculated ball heights are added to the Z coordinates of the substrate warpage. The results are shown in Figs. 17 and 18.

The mean BGA coplanarity with 1σ is 259.7±3.7 μm based on our system and 222.8 μm based on our reference confocal microscope. The correlationcoefficient with 1σ is 0.957

Fig. 8. Masked image. Image is captured with Light 1, while the mask is based on the on-axis light image.

F ig . 9 . Masked image wi th bump numbers. Camera 1 (top) and Camera 2 (bottom).

Fig. 10. Bump image with the edge locations shown in the red dots.

Fig. 12. 3D warpage scatter plot with regression plane.

34 2014/11 35

亮来判断一样。然而这一观点就完

全的忽略了测试设备以及测试方

案本身存在的各种不确定性和误

差产生的各种影响。

测试结果的不确定以及误差

的来源或者成因有很多，测试设备

及治具本身的偏移和噪声、环境温

湿度的影响以及被测芯片本身的

噪声都会对测试结果产生影响，这

些影响会混叠在一起导致测试结

果的准确性上的问题。

测试结果的误差除去如设备

故障等突发原因导致的干扰以外，

通常包含固定误差和随机误差。固

定误差是指反复测量的测试结果

和真实值之间存在的固定差异；而

随机误差则是之测试结果以概率

分布形式存导致的误差，其变化一

般可认为是按照正态分布形式存

在。任何一次的测试，其结果数据

的偏差都可视为这两者的相加。如

图 2 所示，红色箭头代表测试数据

的期望值（真实结果），绿色面积

是随机误差的分布，而蓝色箭头则

是多次测试的结果数据的平均值，

其和红色箭头的差异即为固定误

差。

一般而言，固定误差的问题相

对容易解决：可以通过多次重复测

试实验获取平均值的差异，从而进

一步对结果进行补偿和校准。而比

较棘手的往往是由于随机误差造

成的问题。

参考图 3 的示例，我们可以理

解，当测试结果有呈现随机性变化

时，一部分的良品就有可能被误判

成不良品（Over Ki l l）；同时也

有一些不良品被当成良品（Under

Ki l l）。无论何种情况发生都会给

产品的带来额外的成本增加，而通

常这两者总是并存的。良品被误判

为不良品会直接导致良率下降，哪

怕是 0.5% 的误判也会导致整个生

产成本的同等比例增加；而不良品

被当作良品出货的话，则更可能导

致后续整个模组甚至电路系统的

报废。

通常而言，不良品被当作良品

使用导致的风险和损失是不可控

制且巨大的，芯片供应商往往会采

取必要的措施来以防万一。一些国

际大厂的往往要求出货产品的实

际可靠性在新品初期达到每百万

颗少于 500 颗不良，成熟产品少

于 200 颗。在实践中，这一可靠

性标准对于测试来说是非常高的

要求了。如果测试结果稳定性差

（随机变化较大），则往往需要通

过调高判断阈值的方法来尽可能

降低 Under Ki l l 的概率，但这样

一来，就势必增加良品被误杀的可

能性，进一步增加生产成本（如图

4 所示）。这种影响造成的损失有

时候甚至大于机时使用成本的本

身。

由此可见，量产测试的好坏

对产品成本的影响远超过一般人

的认知和了解。然而很多的芯片设

计公司却时常因为忽视而未能给

予应有的重视。这是一个很可怕的

现象。在质量意识越来越重要的今

天，测试技术和能力的提升对于所

有芯片设计和制造公司而言都是

一个重要而无可规避的任务。

图 3. 测试结果对良率影响

图 4. 测试阈值调整对良率影响

测试质量对生产成本的影响关牮

集成电路的生产工序基本

包含三个步骤：流片、

封装以及测试，其生产的

成本也主要分摊在这三个环节。一

般性而言，测试（包含 CP 测试和

FT 测试）通常占总成本的 3~6%

之间，和流片及封装工序相比，这

是一个相对很小的比例，所以虽然

流片、封装、测试这三项工序一般

并列称谓，但在实际的成本考量之

时却往往为很多人所忽略。

然而事实并非如此简单。一旦

设计公司对产品量产测试的重视

不够的话，其对整个产品的总成本

的影响往往会是巨大的，其比例会

远远大于测试费用名义上的比例，

而这却常为很多人所忽略。

首先从生产成本本身而言，虽

然测试的费用比例并不是很高，但

其上下浮动的空间却很大。如果仔

细研究芯片在代工厂的收费方式

就可以发现，一般业界通用的都是

按照实际测试机台的使用时间，按

照每小时的单位价格进行收费或

者计算成本的。这样一来，从分摊

到每颗芯片的成本上看，其决定因

素无非是两个：单位机时费和单颗

芯片测试时间。

测试机平台的种类很多，价

格也相差悬殊：每小时从不到一百

人名币到上百美金的都有。某类

芯片的测试需要采用何种机台，却

并非是固定不变的。如果 DFT 设

计人员在产品设计初期就进行充

分考虑和规划，就有可能把所需

的测试机台的性能要求大幅下降。

一颗本来需要在 80 美金一小时的

V93000 上测试的产品，完全有可

能采取降频、或者板级测试方案的

方式转移到 40 美金一小时的 J750

平台上去。这样即使测试时间略有

增加，也可以大幅地压缩整体的测

试成本。

另一方面，测试程序的执行效

率也是一个很大的变数。一个随便

编写的测试程序和经过充分优化

调教的程序相比，即便忽略测试效

果及对良率的差异，其在测试时间

上也会有很大的差异。从笔者本身

的项目经验来看，测试程序从初步

完成到最后优化，往往都可以实现

5~20% 的时间优化；而优秀开发

人员和普通技术人员之间的结果

差异则可能会更大。

如果把以上两项目都充分考

虑并实施，完全有可能把单颗芯片

的测试成本降低高达一半。这样一

来，对总体的测试成本而言，也会

有 1~3% 的正面影响。与之相比，

虽然流片和封装占总成本的比例

远大许多，但真要通过各种技术或

商务手段实现同等的成本优化，其

可能性却可能更低。

然而这还不是测试工序对产

品总成本影响的全部。以上所述的

还只是一般人都能够看见的冰山

一角而已。实质上对于成本影响最

大的还是测试结果的准确性及稳

定性对良率的干扰。

很多非测试专业的人往往对

量产测试有一个误解，就是以为测

试的结果总是黑白分明，好产品和

坏产品之间有一个明显的区别，就

如同检测电灯好坏看是否能够点图 1. V93000 测试机（左）和 J750 测试机（右）（图片来源自网络）

图 2. 测试结果的误差形式

36 2014/11 37

不能清除被吸收的流体，而且高温

还会导致材料过早失效，使软管变

脆、断裂。含氟聚合物内管正取代

硅树脂变成卫生应用场合的首选

材料。PTFE、PFA 和 FEP 是 3 种

常用含氟聚合物，典型温度范围为

-53~230℃。含氟聚合物内管是市

场上最耐化学品腐蚀的内管。 这

种内管不会老化、不会粘附、易于

清洗、能够耐受重复性蒸汽清洗。

像金属一样，含氟聚合物也具有较

低的吸收率。另外，加强层的使用

方面的发展使含氟聚合物内管的

刚度问题得以解决，获得了与硅树

脂相当的柔性。新技术实现了一种

可用来增加玻璃纤维编织层以提

高柔性的粘结技术。这种粘结技术

不使用胶。无胶工艺意味着没有

胶被吸收进内管壁，将来不会因

此而污染工艺过程。PTFE 内管符

合 FDA 法规 21CFR 第 177.1550

部分、USP<88> VI 级和 3-A 的要

求。含氟聚合物的一个缺点是它

们的渗透率较高。如果您的应用

场合不能容忍渗透，则应指定渗

透率较低的内管材料，比如金属。

对于很多含氟聚合物软管，在工艺

需要静电消散时，都可以指定碳黑

填充内管。碳使电荷可以移动到端

接和出口。当流体通过软管时会产

生静电，因此静电消散内管非常重

要。静电火花会导致软管损坏并构

成安全威胁。对于液压场合， 通

常选择能够承受高压力的热塑性（

尼龙） 软管。这种软管可提供的

尺寸最大为 1 in（0.025m）， 常

见温度范围为 -40℃ ~93 ℃。橡

胶软管是经济型的通用软管，常见

温度范围与热塑性软管相似。这种

软管仅用于低压场合。 橡胶软管

的优点是允许挤压变形而不导致

永久性损伤。橡胶软管的尺寸可达

2 i n（0.05m） 以上。 所述其它

软管的尺寸范围一般为 0.125 ~ 2

i n（3.175~50.8 mm） 或 0.25 ~

2 in（6.35~50.8 mm）。

了解管壁的构造● 软管的内壁在最后选定内

管材料之前，必须先了解内管壁的

构造。需要确定内管壁应是光滑的

还是有“波纹”的，后者使内管可

以像柔性吸管那样弯曲。应用场

合对软管弯曲能力的要求以及压

力、流量和排放能力需求可以决定

软管的选择。在光滑内孔内管内，

管内壁是光滑的。 除金属之外的

所有内管材料都采用光滑内孔（图

2）。当优先考虑精确的流量控制

时，应选择光滑内孔。对于光滑内

孔，由于不会因管壁不规则而干扰

流动，因此能够实现精确的流量

控制。 光滑内孔还有助于排放。

主要缺点是扭结，这在直径较大时

尤为突出。在波纹状管壁构造中，

管壁以一定方式折叠来提高软管

在无扭结条件下的弯曲能力。 金

属和含氟聚合物内管都可提供波

纹状管壁。 当优先考虑柔性时，

应选择这种构造。波纹内管有两种

，即螺旋状和环状。螺旋设计主要

用于含氟聚合物内管，是一种沿

着软管螺旋环绕的单一波纹（图 3

A）。有时，由于需要柔性而必须

选用波纹内管，但与此同时，流动

保持和排放能力也很重要。这种情

况下，应选择螺旋设计。与环状构

造相比，螺旋设计较有利于保持向

下游的流动。环状设计常见于金属

内管，是一系列互相连接的环（图

3B）。环状金属内管的波纹较深，

以获得最大柔性。虽然波纹状金属

图 2 当优先考虑精确流量控制和排放能力时，采用光滑内管壁的光滑内孔内管是一种不

错的选择

图 3 （ A 和 B）波纹内管的管壁是按一定方式折叠的，以提高软管的柔性。有螺旋状

和环形两种类型的波纹内管，前者主要用于含氟聚合物内管，后者常见于金属内管

(A)

(B)

如何通过材料和管壁结构选择软管Patrick WerrleinSwagelok

选择不当的软管可能会造

成扭结，软管的这种永

久性弯折会中断系统介

质流动，构成爆裂威胁。 但由于

软管扭结不易发现，因此它在生产

过程中普遍存在。虽然软管选择非

常重要，但常常在事后才会引起人

们的重视。正确的软管选择应了解

软管的四个主要部分：

● 内管材料和构造

● 加强层

● 外层

● 端接选择软管时，在关注

应用场合的各种变量的同时，还需

要在上述各方面进行选择。温度、

压力和流量以及从化学相容性到

排放能力的各种要求在内的技术

要求都会影响软管的选择。软管成

本不只是购买价格，合理的选择还

需要考虑软管寿命、维护和更换费

用以及其他拥有成本因素。下面所

述的步骤能够帮助您找到适合您

的应用场合的软管。

内管材料和构造在选择软管时，应从内管开

始。内管是软管的最内层，是与系

统介质接触的层。在选择内管材料

时需要回答一些基本问题。这些问

题可以在产品目录和销售与服务

代表那里得到答案，问题包括：

● 这种材料与系统介质在化

学特性方面是相容的吗？这种材

料会不会随着时间而腐蚀或在性

能上有所降低？

● 这种材料是否在系统介质

的温度范围内适用？

● 这种材料是否能够防止或

限制渗透和吸收？包括金属在内

的所有材料都存在渗透和吸收的

问题，只是程度有所不同。渗透是

指介质穿过材料，吸收是指介质被

吸收进入材料内并变成材料的一

部分。 渗透和 / 或吸收也许不是

个问题，这取决于您的应用场合。

● 内管材料能够耐受系统清

洁操作（包括温度、压力以及与所

用溶剂和清洁剂之间的材料相容

性）吗？

了解软管的材料对于一般需

求，金属内管（通常是 316L 不锈

钢）是一种不错的选择。这种内管

的额定温度通常为 -200~454℃，

因此，对处于极端温度的系统介

质，这种内管是特别适宜的选择，

有时甚至是唯一选择。当容许的渗

透或吸收程度非常低时，金属内

管也是很好的选择。含氟聚合物出

现后，对于强腐蚀性或酸性介质，

通常不再选用金属内管。在过去，

对于卫生应用场合，硅树脂曾是一

种常用选择。 硅树脂的典型温度

范围为 -53~ 315℃。 由于它的柔

性，硅树脂成为卫生应用场合的首

选材料。不过，随着含氟聚合物软

管结构的发展，这种优势消失了。

硅树脂的整体化学相容性有限，与

常见溶剂不相容。另外，硅树脂的

吸收性强，会导致污染。当流体被

吸收进入内管壁后，在沥出之前可

能会停留在管壁内很长时间，而在

沥出时可能会污染系统内的当前

介质。使用硅树脂时，通常不可能

清除被吸收的流体。作为最常用的

硅树脂灭菌方法之一的蒸汽清洗

内容摘要 : 正确的软管能够保持工艺过程安全、经济的执行。错误的软管会破坏工艺过程，给人员带来危险，并降低企

业利润，有时，这些影响是在不知不觉的情况下发生的。

图 1 软管选择需要从软管的四个主要方

面进行选择-内管材料和结构、加强层、

外层以及端接。

38 2014/11 39

软管具有较高柔性，但是不太适合

用于存在重复性运动的工作场合，

因为这种运动会导致金属疲劳和

断裂。

● 加强层下一步应考虑加强

层。 大多数情况下，都使用位于

内管顶层的柔性不锈钢编织层加

强内管。恰当的加强层能够提高软

管的承压能力和柔性。可以参阅

产品目录来比较各种软管的额定

压力。柔性的比较错综复杂。 在

比较柔性时，需要知道弯曲半径。

所有软管都有最小弯曲半径，用来

衡量软管能弯曲到何种程度而不

发生扭结（图 4）。工业软管文献

中提供了最小弯曲半径标准测量

方法。不过，柔性不仅仅取决于弯

曲半径，很多业内人士不了解这一

点。 还需要考虑弯曲无压软管所

需的力。对于一种软管，如果弯曲

所需的力很大，那么，即使弯曲半

径较小对您也没什么帮助。软管是

否非常硬以至于操作人员难以弯

曲或安装？在动态工作环境中，这

种软管是否会减慢设备速度或导

致设备损坏？弯管力与弯曲半径

同样重要，但是弯管力不易测量，

软管制造商之间不存在统一的指

南。可以测试销售与服务代表提供

软管样品。

● 外层下一步需要确定您的

软管是否需要外层， 如果需要，

需要考虑选择哪种外层。外层是用

来保护内层、人员及周围设备的

最外面的一层。 外层常采用硅树

脂、橡胶等材料，与软管是一体

的。最常见的通用外层是使用硅树

脂制成的。硅树脂外层能够在发生

摩擦时防止不锈钢加强层内的编

织物磨损。编织层磨损会降低软管

强度，造成爆裂威胁，还有可能伤

害操作人员的双手。 硅树脂外层

还能够增强对抓握或接触内有极

热流体的软管的操作人员的防烫

伤保护。硅树脂外层还提供保温，

因此有助于保持工艺温度。对于卫

生应用场合，硅树脂外层是特别不

错的选择。 由于硅树脂外层光滑，

因此易于清洗。 通过对不锈钢加

强层的覆盖，硅树脂外层消除了编

织层缝隙内的细菌沉积。您还可以

为特殊应用场合选择外层。为了获

得最大程度的防烫伤保护，可以考

虑采用耐火外套，一种外覆硅树脂

橡胶的玻璃纤维外层（图 5）。不

过必须记住的是，耐火外套与软管

之间的连接不紧密，能够抽出和撕

脱。另一种外层类型即弯曲限制层

有助于防止软管弯曲到超过弯曲

半径的程度。不利方面是，外层会

增加成本、限制柔性和增大软管外

形尺寸，后者不利于管路布置和转

弯。 在大多数应用场合，外层选

择的目标都是获得最小的直径和

不降低软管柔性。

● 端接端接通常是使用金属

制成的，是最容易泄漏的地方。所

购买的软管组件的性能在很大程

度上取决于软管制造商连接端接

的能力，因此应选择声誉良好的制

造商。

测量对于金属软管，存在多种可

选端接。连接是焊接在软管上的，

能够为产品提供完全的、永久性的

密封。对于含氟聚合物软管，要在

挤压或折边之间进行选择。挤压是

对软管本身施加压力，而折边则是

挤压端接。虽然这两种方法都得到

广泛认可，但是折边的压力是以小

心控制的方式施加的，损坏软管的

可能性很小，因而有微弱的优势。

很多化学应用场合都需要使用含

氟聚合物润湿表面的端接。行业内

设计出了一些创造性解决方案。一

种方案叫做“扩口穿过”，在这种

方案中，内管是扩口的，并覆盖金

属端接的整个内表面。扩口穿过方

法的主要优点是内管与接头之间

没有台阶或落差，能够保证平稳的

流动，形成全含氟聚合物润湿的表

面。不过，扩口穿过方法的成本高

且易碎，建议不要将其用于高温场

合。另一种常用解决方案叫做“包

裹”，因为在这种方案中，不锈钢

端接从内到外完全包裹在含氟聚

合物内。这种方法的优点是成本

低、易获得。缺点是会减小孔径，

流量降低和截留的可能性增大。

结论为了选择最佳软管，应从软管

的主要部分即内管材料和管壁构

造、加强层、外层以及端接方面考

虑选择什么样的软管。 这些方面

中的每一个都会有很多选择。在选

择时，应用场合的具体条件，包括

系统介质的温度、压力、流量等都

应该考虑到。在为选择时，还应该

充分利用制造商的代表所提供指

导和产品目录等有用资源。

图 4 最小弯曲半径衡量在不发生扭结的条

件下软管能够弯曲的最大程度。就选择而

言，弯曲力是一个同等重要的因素，尽管

它不如最小弯曲半径那样易于

图 5 耐火外套是一种常用于特殊应用场

合的外层，这是一种外覆硅树脂橡胶的玻

璃纤维外层，能够提供最佳防烫伤保护

40 2014/11 41

http://app.semi.org.cn

汽车电子，中国汽车产业的痛

总体而言，核心技术缺失是

中国半导体以及电子行

业的薄弱环节，当然也

更是拥有全球最大汽车市场中国汽

车产业最大的软肋。这个软肋不在

整车而是主要体现在汽车零部件的

自给能力上。早在 10 年前的 2004

年，我国就提出要加强培育汽车零

部件产业的发展，但至今仍严重滞

后于整车产业的发展水平。目前，

中国汽车电子市场、特别是汽车

用 IC 市场基本由国外厂商主导，

Freescale、NXP、ST 等占据着国

内绝大部分市场份额，而国内供应

商除了有部分在车载娱乐类产品参

与市场竞争外，在涉及安全性系列

中几乎全线缺失。

没有芯片汽车就无法运行。除

了常见的多媒体娱乐系统、智能钥

匙和自动泊车系统外，芯片还广泛

应用在汽车发动机和变速箱控制系

统、安全气囊、驾驶辅助系统、电

动助力转向、ABS、电子稳定性系

统 (ESP)、行人保护、胎压控制、

电动车窗、灯光控制、空调系 统、

座椅调节系统中，通过汽车总线

技术联成一体构建起汽车的中枢神

经。

按现有整车电子化率测算平

均每辆新车的半导体成本已经达到

300 多美元，远高于消费类电子产

品中芯片的价值比例，汽车对芯片

的可靠性要求更是远高于消费电子

产品，而混和动力汽车和纯电动汽

车的问世将进一步提升电子技术在

未来汽车平台中的重要作用。ST

执行副总裁、大中华与南亚区总裁

纪衡华表示，ST 已确定了新的市

场战略，将专注于价值 1400 亿美

元的“传感器与功率芯片和汽车芯

片”以及“嵌入式处理器解决方案”

两大市场。可见，国际公司早已盯

上了这片高利润的蓝海商机，可国

内大多数半导体公司还在消费电子

这个红海中进行着价格大战。

当然，中国本土也有为数不

多的汽车电子市场角逐者。比亚迪

2004 年就有了自己的专门从事芯

片研发与制造的微电子公司，据称

目前已经拥有从 IC 设计到功率芯

片设 计、晶圆制造、IC封装测试、

模组封装测试等完整产业链，比亚

迪自主设计与制造的电动汽车核心

部件 IGBT 芯片和模组，已批量应

用于比亚迪电动汽车上。另外，华

为也已进入了汽车电子领域，目前

在给德国一家整车厂供应芯片模块

等产品。比亚迪似乎更多是采取欧

美老牌 IDM 公司经营模式——自

己设计、自己制造，但比亚迪还多

了一段自己应用，毕竟比亚迪在传

统汽车和新能源汽车市场中都有了

自己的品牌。

汽车电子应用是半导体市场

上增长最快且最稳健的细分市场，

2011 年至 2016 年 间全球销售收

入年增长率预计为 8.8%。ST认为，

汽车产量持续增长和电子技术在提

高汽车的可靠性、安全性、性能、

环保、驾乘舒适性、便利性等方面

发挥的重要作用是汽车电子应用市

场迅猛增长的主要动力。此外，混

和动力汽车和纯电动汽车的问世将

进一步提升电子技术在未来汽车平

台中的重要作用。

据了解，号称自己是中国排名

第一汽车半导体供应商的 ST，在

中国汽车电子市场收入增长的复合

率是 15%，几乎是其全球的 2 倍。

因为 ST 已从之前与关键客户合作

研发 ASIC，到现在提供完整的汽

车电子产品服务于整个市场。这是

ST 给的其在中国汽车市场成功的

原因。

ST 把未来的汽车喻为是一个

长了轮子的超级平板电脑，这就表

明汽车是一个系统，能够进行物联

网联结。自动驾驶、车身控制等都

是越来越智能，因为驾驶者和系统

的互动是十分重要的，所以要开发

新的技术去实现汽车之间更好的互

动、信息共享、使得汽车更加智能。

ST 认为中国的汽车市场有两

种 创 新： 一 是

提高系统能力

的欧洲式创新，

从最高端汽车

开始然后到低

端， 从 根 本 上

改善汽车的系

统 性 能， 而 成

本不是最重要

的 考 量； 二 是

改变欧洲汽车产业运作模式基于成

本的创新，从低端车开始向高端车

渗透，强调的是性价比。所以，一

定要用最好的技术去开发更新颖的

产品以提高性价比， ST 在中国为

了满足客户的需求而提供定制化的

软硬件如语言、舒适程度等，就是

新思考要做微型马达的技术专家

微型马达供应商新思考科

技发展有限公司（新思

考）日前推出了结合韩

国 Piezo Tech 公司的专利技术研

制的最新 Piezo 潜望式 3 倍光学变

焦马达和解决方案：其升级版 3 倍

光学变焦马达驱动器充分考量镜

头设计和组装，为镜头搭载提供最

大可行性。新思考 3 倍光学变焦

马达技术研发负责人 Jun ich i Tada

称，新思考推出的 3 倍 Piezo 光学

变焦马达是当前最小的、最轻的 3

倍光学变焦马达，并可实现变焦镜

片组和对焦镜片组分别按 0.5 微米

的间隔高精度位置控制。

区别于传统的直立型 3 倍光学

变焦马达，潜望式优势在于：1）

体积小。潜望式光学变焦马达通过

光的折射达到三倍光学变焦效果，

在体积空间上大大缩小，而且厚度

只有 5.5 毫米，可满足目前手机对

于厚度的要求；2）对焦速度快。

传统直立型变焦马达需要采用伸

缩镜头的方式以实现三倍光学变

焦效果，则在对焦速度上只有每秒

10 毫米，但潜望式对焦速度可达

到每秒 20 毫米；3）待机时间增

长。由于直立型的对焦马达体积大

而减少了电池的体积导致续航能

力较差，而潜望式 3 倍光学对焦马

达体积大幅减小，可为电池预留大

量空间。

目 前， 新 思 考 3 倍 Piezo 光

学变焦马达样品测试已经完成。

Jun ich i Tada 透露，新思考已经与

国内的一家日资背景镜头企业共

同开发产品方案，具体量产时间需

要看双方合作的进度，如果一切顺

利明年底就会量产面市。新思考目

前每月有 15KK 的产能，接下来会

将目标市场目标放到国内各品牌

手机厂商身上。据悉，新思考还将

在 2015年底扩大其嘉善工厂产能，

届时预计将达到 3 千万生产规模。

除 了 3 倍 光 学 变 焦 马 达，

新思考还发布了其新型压电马达

（TULA）、拥有自己专利的闭环

式对焦音圈马达、OIS 加闭环一体

式马达、中置式马达、以及最薄的

VCM 马达等。新思考在 VCM 方

面的技术积累，使新思考具有了领

跑世界的手机马达技术专利以及

创新能力，为光学镜头、摄像模组、

手机及其他应用市场开发出多项

驱动科技。

未来，新思考的发展重点将主

要集中在三个方面：一是持续进行

微型马达产品的创新和研发；二是

进一步加强整体技术实力，并在上

海成立全球第二个研发中心；三是

扩大本地产能，2015 年在嘉善成

立全新生产基地。

据华宏新思考技术总监郭立

德介绍，现在所用的马达推动器是

2.5 毫米的一个正方形，但是新思

考目前在日本正在开发 2 毫米的压

电陶瓷推动器。以目前 2000 万像

素的镜头来讲一般镜头需要的光

程都高于 5 毫米，所以再加上传感

器底板，以 2000 万像素来讲也都

模组高度是在 5 到 6 之间，的确这

是现在很多手机厂很难突破的问

题。所以，新思考在潜望式产品中

引入了双潜望式的模式，把镜头的

光学部分改成平行平面来实现压

低高度。可以保证使用光学 3 倍变

焦能让画像变得很清晰，速度对焦

比普通的数码相机还要快。

当然，薄膜压电 MEMS 可以

实现自动模仿人的眼睛进行自动

对焦是一个很有意思的技术，新思

考认为随着该技术成熟势必会带

来很多新的应用和新的商业机会，

但在高像素的拍摄时光学品质是

需要很完善的去做补充和维护的，

薄膜压电的单一曲率控制还是需

要搭配如何保证光学品质的能力，

这是薄膜压电 MEMS 能否进入手

机摄影应用市场的重点。

新思考--Junichi Tada

4342 2014/1142 2014/11

让公司的产品完全适应中国的市场

需求。

面向未来“车与车”、“车与

基础设施”的通信相关应用，无论

是信息娱乐系统、安全系统、还是

车身系统都能够收集到信息，实现

车辆与外界环境的对话。目前，ST

已经与一汽、长城、长安 3 家中国

汽车制造商签有合作协议，开发出

适合中国市场未来需求的整车。

通常在欧洲从设计一辆新车到

开始投产需要差不多 5 年时间，而

在中国只要两年的时间就可以完成

从设计到生产的过程，并且在质量、

可靠性、认证等方面没有任何妥协，

ST 做到这一点靠的就是“抢先一

步”与客户合作、用 ST 的专业知

识去提前预测中国客户的需求。凭

借安全、动力总成、车身与便携设

备、汽车信息娱乐的领先解决方案，

加上自有的制造技术，都是 ST 在

汽车电子市场成功的关键。

NXP 认为，到 2020 年在汽车

世界中会有 50 亿件与汽车相关的

设备实现联网，在今后 10 到 15 年

间可以预见将会进入自动驾驶的时

代，而在这种非常放松的驾乘环境

的背后，则是来自一流的连接技术

和安全技术。也许正是基于对未来

汽车市场需求的认识，NXP 在汽

车互联上有多年的技术积累，目前

是车载网络领域、驾驶人员与车辆

实现低频或者超高频的连接器件领

域、汽车娱乐特别是数字广播接收

领域，NXP 都是全球最大的厂商。

未来，NXP 将会推动汽车互

联技术在现有的基础上，特别是通

过 NFC 技术让消费电子、包括智

能手机可以无缝的与车载网络实现

连接，NXP 已经为业界推出了第一

个汽车级的 NFC 产品组合。而更

具发展前景的一项创新则是用具有

安全规范和标准的新 WIFI 版本技

术去实现车与车和车与基础设施的

连接。

汽车行业的创新来自于三大潮

流：第一个潮流是消费电子的蓬勃

发展使得驾乘人员对于汽车世界也

提出了更高的期望值；第二个潮流

是汽车的世界必须要更加安全，而

通过汽车互联、通过更加安全和智

能的汽车半导体技术来实现更加安

全的驾驶；第三个潮流是人们对汽

车能效提升的追求。而这 3 个潮流

都依附于车载网络的支撑（ IDN），

而 且 都 离 不

开 安 全 性 能

的 保 证。 通

用 汽 车 将 在

2017 版 凯 迪

拉 克 上 实 现

V2V 技 术 装

备正式量产，

这 意 味 着 到

2017 年 将 会

有 全 球 主 流

的 主 机 厂 实

现该技术的量产， NXP 称其将是

第一个推出该技术的厂商。

面对汽车市场核心器件的高

门槛，中国汽车电子厂家更多的还

是通过与国际领先芯片公司合作，

以期找到参与感。如在胎压检测领

域，美国于 2005 开始要求新车安

装 TPMS 模块，之后欧盟、中国大

陆和台湾要求自 2014 年起新车安

装 TPMS 模块，日本、韩国和俄罗

斯于 2015 开始要求安装。

看到 TPMS 的商机，上海保隆

汽车科技股份有限公司（保隆科

技）通过与 Freescale 合作（采用

FXTH87 胎压监测系统）推出全球

最小的、高度集成的胎压监测系统

（TPMS）模块，重量仅 8 克的保

隆 TPMS 模块可确保轮胎气压处于

正常范围，防止出现危险的爆胎和

瘪胎情况，从而帮助汽车 OEM 和

售后市场供应商提高汽车的安全

性。

保 隆 集 团 CEO 张 祖 秋 表

示，我们的 D 型 TPMS 模块采用

Freescale 的第 4 代 TPMS 模块解决

方案，具有尺寸小、电池寿命长等

特点，并考虑了系统空间和功率的

限制，可以实现不同方式的自动定

位，以及定点发射数据，使得数据

接收更加稳定，节约整车厂的安装

时间和成本，非常符合未来车厂对

于功能的需求。同时，帮助了保隆

科技快速开发出 TPMS 产品并及时

推向全球市场，这对我们两家公司

来说都是一个双赢的合作。这或许

也是中国汽车零部件产业有成功希

望的发展模式。

智能汽车成为全球汽车市场

的发展趋势，也拉动着半导体芯片

需求快速增长，包括主系统和车上

娱乐系统需要的零组件芯片需求量

都大幅递增，诸如仪表板、侦测车

体角度和状态等各式各样传感器、

胎压检测、车载娱乐系统、车内无

线上网、卫星导航等，这类功能都

需要大量零组件芯片，而智能汽

车改变人类生活，更让汽车电子

需求市场发展前景愈加可观。

Freescale 面向汽车电子领域的

产品和服务包括 MCU、传感器

解决方案以及不断增强的开发工

具和技术支持，帮助客户实现全

新的突破性汽车电子设计，包括

动力总成、车身、底盘与安全性、

车载信息娱乐和通讯系统以及车

内网络应用等。

“无人驾驶”概念引发了

全世界对这项新技术的关注，业

已推出的高级驾驶员辅助系统

(ADAS) 则加快了这场全新应用

体验的到来。虽然这些市场蕴藏

巨大商机，但与之相伴随的难题

也随之而来。据悉，Freescale

如今已经解决了无人自动驾驶技

术发展道路上的两大难题：一

是 ADAS 系统开发缺乏开放标准

的难题，二是以消费者为中心的

芯片解决方案对于关键无人驾驶

汽车应用是否足够安全，从而积

极推动行业发展。Freescale 即

将推出的基于 OpenCL( 开放运

算语言 ) 的汽车开发环境，旨在

为类似的汽车 OEM 和一级供应

商打开市场，在更多车辆中更快

实现高级驾驶员辅助技术和其他

ADAS 技术。Freescale 倡议一级

ADAS 系统提供商及供应商，采

用完全符合甚至超过汽车级质量

要求的、安全性能高的嵌入式半

导体设计和部署，这意味着使用

开放标准的开发环境和零缺陷的

设计方法，将成为 Freescale 构

成下一代 ADAS 平台的基础。

标准与安全，未来智能汽车

的着力点，目前来看其制高点再

次与我们无缘。

44 2014/11 45

阿特拉斯要带给市场高能效的解决方案

阿特拉斯 • 科普柯为中国

市场带来持续研发的成

果——全新的大功率变

频式无油螺杆压缩机，在高能效、

可靠性和优质压缩空气质量上树

立了新的标杆。阿特拉斯 • 科普柯

压缩机技术无油空气部总裁 Chris

Lybaert 指出，作为市场先驱，阿

特拉斯 • 科普柯生产的压缩机、发

动机和空气后处理设备应用于全国

所有主要行业。

对于许多企业来说，阿特拉

斯 • 科普柯意味着“第一印象，第

一选择”。阿特拉斯 • 科普柯的用

户遍及冶金、机械、汽车、化工、

制药、石化、纺织、电子、造纸、

食品饮料以及造船、采矿、发电、

建筑等各行各业。Chris Lybaer t

说：“我们的核心价值观是‘互

动、承诺和创新’，提供可持续发

展生产力，为客户提供更多的创新

策略。”新发布的全新的大功率变

频式无油螺杆压缩机，在高能效、

可靠性和优质压缩空气质量等方

面都表现卓越。

为了帮助客户将运行成本降至

最低，全新的大功率变频式无油螺

杆压缩机 ZR400-500 VSD 致力于

提高能效。阿特拉斯 • 科普柯独特、

卓越的转子涂层，确保了压缩机

的整个生命周期的持续高能效；先

进的压缩机转子由高效变频电机驱

动，确保压缩机整机高效运行。变

频技术 (VSD) 的使用，使压缩机节

省了大量能源，进而保护了我们的

环境。

大功率变频式无油螺杆压缩机

ZR400-500VSD 结合离心压缩机的

混合动力型方案，是最高能效的压

缩机房方案。能帮助用户将整个压

缩机房的能耗降至最低。离心压缩

机用于满足恒定的用气需求，变频

式无油螺杆压缩机匹配客户波动用

气量的需求，精准调节电机转速以

输出所需气量。离心机无需放空，

这样达到了全离心机机房无法做到

的高能效。因为单纯的全离心机组

合，在用气量波动的时候，放空压

缩空气是唯一的方法。而放空是恰

恰是最大的耗能，是高能效的杀手。

只有阿特拉斯 • 科普柯能生产如此

大功率的变频式无油螺杆压缩机，

使得螺杆离心混合动力压缩机最高

能效的解决方案成为现实。

除了能效，可靠性也同样重要。

ZR400-500 VSD 螺杆压缩机能确保

机器的持续运转，以确保用户生产

不间断。阿特拉斯 • 科普柯经过岁

月打磨的无油螺杆主机、不锈钢冷

却器、AGMA Q13 / DIN 5 高品质

齿轮、瑞典 SKF 优质轴承和最先进

的德国西门子变频驱动系统，都是

高可靠性的保证。所有 Z 系列压缩

机都基于阿特拉斯 • 科普柯长期的

生产和客户经验，按照国际和中国

的标准制造和测试，拥有全世界各

地的上万客户。

Chris Lybaert 还分享了阿特

拉斯 • 科普柯产品在半导体制造行

业应用的亮点。他提到，半导体制

造行业对于空气质量的要求极高，

阿特拉斯 • 科普柯最先提出了无油

洁净空气的环境理念，提供无水分

的干燥空气，可以为空气后处理设

备提供 -70℃的干燥空气。阿特拉

斯 • 科普柯在半导体行业的合作主

要分为硅片、芯片企业以及显示厂

商。合作的客户有英特尔、京东方

以及广东等中小型企业。而提到最

值得称道的案例，其中之一便是京

东方，从 90 年代初，阿特拉斯 •

科普柯便于京东方开始首次合作，

直到现在，中国的合作区域从北京

发展到成都、厦门以及武汉等地，

阿特拉斯 • 科普柯与京东方甚至合

办了关于节能指标的研讨会，探讨

节约能耗及可持续发展，提升社会

责任感。

阿特拉斯 ·科普柯是全球最大

的工业生产解决方案提供商之一，

Edwards 主要提供半导体、平板显

示器、LED 和太阳能电池制造集成

解决方案，从事高科技真空和废气

管理设备的设计、制造和支持工作。

收购 Edwards 为阿特拉斯 ·科普柯

提供了进军日益增长的真空市场的

机会。

“这一全新的大功率变频式

无油螺杆压缩机在中国市场可谓

独一无二。其内置的变频驱动技

术，所带来的高能效意味着最大节

能，这将帮助我们的客户不断提高

生产力，降低运行成本。”Chris

Lybaert 说道，“阿特拉斯 • 科普

柯致力于可持续的生产力。多年来

我们不断努力，将最具能效的解决

方案带给市场。”

KLA-Tencor 助力客户实现更大生产价值

KLA-Tencor 的业务涵盖了

半导体的多个领域，从硅

片检测到线宽量测，以及

光罩部分，并在业界长期处于领先

水平。目前，KLA-Tencor 在中国

的装机量突破了 1600 台，并决心

在提升良率、降低生产成本、提高

生产效率、快速导入生产等方面立

志帮助中国客户持续成长，帮助客

户实现更大的生产价值。

KLA-Tencor 首席营销官 Brian

Trafas 博士表示，半导体制程设

备的市场大约有 49 亿美元，制程

控制的成本大约占总生产成本的

15%，在半导体制造中有着举足轻

重的作用。良率控制在整个制程中

非常关键，产品从研发到上线大约

为 12 到 24 个月。如果我们无法

发现缺陷，那么就无法对缺陷定

位；如果无法测量缺陷，那么就无

法有效的控制制程。因此若无法迅

速的使产品上线，那么将会丧失市

场份额和竞争力。Brian 称，KLA-

Tencor 逐年递增的研发费用，确

保了 KLA-Tencor 在检测技术上的

持续领先地位。

半导体产业面临很多挑战，

有技术上的提升，也有成本上的挑

战，还有产业中持续进行的兼并

整合。同时产业也充满着不确定

性。新的结构、材料以及封装技术

将取代 2D 产品。2011 年业界预

测 EUV 将在 14nm 导入使用，今天

看来很有可能要延迟到 2018 年的

7nm 节点才会启用，更大尺寸的

450mm 晶圆也有可能相继延迟。

Brian 认为，随着技术的进步

发展，制程的步骤越来越多，工艺

也更加复杂化。如 14nm 技术节点

采用 EUV 光刻技术的制造流程将

超过 700 道，而采用多重图形技

术的制程则为达到 1000 多道，而

工艺窗口的挑战则要求几乎是“零

缺陷”，这就对工艺控制水平提

出了更高的要求。Brian 说，KLA-

Tencor 与客户通过紧密合作，当

客户在生产和研发过程中遇到新的

挑战时，KLA-Tencor 的工程师都

会在第一时间了解到客户的需求，

并借助自身强大的技术能力帮助客

户解决难题，最终实现和客户共同

进步。

KLA-Tencor 的产品线涵盖了

半导体制程的各个环节和技术节

点，包括晶圆表面缺陷、光罩、薄

膜等，也同时提供数据的分析和储

存。在其它领域，如高亮度 LED、

MEMS、功率器件等，KLA-Tencor

也为客户提供了大量的先进技术和

机台。Brian 表示，更先进的技术

节点意味着更大的研发投入，而随

着成本的增加良率的提升就显得尤

为重要，良率与成本需要达到平衡。

同时要尽量缩短从研发到上线，再

到最终产品的周期。上市的周期缩

短了才能更快的实现盈利。KLA-

Tencor 一直致力于帮助客户加快

产品开发周期，从而降低成本。

KLA-Tencor 中国区总裁张智

安表示，KLA-Tencor 非常看重中

国市场，国家集成电路产业投资基

金加上地方相继出台的集成电路扶

持政策，中国集成电路产业将迎来

重要发展机遇。因此，KLA-Tencor

公司也将加大在中国的投入力度，

全力支持中国半导体行业发展。我

们相信未来的中国市场会有很好的

发展前景，中国的半导体产业正在

向好的方向发展。KLA-Tencor 在

中国的客户包括了几乎所有的晶圆

厂，他们需要用到 KLA-Tencor 的

机台来检测自己的工艺是否合格，

KLA-Tencor 对于中国市场非常有

信心。KLA-Tencor 在未来会把一

些可以拿到中国来的研发工作尽量

放到中国来做。我们的原则是客户

去哪里我们就跟随到哪里，KLA-

Tencor 会尽自己的所能帮助客户

取得最大的成功。

4746 2014/11 47

http://app.semi.org.cn

中国依托 13 亿人口的庞大

消费需求，已超过美国成

为全世界最大的电子消费

品市场，并且随着信息技术（如物

联网、智能家居等）的发展，对智

能芯片的需求又将进一步增加，这

对中国整个芯片制造业来说，无疑

又将迎来新的春天。

芯片制造是资本密集型和技术

密集型产业，芯片是在一小块硅片

上多次重复光刻、蚀刻、薄膜、掺杂、

化学机械平坦化等步骤，以实现一

定功能的半导体器件。制造出一块

芯片将使用到几百上千种不同物理

化学性质的材料，其中高纯度的电

子特气约有 150 种，是芯片制造不

可或缺的原辅材料。

中国本土涉及芯片制造的时间

不过 10 年，10 年前无论设备供应

商或材料供应商均来自欧美日韩等

发达国家，并无中国本土企业的身

影，但经过这 10 年的发展，已涌

现出一批本土企业，在产品生产与

研发上不断追赶国外企业的步伐，

已具备与外国企业同台竞争的实

力，在某些领域甚至已经超过并取

代国外企业，华特气体正是在这样

的环境中快速成长起来的一家本土

企业。

佛山是华特气体有限公司位于

珠三角腹地广东佛山，于 1993 年

创立，致力于成为气体行业的领导

者，始终坚持以市场为导向，自力

更生、不断引进、消化、改良、创

新电子特气生产技术，经过 20 年

的发展，已成为国内最大的综合性

气体企业之一，建立了多套气体生

产、分析和品质控制方法，是中国

本土电子特气行业的中坚力量。

华特气体自主研发生产的全系

列高纯氟碳气体（CHF3、CF4、

C2F6、C3F8、C4F8），以及 SF6、

NH3、NO、CO2、CO 等 产 品 已

替代国外气体厂家，广泛使用在国

内的 8 英寸以上芯片制造中，并且

还大量出口到多个国家与地区，是

近年电子特气市场最受认可的本土

厂家之一。

华特气体能够在与国外先进气

体企业激烈竞争中脱颖而出，在电

子特气市场取得优异业绩，与一贯

主张深耕电子特气市场的总裁傅铸

红先生对市场的深刻认知和对电子

气体事业的执着密不可分。傅先生

认为信息产业是一个高速发展的产

业，电子特气作为整个产业链条重

要的一环，未来 10 年仍将高速发

展，电子特气的市场规模将随着芯

片需求的扩大而不断扩大，市场前

景是光明的。随着晶圆的尺寸不断

增大，线宽越来越窄，芯片制造也

会对电子气体的纯度、稳定性等的

要求越来越高，华特也会继续加大

研发和品管方面的投入，努力把产

品做精做尖做稳定！

未来华特气体仍将一如既往的

坚持走自主发展的路线，努力擦亮

华特品牌，更壮大自己的科研队伍，

紧跟微电子产业用气的发展趋势，

及时开发出新的产品，同时更加强

品质管控、提升物流配送的效率，

不断丰富电子特气品种，不断提高

自身的管理水平，为中国本土乃至

全球范围内的芯片制造业提供品质

更稳定，成本更低廉而效率更高的

产品和服务。

华特气体——中国芯片制造业的新选择

48 2014/11 49

历届部分参展厂商

50 2014/11