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Aufgabe1

Aufgabe 1: Mikroelektronische Grundlagen & CMOS-Inverter (25 Punkte)

CMOS Grundlagen

1.1 a) Zeichnen Sie die Schaltsymbole fur den n-Kanal- und den p-Kanal-MOSFET (metaloxide semiconductor field-effect transistor ) in Abb. 1.1.

b) Zeichnen Sie qualitativ eine Ausgangkennlinie in Abb. 1.2 (mit Achsenbeschrif-tung!).

Abb. 1.1: Schaltsymbole fur n-Kanal- und p-Kanal-MOSFET

Abb. 1.2: Qualitative Ausgangkennlinie des MOSFETs

Integrierte Digitalschaltungen H08 - Seite 1 von 15

Aufgabe1

1.2 CMOS (Complementary Metal Oxide Semiconductor) Schaltungen bestehen ublicher-weise aus zwei Teilfunktionen (ein sogenanntes Pull-up-Netzwerk und ein sogenann-tes Pull-down-Netzwerk) wie in Abb. 1.3.

a) Bezeichnen Sie die Transistortypen (PMOS oder NMOS) fur jede Teilfunktion inAbb. 1.3

b) Verbinden Sie die zwei Teilfunktionen in Abb. 1.3 zu einer CMOS-Schaltung. Ver-wenden Sie dafur folgende Anschlusse (Vcc, GND, Input, Output).

Pull-up-Netzwerk

___MOS

Pull-down-Netzwerk

___MOS

Abb. 1.3: CMOS Schaltung

1.3 Welchen Vorteil hat ein Transmission Gate gegenuber einem Pass-Transistor?


Aufgabe1

CMOS-Inverter

1.4 Skizzieren Sie das Schaltbild des CMOS-Inverters auf Transistorebene. Geben Sieauch die Wahrheitstabelle an.

1.5 Erganzen Sie den Querschnitt des CMOS-Inverters in Abb. 1.4. Geben sie die Dotie-rungen (n, p, n+, p+) an und beschriften Sie alle Anschlusse (G, D, S, UDD, USS, UE,UA).

p-Substrat

-kanal-kanal

Abb. 1.4: CMOS-Inverter Querschnitt

1.6 Die Kenndaten eines Inverters sind wie folgt gegeben:

Versorgungsspannung: UDD = 1.0 VSchwellenspannungen: Uth,n = −Uth,p = 0.4 VEingangskapazitat des Inverters: Cein = 4.5 fFeff. wirksame Ausgangskapazitat des Inverters: Caus = 3 fFTransistorkenngroße: kn = kp = 2 mA

V2

Lastkapazitat: CFO = 45 fF

a) Der Inverter treibt nun die Lastkapazitat CL = Caus + CFO. Berechnen Sie dieVerzogerungszeit tp!


Aufgabe1

Zur Reduzierung der Verzogerungszeit wird ein zusatzlicher Inverter entsprechendAbb. 1.5 eingefugt, dessen Transistorweiten um den Faktor α skaliert sind.

1 αFOC

Abb. 1.5: Inverterkette zum Treiben von CFO

b) Geben Sie die Verzogerungszeit des 1. Inverters tp1 in Abhangigkeit von α an!

c) Geben Sie die Verzogerungszeit des 2. Inverters tp2 in Abhangigkeit von α an!

d) Dimensionieren Sie α so, dass die gesamte Verzogerungszeit minimiert wird (Ex-tremwertproblem)! Geben Sie tp der Gesamtschaltung an!


Aufgabe2

Aufgabe 2: CMOS-Logik (25 Punkte)

Die Aufgaben punkte 2.1 und 2.2 konnen unabhangig voneinander gelost werden.

2.1 In Abb. 2.1 a) ist ein Schaltbild auf Transistorebene dargestellt. Die Funktion, die dieseSchaltung erfult, ist in Abb. 2.1 b) gegeben.

Abb. 2.1: Schaltbild und Wahrheitstabelle

a) Wie wird die Schaltungstechnik in 2.1 a) genannt?

b) Bestimmen Sie die Funktionsgleichung Q = f(A, B, C)!

c) Bestimmen Sie Q fur C = 0 und C = 1. Wie wird die Funktion diese Schaltunggenannt?

d) Erganzen Sie die Wahrheitstabelle in 2.1 b)!

e) Bestimmen Sie die Funktionsgleichung Q = f(A,B,C)!Hinweis: XY + XZ + YZ = XY + XZ

f) Zeichnen Sie ein die Funktion in DCVSL Technik auf Transistorebene!


Aufgabe2

2.2 Gegeben ist die CMOS-Logik Schaltung in Abbildung 2.2. Bei der Berechnung derUmladezeiten gelten fur den Transistoren folgende Beziehungen:

CL = 25 fF

CGS,n = CGD,n = CDB,n = CSB,n = 12Cox,n

CGS,p = CGD,p = CDB,p = CSB,p = 12Cox,p

Rp = Rn = 350 Ω

a) Bestimmen Sie die Funktionsgleichung Q = f(A, B, C, D)!

b) Zeichnen Sie einen moglichen Pfad fur den ungunstigsten Entladenvorgang von Qein! Begrunden Sie Ihre antwort!

c) Welche logischen Pegel liegen an den Knoten Q, K1, K2 und K3 fur den Zustand((ABCD) = (1101)) und ((ABCD) = (0011)) an?

d) Zeichnen Sie das RC-Baumdiagramm fur den Schaltzustand (0011)!

e) Geben Sie die effektiv wirksamen Kapayitaten CQ, CK1, CK2 und CK3 and den Kno-ten Q, K1, K2, K3 als Funktion von Cox,p,n und CL an, die bei einem Zustadwechselvon (1101) auf (0011) umbeladen werden.Hinweis: Berucksichtigen Sie den Miller-Effekt!

f) Berechnen Sie die AnstiegsZeit tr fur den Zustandswechsel aus Aufgabenteil 2.1e) mit Hilfe der Elmore-Gleichung Cox,p = 3 · Cox,n = 6 fF!

Das pull-up Netzwerk aus Abbildung 2.2 wird nun durch einen PMOS-Transistorersetzt.

g) Wie wird diese Schaltungstechnik gennant?

h) Geben Sie einen Vorteil und einen Nachteil dieser Technik hat gegenuber CMOS-Logik an!


Aufgabe2

VDD = 1.5 V

AQ

CL

BC

D

A

C

A D

A

DB

GND

GND

DK1

K2

K3

Abb. 2.2: Schaltbild


Aufgabe3

Aufgabe 3: Schaltwerke und Speicher (25 Punkte)

3.1 In diesem Aufgabenpunkt wird ein Grundbaustein von Schaltwerken naher betrachtet:das Flip-Flop (FF).

a) Beschreiben Sie die Flip-Flop Zeitparameter tsu, thold und tc−q!

b) Zeichnen Sie in Abb. 3.1 ein Flip-Flop auf Transistorebene in Clocked CMOS Tech-nik!

Abb. 3.1: Clocked CMOS Flip-Flop

c) Welches Problem, das beim statischen CMOS FF existiert, ist mit dem ClockedCMOS FF gelost? Begrunden Sie Ihre Antwort!

d) Flip-Flops werden in digitalen Schaltungen beim Pipelining eingesetzt. Was ist derVorteil vom Pipelining?

e) Die Schaltung in Abb. 3.2 verwendet drei 4-bit Register fur das Pipelining. Wie vielePipeliningstufen hat diese Schaltung?


Aufgabe3

f) Die Schaltung unterstutzt eine Bitrate von 500 Mbit/s. Berechnen Sie die Taktperi-ode in diesem Fall!

g) Die Zeitparameter der Register und die Verarbeitungszeiten der Logikelemente L1bis L6 aus Abb. 3.2 sind nun wie folgt gegeben:

tsu = 0,6 nsth = 0,2 nstc−q = 0,3 nsL1 = 2 nsL2 = 4 nsL3 = 1 nsL4 = 1 nsL5 = 1 nsL6 = 2 ns

Berechnen Sie die maximale Frequenz der Schaltung!

CL

Q

GNDGND

VDD

D

S R Q Q

1 1

1 0

0 1

0 0

L1

4 L3X

L2

L3

L4

L6

L5

ClK

Y

4

Q

VDD

D

CL


h) Berechnen Sie die dynamische Verlustleistung, wenn die Schaltung eine durch-schnittliche Kapazitat von 2 pF und eine Versorgungsspannung UDD = 3 V hat.Die Schaltung wird mit einer Frequenz von 126,5 MHz betrieben. Die Schaltwahr-scheinlichkeit der Gatter betragt 0,5.

i) Nun soll durch die Einfuhrung einer neuen Pipeliningstufe die Frequenz der Schal-tung maximiert werden. Wo muss das Register eingefugt werden? Was ist die re-sultierende Betriebsfrequenz?


Aufgabe3

3.2 Dieser Augabenpunkt beschaftigt sich mit verschiedenen Speicherarten.

a) Wie erhalt ein Nur-Lese-Speicher (Read-Only Memory, ROM) seine Information?b) Warum muss beim Entwurf einer SRAM-Zelle die sogenannte Cell-Ratio CR und

Pull-UP-Ratio PR berucksichtigt werden?c) Geben Sie den Hauptvorteil des DRAMs gegenuber des SRAMs an!

3.3 Gegeben ist nun in die Abb. 3.3 dargestellte Speicherarchitektur mit einem 4x4 BitDRAM-Zellenfeld. Die Address-Bits A0 bis A4 wahlt eine Zelle zum Lesen oder Schrei-ben.

Cs

GND

Abb. 3.3: Speicherarchitektur

a) Was fur ein Funktionsblock wird neben einem Zeilen- und Spaltendekoder zumAuslesen einer DRAM-Zelle sonst noch benotigt und ist in der Abb. 3.3 nicht expliziteingezeichnet?

b) Bestimmen Sie die Funktionen WL0 = f(A0, A1) bis WL3 = f(A0, A1)!c) Zeichnen Sie die DRAM Zelle in Abb. 3.3d) Es soll eine auf CS gespeicherte logische ’1’ (US = UDD) ausgelesen werden. Da-

zu wird vor der Auswahl der Zelle die zum Auslesen verwendete Leitung vorgela-den. Aufgrund von Fertigungstoleranzen geschieht die Vorladung allerdings nur auf0,4 · UDD statt auf 0,5 ·UDD. Die Leitungskapazitat betragt CLtg = 500 fF. Dimensio-nieren Sie die Speicherkapazitat CS nun so, dass das Potential der Leitung beimAuslesen auf 0,6 · UDD ansteigt und somit eine sichere Detektion der logischen ’1’ermoglicht!


Aufgabe3

e) Dynamische RAM-Zellen besitzen den Nachteil, dass die Speicherkapazitatendurch Leckstrome entladen werden. Berechnen Sie fur einen Leckstrom vonILeck = 5 pA das Zeitintervall ∆t, nach dem der Zelleninhalt spatestens erneuertwerden muss (Refresh), d.h. US = UDD = 3,3 V auf US = 2/3 · UDD gesunken ist.Hinweis: Falls Sie die Speicherkapazitat CS nicht berechnet haben, konnen Sieden Wert CS = 300 fF verwenden.

f) Angenommen der Spaltendekoder besteht aus 8 Transistoren und der Zeilendeko-der aus der doppelten Anzahl. Wie hoch ist der Kontroll-Aufwand (in Prozent) indiesem Speicher?


Aufgabe4

Aufgabe 4: VHDL und Hochintegration (20 Punkte)

4.1 Kreuzen Sie zutreffendes an (falsch gesetzte Kreuze fuhren zu Punktabzug):

WAHR FALSCH© © VHDL ist eine Sprache zur Beschreibung digitaler Schaltungen.

© © VHDL steht fur Verified Hardware Description Language.

© © ”Synthese” ist die Ubersetzung einer VHDL-Beschreibung in eineNetzliste, die die Struktur der Hardware beschreibt.

© © Bei dem Datentyp std_logic steht das ’Z’ fur ”Hochohmig” unddas ’U’ fur ”Niederohmig”.

© © In VHDL konnen alle synthetisierbaren Designs auch simuliert werden.

© © SystemC ist eine C++-Klassenbibliothek plus Simulationskernelzur Beschreibung von Hardware.

© © Eine VHDL-Beschreibung besitzt immer eine Entity.

© © Eine architecture besitzt maximal einen Prozess.

© © Das Einbinden von Komponenten ist ein wesentliches Merkmalder Verhaltensbeschreibung.

© © Eine Verhaltensbeschreibung wird ausschließlich bei der Erstellungeiner Testbench verwendet.

© © Der Datentyp std_logic besitzt mehr Zustande als der Datentypbit und eignet sich daher besser zur Modellierung elektronischerSchaltungen.

© © Das Schlusselwort generic kann in der entity zum Erzeugenvon parametrisierten Komponenten verwendet werden.


Aufgabe4

4.2 Geben Sie fur die folgenden VHDL-Code-Ausschnitte das Ergebnis fur das Signal dan:

a) architecture verhalten of logik is

signal a, b, c : std_logic;

begin

a <= ’1’;

b <= ’0’;

c <= ’1’;

d <= (a xor b) and c;

end verhalten;

Antwort: d =

b) architecture verhalten of logik is


begin

c <= ’0’;

b <= not(a);

a <= c;

d <= not(b);

end verhalten;

Antwort: d =

c) architecture verhalten of logik is


begin

a <= ’1’;

b <= ’0’;

c <= a xor b;

process (a,b,c)

begin

if (a =b) then

d <= c;

elsif (a = c) then

d <= not(b);

else

d <= not(a);

end if;

end process;

end verhalten;

Antwort: d =


Aufgabe4

4.3 Gegeben ist die folgende VHDL-Beschreibung mit dem Ausgangsport d. Der Initialwertdes Signals a ist ’U’. Lesen Sie den Code sorgfaltig und kreuzen Sie zutreffendes an(falsch gesetzte Kreuze fuhren zu Punktabzug):

Hinweis: Beachten Sie, dass es sich bei a um ein Signal und nicht um eine Variablehandelt!

architecture verhalten of logik is

signal a : std_logic;

begin

process (a)

begin

a <= ’1’;

if (a = ’1’) then

d <= ’0’;

else

a <= ’0’;

d <= ’1’;

end if;

end process;

WAHR FALSCH© © Wenn der Code ausgefuhrt wird, ist die Abfrage if (a = ’1’)

wahr.

© © Wenn der Code ausgefuhrt wird, ist der endgultige Wert desSignals a eine logische ’0’.

© © Wenn der Code ausgefuhrt wird, ist der endgultige Wert desAusgangs d eine logische ’1’.

4.4 In einem Fahrzeug-Kontrollsystem gibt es vier Sensoren A, B, C und D, die die korrekteFunktion oder eine Fehlfunktion von vier elektronischen Modulen anzeigen. Wenn einModul korrekt arbeitet, gibt der Sensor eine logische ’0’ aus und eine logische ’1’,wenn das Modul fehlerhaft ist.

Sie modellieren nun einen Teil des Kontrollsystems, das die vier Sensoren uberwachtund drei Ausgangssignale generiert. Das erste Signal OK soll logisch ’1’ sein, wennkeines der Module fehlerhaft ist. Das zweite Signal FAULT soll logisch ’1’ sein, wenneins oder mehre Module fehlerhaft sind. Das dritte Signal FAILURE soll logisch ’1’sein, wenn alle Module fehlerhaft sind.


Aufgabe4

a) Geben Sie die entity fur den oben beschriebenen Teil des Kontrollsystems an.

entity CarControl is

end CarControl;

b) Geben Sie die architecture in Datenflussbeschreibung fur den oben beschriebe-nen Teil des Kontrollsystems an.

architecture verhalten of CarControl is

begin

end verhalten;


Aufgabe1

Aufgabe 1: Mikroelektronische Grundlagen & CMOS-Inverter (25 Punkte)

CMOS Grundlagen

1.1 a) siehe Abb.1.1.

b) siehe Abb.1.2.

Abb. 1.1: Schaltsymbole fur n-Type und p-Type von MOS-FET

Abb. 1.2: Qualitativ Ausgangkennlinie


Aufgabe1

1.2 a) siehe Abb.1.3.

b) siehe Abb.1.3.

Pull-up-Netzwerk(nur PMOS)

Pull-down-Netzwerk(nur NMOS)

OutputInput

GND

Vcc

Abb. 1.3: CMOS Shaltung

1.3 Mit einem Transmission Gate konnen sowohl die logische 1 als auch die logische 0ohne Schwellenspannungsverluste ubertragen werden.


Aufgabe1

CMOS-Inverter

1.4 siehe Abb.1.4

Abb. 1.4: Schaltbild eines CMOS-Inverters auf Transistorebene und die Wahrheitstabelle

1.5 siehe Abb.1.5

p-Substrat

-kanal-kanal

S (U )p DDS (GND)nG (U )p E G (U )n E

D (U )n AD (U )p A

p+ p+ n+ n+

p n

Abb. 1.5: CMOS-Inverter Querschnitt


Aufgabe1

1.6 a)

Req =1

k(UDD − Uth,n)= 833 Ω

tp = 0,69Req(Caus + CFO) = 27,6 ps

b)

tp1 = 0,69 · Req(Caus + α · Cein)

c)

tp2 = 0,69 · Req

α(αCaus + CFO)

d)

tp = 0,69 · Req(αCein + 2Caus +CFO

α)

dtpdα

= 0,69 · Req(Cein −CFO

α2 ) = 0

α =

√CFO

Cein= 3,16

⇒ tp = 19,8 ps


Aufgabe2

Aufgabe 2: CMOS-Logik (25 Punkte)

2.1 a) Pass-Transistor Logik

b) Q = (A · C + BC)

c) Wenn C = 0, Q = AWenn C = 1, Q = BDie Funktion ist 1-bit Multiplexer

d) Siehe Abb. 2.1 a)

e) Siehe Abb. 2.1 b)

Abb. 2.1: Wahrheitstabelle und DCVSL Schaltung

2.2 a) Q = (C + B + A · D)(A + D)Q = A · C + A · B + A · D + C · D + B · D

b) Tn,C→ Tn,A→ Tn,B→ GND Oder: Tn,C→ Tn,D→ Tn,B→ GNDGrund: weil die gesamte resistance Großeste ist.

c) Siehe Abb. 2.2 a)(ABCD)=(1101) : Q = 0, K1 = 1, K2 = 0 und K3 = 0(ABCD)=(0011) : Q = 1, K1 = 1, K2 = 1 und K3 = 1


Aufgabe2

d) Siehe Abb. 2.2 b)

e) CK1 = CGD,pC + CGD,pB + CGS,pA

= 3 · 0,5 Cox,p = 1,5 Cox,p

CK2 = CSB,nC + 2 · CGD,nA + CDB,nA + CGD,nD + CDB,nD = 3 Cox,n

CK3 = (2 · CGS,nA + CSB,nA) + (CGS,nD + CSB,nD) + (2 · CGD,nB + CDB,nB)= 4 · Cox,n

CQ = (2 ·CGD,pA + CDB,pA) + (CGD,pD + CDB,pD) + (CDB,nC + 2 ·CGD,nA +CDB,nA) + CL

= 5 · 0,5 Cox,p + 4 · 0,5 Cox,n + CL = 2,5 Cox,p + 2 Cox,n + CL

f)

CK1 = 13,5 fFCK2 = 9 fFCK3 = 8 fFCQ = 53,5 fF

tr = 2,2 · τp

= 2,2 · [CK1 · Rp,B + (Rp,B + Rp,A) · (CQ + CK2 + CK3)]= 2,2 · [13,5 fF · 350 Ω + 70,5 fF · 700 Ω]

≈ 119 ps

g) Pseudo NMOS-Logik

h) Vorteil gegenuber CMOS: geringerer Bedarf an Chip FlacheNachteil gegenuber CMOS: Statische Verlustleistung

VDD

GND

Q

GND

GND

Ck1

CL

Ck2

Rp,B

Rp,A

Rn,C

VDD = 1.5 V

AQ

CL

BC

D

A

C

A D

A

DB

GND

GND

DK1

K2

K3

0 1

1

1

1 11

1 0

0

1

110

1 1

1

0

1

0 1

0 1

1

0

0 1

0 1

Rn,D

GND

Ck3

0 1

1

a) b)



Aufgabe3

Aufgabe 3: Schaltwerke und Speicher (25 Punkte)

3.1 a) tsu (Set-up-Zeit): Daten mussen vor dem Erscheinen der Takflanke bereits anliegen.thold (Haltezeit): Daten mussen auch nach dem Erscheinen der Takflanke anliegen.tc−q (Verzogerungszeit): Die richtige Ubernahme erfolgt mit der Verzogerungszeitrelativ zur positiven Taktflanke.

b) Siehe Abb. 3.1

c) Beim statischen FF fuhrt ein Uberlapp von φ und φ zur vollstandigen Transparenz:Eingang D ist direkt mit Ausgang Q verbunden.

d) Mit Pipelining kann der Durchsatz erhoht werden.

e) zwei

CL CL

Abb. 3.1: Clocked CMOS Flip-Flop

f) Frequenz = 500 Mbit/s4 bit = 125 MHz

Tclk = 1/(125 MHz) = 8 ns

g) Tclk ≥ tc−q + Tlogik + tsu

Tclk,min = 0,9 ns + Tlogik,critical = 0,9 ns + (L1 + L2)Tclk,min = 0,9 ns + 6 ns = 6,9 nsd.h. fmax = 1/(6,9 ns) = 144,9 MHz


Aufgabe3

h) P = α · C · f · U2

P = 0,5 · 2 pF · 126,5 MHz · 32

P = 1,14 mW

i) Um die maximale Frequenz zu erreichen, muss das neue Register (R4) zwischenL1 und L2 platziert werden, wodurch Tlogik,critical minimiert wird.⇒ Tlogik,critical = L2 = 4 nsund fmax = 1/(tc−q + Tlogik,critical + tsu) = 1/(4,9 ns) = 204 MHz

3.2 a) Maskenprogrammierung bei der Fertigung, z.B. durch Kurzschluss von Transisto-ren durch Metallisierung.

b) Damit der logische Wert der Zelle beim Auslesen nicht “umkippen” kann bzw. damitder Zelle beim Schreibvorgang ein neuer Logikwert eingepragt werden kann.

c) DRAM benotigt weniger Chip-Flache als SRAM.

3.3 a) Es wird noch ein Lese-(Schreib)-Verstarker benotigt.

b) WL0 = A0 · A1

WL1 = A0 · A1

WL2 = A0 · A1

WL3 = A0 · A1

c) siehe Abb. 3.2

Abb. 3.2: Dynamic RAM


Aufgabe3

d) Vor dem Auslesen befindet sich auf der Speicherkapazitat die Ladung CS ·UDD undauf der Leitungskapazitat die Ladung CLtg · 0,4 UDD. Beim Auslesen findet ein La-dungsausgleich zwischen den Kapazitaten statt, wobei die Gesamtladung erhaltenbleibt:

(CS + CLtg) · ULtg,neu = CS · UDD + CLtg · 0,4 UDD

Es soll gelten : ULtg,neu = 0,6 UDD

ULtg,neu =CS · UDD + CLtg · 0,4 UDD

CS + CLtg= 0,6 UDD

CS + CLtg · 0,4CS + CLtg

= 0,6

CS + CLtg · 0,4 = 0,6 · (CS + CLtg)

CS = 0,2/0,4 · CLtg = 250 fF

e)

∆t =CS

ILeck· UDD

3= 55 ms

wenn Cs = 300 fF, dann ∆t = 66 ms

f) Flache fur Kontrollschaltungen (Zeilen- und Spaltendekoder): 8 + 16 = 24 Transis-torenFlache fur Speicher: 16 Transistoren⇒ Kontroll-Aufwand = 24/(16 + 24) = 0,6 = 60%


Aufgabe4

Aufgabe 4: VHDL und Hochintegration (25 Punkte)

4.1 Kreuzen Sie zutreffendes an (falsch gesetzte Kreuze zu Punktabzug):

WAHR FALSCH⊗ © VHDL ist eine Sprache zur Beschreibung gigitaler schaltungen.

© ⊗VHDL steht fur Verified Hardware Description Language.

⊗ © ”Synthese” ist die ubersetzung einer VHDL-Beschreibung in eineNetzliste, die die Struktur der Hardware beschreibt.

© ⊗Bei dem Datentyp std_logic steht das ’Z’ fur ”Hochohmig” unddas ’U’ fur ”Niederohmig”.

⊗ © In VHDL konnen alle synthetisierbaren Designs auch simuliert werden.

⊗ © SystemC ist eine C++-Klassenbibliothek plus Simulationskernelzur Beschreibung von Hardware.

⊗ © Eine VHDL-Beschreibung besitzt immer eine Entity.

© ⊗Eine architecture besitzt maximal einen Prozess.

© ⊗Das Einbinden von Komponenten ist ein wesentliches Merkmalder Verhaltensbeschreibung.

© ⊗Eine Verhaltensbeschreibung wird ausschließlich bei der Erstellungeiner Testbench verwendet.

⊗ © Der Datentyp std_logic besitzt mehr Zustande als der Datentypbit und eignet sich daher besser zur Modellierung elektronischerSchaltungen.

⊗ © Das Schlusselwort generic kann in der entity zum Erzeugenvon parametrisierten Komponenten verwendet werden.


Aufgabe4

4.2 Geben Sie fur die folgenden VHDL-Code-ausschrifte das Ergebnis fur das Signal ’d’an:

a) architecture verhalten of logik is


begin

a <= ’1’;

b <= ’0’;

c <= ’1’;

d <= (a xor b) and c;

end verhalten;

Antwort: d = 1

b) architecture verhalten of logik is


begin

c <= ’0’;

b <= not(a);

a <= c;

d <= not(b);

end verhalten;

Antwort: d = 0

c) architecture verhalten of logik is


begin

a <= ’1’;

b <= ’0’;

c <= a xor b;

process (a,b,c)

begin

if (a =b) then

d <= c;

elsif (a = c) then

d <= not(b);

else

d <= not(a);

end if;

end process;

end verhalten;

Antwort: d = 1


Aufgabe4

4.3 Gegeben ist die folgende VHDL-Beschreibung mit dem Ausgangsport d. Der Initialwertdes Signals a ist ’U’. Lesen Sie den Code sorgfaltig und kreuzen Sie zutreffendes an(falsch gesetzte Kreuze fuhren zu Punktabzug):

Hinweis: Beachten Sie, dass es sich bei a um ein Signal und nicht um eine Variablehandelt!

architecture verhalten of logik is

signal a : std_logic;

begin

process (a)

begin

a <= ’1’;

if (a = ’1’) then

d <= ’0’;

else

a <= ’0’;

d <= ’1’;

end if;

end process;

WAHR FALSCH© ⊗

Wenn der Code ausgefuhrt wird, ist die Abfrage if(a= ’1’) wahr.

⊗ © Wenn der Code ausgefuhrt wird, ist der endgultige wert der signal a ’0’.

⊗ © Wenn der Code ausgefuhrt wird, ist der endgultige wert der Ausgang d ’1’.

4.4 In einem Auto-Kontrollsystem gibt es vier Sensoren A, B, C und D die die korrekteFunktion oder eine Fehlfunktion von vier elektronischen Modulen anzeigen. Wenn einModul korrekt arbeitet, gibt der Sensor eine logische ’0’ aus und eine logische ’1’,wenn das Modul fehlerhaft ist.

Sie modellieren nun einen Teil des Kontroll-systems, das die vier Sensoren uber wachtund drei Ausgangssignale generiert. Das erste Signal OK soll logisch ’1’ sein, wennkeines der Module fehlerhaft ist. Das zweite Signal FAULT soll logisch ’1’ sein, wenneins oder mehre Module fehlerhaft sind. Das dritte signal FAILURE sol logisch ’1’ sein,wenn alle Module fehlerhaft sind.

a) Geben Sie die entity fur den oben beschreibenen Teil des Kontrollsysems an.

entity CarControl is

port (A , B, C, D : in std_logic;

ok, fault, failure : out std_logic);

end CarControl;


Aufgabe4

b) Geben Sie die architecture in Datenflussbeschreibung fur den oben beschreibe-nen teil des Kontrollsystems an.

architecture verhalten of CarControl is

begin

ok <= NOT(A OR B OR C OR D);

fault <= A OR B OR C OR D;

failure <= A AND B AND C AND D;

end verhalten;


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