第六章半导体存储器及其接口 -...
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第第66章章 半导体存储器及其接口半导体存储器及其接口
教学重点教学重点教学重点教学重点
芯片芯片SRAM 2114SRAM 2114和和DRAM 4116DRAM 4116 芯片芯片SRAM 2114SRAM 2114和和DRAM 4116DRAM 4116
芯片芯片EPROM 2764EPROM 2764和和EEPROM 2817AEEPROM 2817A 芯片芯片EPROM 2764EPROM 2764和和EEPROM 2817AEEPROM 2817A
SRAMSRAM、、EPROMEPROM与与CPUCPU的连接的连接
6.1 6.1 半导体存储器概述半导体存储器概述
除采用磁、光原理的辅存外，除采用磁、光原理的辅存外，CPU
其它存储器主要都是采用半其它存储器主要都是采用半
CACHE导体存储器导体存储器
本章介绍采用半导体存储器本章介绍采用半导体存储器
CACHE
本章介绍采用半导体存储器本章介绍采用半导体存储器
及其组成主存的方法及其组成主存的方法
主存（内存）
及其组成主存的方法及其组成主存的方法
辅存（外存）
6 1 1 6 1 1 半导体存储器的分类半导体存储器的分类6.1.1 6.1.1 半导体存储器的分类半导体存储器的分类
按制造工艺按制造工艺
双极型：速度快、集成度低、功耗大双极型：速度快、集成度低、功耗大
MOSMOS型：速度慢 集成度高 功耗低型：速度慢 集成度高 功耗低 MOSMOS型：速度慢、集成度高、功耗低型：速度慢、集成度高、功耗低
按使用属性按使用属性
随机存取存储器随机存取存储器RAMRAM：可读可写、断电丢失：可读可写、断电丢失
只读存储器只读存储器ROMROM 正常只读 断电不丢失正常只读 断电不丢失 只读存储器只读存储器ROMROM：正常只读、断电不丢失：正常只读、断电不丢失
图图6.1 6.1 半导体存储器的分类半导体存储器的分类图图6.1 6.1 半导体存储器的分类半导体存储器的分类
静态RAM（SRAM）
随机存取存储器
静态RAM（SRAM）
动态RAM（DRAM）随机存取存储器（RAM）
动态RAM（DRAM）
非易失RAM（NVRAM）
半导体存储器 掩膜式ROM存储器
读存储
掩膜式ROM
一次性可编程ROM（PROM）只读存储器（ROM） 紫外线擦除可编程ROM（EPROM）
电擦除可编程ROM（EEPROM）
读写存储器读写存储器RAMRAM
组成单元 速度 集成度 应用
SRAM 触发器 快 低 小容量系统
DRAM 极间电容 慢 高 大容量系统DRAM 极间电容 慢 高 大容量系统
NVRAM 带微型电池 慢 低 小容量非易失带微 慢 低 容 非易失
只读存储器只读存储器ROMROM
掩膜掩膜ROMROM：信息制作在芯片中：信息制作在芯片中，，不可更改不可更改
PROMPROM：允许一次编程：允许一次编程，，此后不可更改此后不可更改
OO 用紫外光擦除用紫外光擦除 擦除后可编程 并允许用户多次擦除后可编程 并允许用户多次 EPROMEPROM：用紫外光擦除：用紫外光擦除，，擦除后可编程；并允许用户多次擦除后可编程；并允许用户多次
擦除和编程擦除和编程
EEPROMEEPROM（（EE22PROMPROM））：采用加电方法在线进行擦除和编：采用加电方法在线进行擦除和编
程程 也可多次擦写也可多次擦写程程，，也可多次擦写也可多次擦写
FlashFlash MemoryMemory（（闪存闪存））：能够快速擦写的：能够快速擦写的EEPROMEEPROM，，但但
只能按块只能按块（（BlockBlock））擦除擦除
6.1.2 半导体存储器芯片的结构
地址
地址
数据
读写址
寄存
址译码
存储体
AB
据寄存
写电路 DB
控制电路
OE WE CS
①存储体
存储器芯片的主要部分 用来存储信息
①存储体
存储器芯片的主要部分 用来存储信息存储器芯片的主要部分，用来存储信息
②地址译码电路
存储器芯片的主要部分，用来存储信息
②地址译码电路
根据输入的地址编码来选中芯片内某个特定的存
储单元
根据输入的地址编码来选中芯片内某个特定的存
储单元储单元
③ 片选和读写控制逻辑
储单元
③ 片选和读写控制逻辑
选中存储芯片，控制读写操作选中存储芯片，控制读写操作
①① 存储体存储体 示例示例①① 存储体存储体 示例示例
每个存储单元具有一个唯一的地址每个存储单元具有一个唯一的地址，，可存储可存储11位位
（（位片结构位片结构））或多位或多位（（字片结构字片结构））二进制数据二进制数据
存储容量与地址存储容量与地址、、数据线个数有关：数据线个数有关：
芯片的存储容量芯片的存储容量 22MM××NN 芯片的存储容量＝芯片的存储容量＝22MM××NN＝＝
存储单元数存储单元数××存储单元的位数存储单元的位数
MM：芯片的地址线根数：芯片的地址线根数
NN：芯片的数据线根数：芯片的数据线根数NN：芯片的数据线根数：芯片的数据线根数
②② 地址译码电路地址译码电路
0
A
0
1存储单元
行A1
0
译码
A5A4A3
1 行译码
A2A1A0
64个单元码器
3A2A1
64个单元
07
0 1 7A063 列译码
0 1 7
A3A4A5
单译码 译码单译码 双译码
单译码结构单译码结构
双译码结构双译码结构
双译码可简化芯片设计
主要采用的译码结构
③③ 片选和读写控制逻辑片选和读写控制逻辑
片选端CS*或CE*• 有效时，可以对该芯片进行读写操作• 有效时，可以对该芯片进行读写操作
输出OE*• 控制读操作。有效时，芯片内数据输出
• 该控制端对应系统的读控制线该控制端对应系统的读控制线
写WE*控制 操作 有效时 数据进 芯片中• 控制写操作。有效时，数据进入芯片中
• 该控制端对应系统的写控制线该控制端对应系统的写控制线
6.2 6.2 随机存取存储器随机存取存储器
静态RAM静态RAM
SRAM 2114
SRAM 6264
动态RAM
DRAM 4116
DRAM 2164
6.2.1 6.2.1 静态静态RAMRAM
SRAM的基本存储单元是触发器电路
每个基本存储单元存储二进制数一位
许多个基本存储单元形成行列存储矩阵 许多个基本存储单元形成行列存储矩阵
SRAM一般采用“字结构”存储矩阵：
• 每个存储单元存放多位（4、8、16等）
每个存 单 有 个• 每个存储单元具有一个地址
1 VASRAMSRAM芯片芯片21142114 12
181716
VccA7
A6
A5
存储容量为存储容量为10241024××4434
1615
A8
A9
A4
A3
1818个引脚：个引脚：
• 10根地址线A ～A
56
1413
I/O1
I/O2
A0
A1• 10根地址线A9 A0
• 4根数据线I/O4～I/O178
1211
2
I/O3
I/O4
1
A2
CS*• 片选CS*
读
89
1110
I/O4
WE*
CSGND
• 读写WE*
功能功能
SRAM 2114的读周期
TRCTA
地址
TCO
T T
TCO
CS
数据
TCX TODT
TDOUT
TOHA
WE
读取时间TA读取时间
从读取命令发出到数据稳定出现的时间从读取命令发出到数据稳定出现的时间
给出地址到数据出现在外部总线上
TRC读取周期
两次读取存储器所允许的最小时间间隔两次读取存储器所允许的最小时间间隔
有效地址维持的时间
SRAM 2114的写周期的写周期
TWC
地址
TWRCS WRTAW
TW
TDTW
W
TDW TDH
WE
数据 DOUT DIN
DH
TW写入时间TW写入时间
从写入命令发出到数据进入存储单元的时间
写信号有效时间
TWC写入周期
两次写入存储器所允许的最小时间间隔两次写入存储器所允许的最小时间间隔
有效地址维持的时间有效地址维持的时间
+5VNC 1 28SRAMSRAM芯片芯片62646264 WE*
CS2
A12A7
23
2726
存储容量为存储容量为8K8K××88A8A9A
A6A5A
456
2524232828个引脚：个引脚：
•• 1313根地址线根地址线AA ～～AA
A11OE*A10
A4A3A2
678
232221•• 1313根地址线根地址线AA1212 AA00
•• 88根数据线根数据线DD77～～DD00
A10CS1*D7
A2A1A0
8910
212019
•• 片选片选CS1*CS1*、、CS2CS2
读读
D6D5D
0D0D1
1112
1817
•• 读写读写WE*WE*、、OE*OE* D4D3
D2GND
1314
1615
功能功能
6.2.2 6.2.2 动态动态RAMRAM动态动态
DRAMDRAM的基本存储单元是单个场效应管及其极间电的基本存储单元是单个场效应管及其极间电的基本存储单元是单个场效应管及其极间电的基本存储单元是单个场效应管及其极间电容容
必须配备必须配备““读出再生放大电路读出再生放大电路””进行刷新进行刷新须配备须配备 读出再 放大电路读出再 放大电路 进行刷新进行刷新
每次同时对一行的存储单元进行刷新每次同时对一行的存储单元进行刷新
每个基本存储单元存储二进制数一位每个基本存储单元存储二进制数一位 每个基本存储单元存储二进制数 位每个基本存储单元存储二进制数 位
许多个基本存储单元形成行列存储矩阵许多个基本存储单元形成行列存储矩阵
DRAMDRAM一般采用一般采用““位结构位结构””存储体存储体 DRAMDRAM一般采用一般采用 位结构位结构 存储体：存储体：
• 每个存储单元存放一位
需要8个存储芯片构成 个字节单元• 需要8个存储芯片构成一个字节单元
• 每个字节存储单元具有一个地址
DRAMDRAM芯片芯片41164116
存储容量为存储容量为16K16K××111616个引脚：个引脚：
VBBD
VSSCAS*
12
161616个引脚：个引脚：
•• 77根地址线根地址线AA66～～AA00
根数据输入线根数据输入线
DINWE*
RAS*
CAS*DOUTA
234
151413
•• 11根数据输入线根数据输入线DDININ
•• 11根数据输出线根数据输出线DDOUTOUT
RASA0A2
A6A3A4
456
131211OUTOUT
•• 行地址选通行地址选通RAS*RAS*•• 列地址选通列地址选通CAS*CAS*
2A1
VDD
4A5VCC
78
11109
•• 列地址选通列地址选通CASCAS•• 读写控制读写控制WE*WE*
DRAM 4116的读周期
TTRAS
TRC
RAS
T T
TCASTRCD
CAS
地址
TCAH
TASR TRAH
行地址 列地址
CAS
DOUTTCAC
TASC
TCAC
TWE
TRAC
存储地址需要分两批传送
行地址选通信号RAS*有效 开始传送行地址• 行地址选通信号RAS*有效，开始传送行地址
• 随后，列地址选通信号CAS*有效，传送列地
址，CAS*相当于片选信号
读写信号 读有效• 读写信号WE*读有效
• 数据从DOUT引脚输出• 数据从DOUT引脚输出
的 周期DRAM 4116的写周期
TRCRCTRAS
RAS
TT
TCASTRCD
CAS
列地址行地址地址
TCAH
TASCTASR TRAHCAS
TDS
列地址行地址地址
TDH
D
TWR
DIN
WETWCS
WE
存储地址需要分两批传送存储地址需要分两批传送
• 行地址选通信号RAS*有效 开始传送行地址• 行地址选通信号RAS 有效，开始传送行地址
• 随后，列地址选通信号CAS*有效，传送列地址传
• 读写信号WE*写有效
• 数据从DIN引脚进入存储单元
DRAM 4116的刷新DRAM 4116的刷新
TRCTRC
TRAS
TCRP
RAS
CAS
TASR TRAH
行地址地址
高阻
行地址地址
DIN
采用“仅行地址有效”方法刷新
• 行地址选通RAS*有效，传送行地址
• 列地址选通CAS*无效，没有列地址• 列地址选通CAS 无效，没有列地址
• 芯片内部实现一行存储单元的刷新
• 没有数据输入输出
存储系统中所有芯片 时进行刷新• 存储系统中所有芯片同时进行刷新
• DRAM必须每隔固定时间就刷新• DRAM必须每隔固定时间就刷新
DRAMDRAM芯片芯片21642164DRAMDRAM芯片芯片21642164
存储容量为存储容量为64K64K××111616个引脚个引脚
NCD
VSSCAS*
12
161616个引脚：个引脚：
•• 88根地址线根地址线AA77～～AA00
DINWE*
RAS*
CAS*DOUTA
234
151413
•• 11根数据输入线根数据输入线DDININ
•• 11根数据输出线根数据输出线DD
RASA0A2
A6A3A4
456
131211•• 11根数据输出线根数据输出线DDOUTOUT
•• 行地址选通行地址选通RAS*RAS*
2A1
GND
4A5A7
78
11109
•• 列地址选通列地址选通CAS*CAS*•• 读写控制读写控制WE*WE*•• 读写控制读写控制WEWE
6.3 6.3 只读存储器只读存储器
EPROMEPROM
•• EPROMEPROM 27162716
•• EPROMEPROM 27642764
EEPROM
EEPROM 2717A• EEPROM 2717A
• EEPROM 2864A• EEPROM 2864A
6.3.1 EPROM6.3.1 EPROM
顶部开有一个圆形的石英窗口顶部开有一个圆形的石英窗口，，用于紫外线透过擦用于紫外线透过擦
除原有信息除原有信息除原有信息除原有信息
一般使用专门的编程器一般使用专门的编程器（（烧写器烧写器））进行编程进行编程 般使用专门的编程器般使用专门的编程器（（烧写器烧写器））进行编程进行编程
编程后编程后，，应该贴上不透光封条应该贴上不透光封条
出厂未编程前出厂未编程前，，每个基本存储单元都是信息每个基本存储单元都是信息11
编程就是将某些单元写入信息编程就是将某些单元写入信息00
EPROMEPROM芯片芯片27162716EPROMEPROM芯片芯片27162716
VDD1 24A7
存储容量为存储容量为2K2K××88
2424个引脚个引脚
A8A9V
234
232221
7A6A5A2424个引脚：个引脚：
•• 1111根地址线根地址线AA1010～～AA00
VPPOE*A
456
212019
A4A3A根地址线根地址线 1010 00
•• 88根数据线根数据线DODO77～～DODO00
A10CE*/PGMDO7
678
191817
A2A1A0
•• 片选片选//编程编程CE*/PGMCE*/PGM7
DO6DO5
8910
171615
A0DO0DO1
•• 读写读写OE*OE*
编程电压编程电压VPPVPP
DO4DO3
1112
1413
DO2Vss
•• 编程电压编程电压VPPVPP功能功能
Vpp Vcc1 28EPROMEPROM芯片芯片27642764VppA12A7
VccPGM*NC
123
282726
存储容量为存储容量为8K8K××88 2828个引脚：个引脚：
7A6A5
NCA8A9
345
262524 2828个引脚：个引脚：
•• 1313根地址线根地址线A12A12～～A0A0A4A3A
A11OE*A
67
2322
•• 88根数据线根数据线D7D7～～D0D0•• 片选片选CE*CE*
A2A1A0
A10CE*D
8910
212019•• 片选片选CECE
•• 编程编程PGM*PGM*
A0D0D1
D7D6D5
101112
191817
•• 读写读写OE*OE*编程电压编程电压VPPVPP
1D2
GND
5D4D3
121314
171615
•• 编程电压编程电压VPPVPP功能功能
EPROM芯片27256芯片
27256引脚图 27256逻辑图
123 26
2728Vpp
A12A7 A13
A14Vcc A14
A13A12
D7345 24
2526A7
A6A5 A9
A8A13 A12
A11A10A9
D6D5D4
678 21
2223A4
A3A2 A10
OEA11
A9A8A7A6
D3D2D18
910 19
2021A2
A1A0 D7
CEA10 A6
A5A4A3
D0
111213 16
1718D0
D1D2 D4
D5D6 A3
A2A1A0 CE OE13
14 1516D2
GND D3D4 A0 CE OE
6.3.2 EEPROM6.3.2 EEPROM
用加电方法，进行在线（无需拔下，直接在电路用加电方法，进行在线（无需拔下，直接在电路
中）擦写（擦除和编程一次完成）中）擦写（擦除和编程一次完成）
有字节擦写、块擦写和整片擦写方法有字节擦写、块擦写和整片擦写方法
并行并行EEPROMEEPROM 多位同时进行多位同时进行 并行并行EEPROMEEPROM：多位同时进行：多位同时进行
串行串行EEPROMEEPROM：只有一位数据线：只有一位数据线 串行串行EEPROMEEPROM：只有 位数据线：只有 位数据线
EEPROMEEPROM芯片芯片2817A2817AEEPROMEEPROM芯片芯片2817A2817A
存储容量为2K 8
功能功能
存储容量为2K×828个引脚：
NCA12
VccWE*
12
2827
•• 1111根地址线根地址线AA1010～～AA00
88根数据线根数据线I/OI/O I/OI/O
A7A6A5
NCA8A
2345
27262524•• 88根数据线根数据线I/OI/O77～～I/OI/O00
•• 片选片选CE*CE*
A5A4A3A
A9NCOE*A
567
242322
•• 读写读写OE*OE*、、WE*WE*状态输出状态输出
A2A1A0
A10CE*I/O7
8910
212019•• 状态输出状态输出
RDY/BUSY*RDY/BUSY*I/O0I/O1I/O2
7I/O6I/O5I/O4
111213
1817162
GNDI/O4I/O3
1314
1615
EEPROMEEPROM芯片芯片2864A2864A 功能功能
存储容量为8K×8 VccWE*
NCA12
12
2827
28个引脚：
•• 1313根地址线根地址线AA ～～AA
NCA8A
12A7A6A
345
27262524•• 1313根地址线根地址线AA1212 AA00
•• 88根数据线根数据线I/OI/O77～～I/OI/O00
A9A11OE*
A5A4A3A
567
242322
•• 片选片选CE*CE*
读读
A10CE*I/O7
A2A1A0
8910
212019
•• 读写读写OE*OE*、、WE*WE*7
I/O6I/O5I/O4
I/O0I/O1I/O2
111213
181716 I/O4
I/O3
I/O2GND
1314
1615
6.4 6.4 半导体存储器与半导体存储器与CPUCPU的连接的连接
这是本章的重点内容这是本章的重点内容
SRAMSRAM、、EPROMEPROM与与CPUCPU的连接的连接
译码方法同样适合译码方法同样适合I/OI/O端口端口
6.4.1 6.4.1 存储芯片与存储芯片与CPUCPU的连接的连接
存储芯片的数据线存储芯片的数据线 存储芯片的数据线存储芯片的数据线
存储芯片的地址线存储芯片的地址线
存储芯片的片选端存储芯片的片选端
存储芯片的读写控制线存储芯片的读写控制线
1. 1. 存储芯片数据线的处理存储芯片数据线的处理
若芯片的数据线正好若芯片的数据线正好88根：根：
次可从芯片中访问到次可从芯片中访问到88位数据位数据•• 一次可从芯片中访问到一次可从芯片中访问到88位数据位数据
•• 全部数据线与系统的全部数据线与系统的88位数据总线相连位数据总线相连全部数据线与系统的全部数据线与系统的88位数据总线相连位数据总线相连
若芯片的数据线不足若芯片的数据线不足88根：根：
•• 一次不能从一个芯片中访问到一次不能从一个芯片中访问到88位数据位数据
利用多个芯片扩充数据位利用多个芯片扩充数据位•• 利用多个芯片扩充数据位利用多个芯片扩充数据位
•• 这个扩充方式简称“这个扩充方式简称“位扩充位扩充””这个扩充方式简称这个扩充方式简称 位扩充位扩充演示
位扩充位扩充
A ～AA9～A0
A9～A0
A9～A0
片选2114（2）
CE
2114（1）
9 0 I/O4～I/O1CE
I/O4～I/O1
D ～D
D3～D0
D7 D4
多个位扩充的存储芯片的数据线连接多个位扩充的存储芯片的数据线连接
于系统数据总线的不同位数于系统数据总线的不同位数
其它连接都一样其它连接都 样
这些芯片应被看作是一个整体
常被称为“芯片组”
2 2 存储芯片地址线的连接存储芯片地址线的连接2. 2. 存储芯片地址线的连接存储芯片地址线的连接
芯片的地址线通常应全部与系统的低位地址总线芯片的地址线通常应全部与系统的低位地址总线
相连相连
寻址时，这部分地址的译码是在存储芯片内完成寻址时，这部分地址的译码是在存储芯片内完成
的，我们称为“的，我们称为“片内译码片内译码””
片内译码片内译码
存储芯片存储芯片
A9～A0A9～A0
000H000H全00000……0000范围（16进制）AA99～～AA00
000H000H001H001H002H002H
全00000……00000000……01010000 1010 002H002H
……0000……1010
……3FDH3FDH3FEH3FEH
1111……01011111……1010 3FEH3FEH
3FFH3FFH全11111……10101111……1111
3 3 存储芯片片选端的译码存储芯片片选端的译码 演示3. 3. 存储芯片片选端的译码存储芯片片选端的译码
存储系统常需利用多个存储芯片扩充容量
演示
存储系统常需利用多个存储芯片扩充容量
也就是扩充了存储器地址范围
进行“地址扩充”，需要利用存储芯片的片选端
对多个存储芯片 组 进行寻址对多个存储芯片（组）进行寻址
这个寻址方法，主要通过将存储芯片的片选端与 这个寻址方法，主要通过将存储芯片的片选端与
系统的高位地址线相关联来实现
这种扩充简称为“地址扩充”或“字扩充”
地址扩充（字扩充）地址扩充（字扩充）
0000000001
片选端译码
0000000001
0000000000片选端
A19～A10 CECE
码器
（2）
CE
（1）
CE
A9～A0 D7～D0A9～A0 D7～D0
D7～D0
A9～A0
片选端常有效
A A A AA19～A15 A14～A0
全0～全1
27256CE
27256EPROM
A14～A0
D7～D0
令芯片（组）的片选端常有效
不与系统的高位地址线发生联系 不与系统的高位地址线发生联系
芯片（组）总处在被选中的状态 芯片（组）总处在被选中的状态
虽简单易行、但无法再进行地址扩充，会 虽简单易行、但无法再进行地址扩充，会
出现“地址重复”
地址重复地址重复
一个存储单元具有多个存储地址的现象一个存储单元具有多个存储地址的现象
原因 有些高位地址线没有用原因 有些高位地址线没有用 可任意可任意 原因：有些高位地址线没有用原因：有些高位地址线没有用、、可任意可任意
使用地址：出现地址重复时使用地址：出现地址重复时，，常选取其中既好用常选取其中既好用、、 使用地址：出现地址重复时使用地址：出现地址重复时，，常选取其中既好用常选取其中既好用、、
又不冲突的一个又不冲突的一个““可用地址可用地址””
•• 例如：例如：0000000000HH～～0707FFFHFFFH
选取的原则 高位地址全为选取的原则 高位地址全为00的地址的地址 选取的原则：高位地址全为选取的原则：高位地址全为00的地址的地址
高位地址译码才更好
⑴⑴ 译码和译码器译码和译码器
译码：将某个特定的译码：将某个特定的““编码输入编码输入””翻译为唯一翻译为唯一
““有效输出有效输出””的过程的过程有效输出有效输出 的过程的过程
译码电路可以使用译码电路可以使用门电路组合逻辑门电路组合逻辑
译码电路更多的是采用集成译码电路更多的是采用集成译码器译码器
常用的常用的 译译•• 常用的常用的22::44译码器：译码器：7474LSLS139139
•• 常用的常用的33::88译码器：译码器：7474LSLS138138•• 常用的常用的33::88译码器：译码器：7474LSLS138138
•• 常用的常用的44::1616译码器：译码器：7474LSLS154154
⑵⑵ 全译码全译码
所有的系统地址线均参与对存储单元的译码寻址所有的系统地址线均参与对存储单元的译码寻址
包括低位地址线对芯片内各存储单元的译码寻址包括低位地址线对芯片内各存储单元的译码寻址 包括低位地址线对芯片内各存储单元的译码寻址包括低位地址线对芯片内各存储单元的译码寻址
（（片内译码片内译码）），，高位地址线对存储芯片的译码寻高位地址线对存储芯片的译码寻
址址（（片选译码片选译码））址址（（片选译码片选译码））
采用全译码采用全译码，，每个存储单元的地址都是唯一的每个存储单元的地址都是唯一的，，
不存在地址重复不存在地址重复
译码电路可能比较复杂译码电路可能比较复杂、、连线也较多连线也较多 译码电路可能比较复杂译码电路可能比较复杂、、连线也较多连线也较多
全译码示例
A16 E3 1382764A19
A
E2
E1
IO/M
A18A17 CEY6
E1
A15A14A
CBA A12～A0A13 A A12 A0
地址范围地址范围A12～A0A19A18A17A16A15A14 A13
1C000H全全000 0 0 1 1 1 0
1DFFFH全全110 0 0 1 1 1 0
⑶⑶ 部分译码部分译码
只有部分（高位）地址线参与对存储芯片的译码
每个存储单元将对应多个地址（地址重复），需
要选取 个可用地址要选取一个可用地址
可简化译码电路的设计可简化译码电路的设计
但系统的部分地址空间将被浪费
部分译码示例
A17A16
E3E2
Y0Y1A16 E2
E1IO/M
Y1Y2Y3
138A14A13 2732273227322732
CB
CE CE CE CEY3
138
A A
3A12 (4)(3)(2)(1)
BA
A11～A0
A19～ A15 A14～ A12 A11～A0 一个可用地址
1 ××10× 000 全0～全1 20000H～20FFFH
2
3
××10×
××10×
001
010
全0～全1
全0～全1
21000H～21FFFH
22000H～22FFFH3
4
××10×
××10×
010
011
全0 全1
全0～全1
22000H 22FFFH
23000H～23FFFH
⑷⑷ 线选译码线选译码
只用少数几根高位地址线进行芯片的译码只用少数几根高位地址线进行芯片的译码，，且每且每
根负责选中一个芯片根负责选中一个芯片（（组组））
虽构成简单虽构成简单 但地址空间严重浪费但地址空间严重浪费 虽构成简单虽构成简单，，但地址空间严重浪费但地址空间严重浪费
必然会出现地址重复必然会出现地址重复必然会出现地址重复必然会出现地址重复
一个存储地址会对应多个存储单元一个存储地址会对应多个存储单元
多个存储单元共用的存储地址不应使用多个存储单元共用的存储地址不应使用
线选译码示例
A14
A13A13
2764
CE CE
(1)2764
(2)
2764
A12～A0A12 A0
A ～ A A A A ～A 一个可用地址A19～ A15 A14 A13 A12～A0 个可用地址
1 ××××× 1 0 全0～全1
全 全
04000H～05FFFH
2 ××××× 0 1 全0～全1 02000H～03FFFH
切记：A14 A13＝00的情况不能出现14 13
00000H～01FFFH的地址不可使用
片选端译码小结片选端译码小结
存储芯片的片选控制端可以被看作是一根最高位存储芯片的片选控制端可以被看作是一根最高位
地址线地址线地址线地址线
在系统中在系统中，，主要与地址发生联系：包括地址空间主要与地址发生联系：包括地址空间
的选择的选择（（接系统的接系统的IO/M*IO/M*信号信号））和高位地址的译和高位地址的译的选择的选择（（接系统的接系统的IO/M*IO/M*信号信号））和高位地址的译和高位地址的译
码选择码选择（（与系统的高位地址线相关联与系统的高位地址线相关联））
对一些存储芯片通过片选无效可关闭内部的输出对一些存储芯片通过片选无效可关闭内部的输出
驱动机制驱动机制，，起到降低功耗的作用起到降低功耗的作用驱动机制驱动机制，，起到降低功耗的作用起到降低功耗的作用
4. 4. 存储芯片的读写控制存储芯片的读写控制
芯片芯片OE*OE*与系统的读命令线相连与系统的读命令线相连
•• 当芯片被选中当芯片被选中、、且读命令有效时且读命令有效时，，存储芯片将存储芯片将
开放并驱动数据到总线开放并驱动数据到总线
芯片芯片WE*WE*与系统的写命令线相连与系统的写命令线相连
当芯片被选中当芯片被选中 且写命令有效时且写命令有效时 允许总线数允许总线数•• 当芯片被选中当芯片被选中、、且写命令有效时且写命令有效时，，允许总线数允许总线数
据写入存储芯片据写入存储芯片据写入存储芯片据写入存储芯片
存储芯片与存储芯片与 的 合的 合6.4.2 6.4.2 存储芯片与存储芯片与CPUCPU的配合的配合
存储芯片与存储芯片与CPUCPU总线的连接总线的连接，，还有两个很重要的还有两个很重要的
问题：问题：
CPUCPU的总线负载能力的总线负载能力 CPUCPU的总线负载能力的总线负载能力
•• 能否带动总线上包括存储器在内的连接器件能否带动总线上包括存储器在内的连接器件•• 能否带动总线上包括存储器在内的连接器件能否带动总线上包括存储器在内的连接器件
存储芯片与存储芯片与CPUCPU总线时序的配合总线时序的配合
•• CPUCPU能否与存储器的存取速度相配合能否与存储器的存取速度相配合
1. 1. 总线驱动总线驱动
CPUCPU的总线驱动能力有限的总线驱动能力有限
单向传送的地址和控制总线单向传送的地址和控制总线，，可采用三态锁存器可采用三态锁存器
和三态单向驱动器等来加以锁存和驱动和三态单向驱动器等来加以锁存和驱动和三态单向驱动器等来加以锁存和驱动和三态单向驱动器等来加以锁存和驱动
双向传送的数据总线双向传送的数据总线，，可以采用三态双向驱动器可以采用三态双向驱动器双向传送的数据总线双向传送的数据总线，，可以采用 态双向驱动器可以采用 态双向驱动器
来加以驱动来加以驱动
2. 2. 时序配合时序配合
分析存储器的存取速度是否满足分析存储器的存取速度是否满足CPUCPU总线时序总线时序
的要求的要求
如果不能满足：如果不能满足： 如果不能满足：如果不能满足：
•• 考虑更换芯片考虑更换芯片
•• 总线周期中插入等待状态总线周期中插入等待状态TTWW
32K×8的SRAM芯片62256的 芯片
62256引脚图 62256逻辑图
123 26
2728A14
A12A7 A13
WEVcc A14
A13
A12D7
345 24
2526A7
A6A5 A9
A8A13 A12
A11
A10A9
D6
D5D4
678 21
2223A4
A3A2 A10
OEA11 A9
A8A7
D3
D2D18
910 19
2021A2
A1A0 D7
CSA10 A6
A5
A4
D1
D0
111213 16
1718D0
D1D2 D4
D5D6
A4A3
A2A113
14 1516D2
GND D3D4 A1
A0 OECS WE
SRAM 2114SRAM 2114的功能的功能
工作方式 CS* WE* I/O4～I/O1
未选中
作
1 × 高阻
输读操作
写操作
00
10
输出
输入
SRAM 6264SRAM 6264的功能的功能
工作方式 CS1* CS2 WE* OE* D7～D0工作方式 CS1* CS2 WE* OE* D7～D0未选中
未选中
1×
×
0×
×
×
×
高阻
高阻未选中
读操作
写操作
×
00
011
×
10
×
01
高阻
输出
输入写操作 0 1 0 1 输入
EPROM 2716EPROM 2716的功能的功能
工作方式 CE*/PGM OE* V V DO ～DO工作方式 CE*/PGM OE* VCC VPP DO7～DO0
待用 1 × ＋5V ＋5V 高阻
读出 0 0 ＋5V ＋5V 输出
读出禁止 0 1 ＋5V ＋5V 高阻
编程写入 正脉冲 1 ＋5V ＋25V 输入
编程校验 0 0 ＋5V ＋25V 输出编程校验 0 0 ＋5V ＋25V 输出
编程禁止 0 1 ＋5V ＋25V 高阻
EPROM 2764EPROM 2764的功能的功能
工作方式 CE* OE* PGM* A V DO DO工作方式 CE* OE* PGM* A9 VPP DO7～DO0
读出 0 0 1 × ＋5V 输出
读出禁止 0 1 1 × ＋5V 高阻
待用 1 × × × ＋5V 高阻待用 1 × × × ＋5V 高阻
Intel标识 0 0 ＋12V 1 ＋5V 输出编码
标准编程 0 1 负脉冲 × ＋25V 输入
Intel编程 0 1 负脉冲 × ＋25V 输入
编程校验 0 0 1 × ＋25V 输出
编程禁止 1 × × × ＋25V 高阻编程禁止 1 × × × ＋25V 高阻
EEPROM 2817AEEPROM 2817A的功能的功能
工作方式 CE* OE* WE* RDY/BUSY* I/O I/O工作方式 CE* OE* WE* RDY/BUSY* I/O7～I/O0
读出 0 0 1 高阻 输出读出
维持
字节
01
0×
1×
高阻
高阻
输出
高阻
输字节写入 0 1 0 0 输入
EEPROM 2864AEEPROM 2864A的功能的功能
工作方式 CE* OE* WE* I/O7～I/O0
读出 0 0 1 输出读出
维持
写入
010
0×
1
1×
负脉冲
输出
高阻
输入写入
数据查询
00
10
负脉冲
1输入
输出
存储芯片的位扩充存储芯片的位扩充
存储芯片的字扩充存储芯片的字扩充
门电路译码门电路译码门电路译码门电路译码
F0 F1 F2 F3A0 Y0
Y1
（a）
Y1
A19A
A1 A0
A18A17A16
Y
A1 A016A15
（b）（ ）
译码器74LS138译码器74LS138
74LS138引脚图74LS138原理
1 16A Vcc
74LS138引脚图
Y0
74LS138原理图
123 14
1516A
BC Y1
Y0VccY0
Y1Y2
E3E2 3
45 12
1314C
E1E2 Y3
Y2Y1Y2
Y3Y4
E1
567 10
1112E2
E3Y7 Y5
Y4Y3Y4
Y5Y6
CB 7
8 910Y7
GND Y6Y5Y6
Y7A
功能功能 连接连接
74LS138连接示例
74LS138
E3E2
Y0Y1
＋5VA19 E2
E1 Y2Y3Y4
A19A18
CBA
Y4Y5Y6
A17A16A15 A Y6
Y7A15
74LS13874LS138功能表功能表74LS13874LS138功能表功能表
片选输入 编码输入 输出
E3 E2* E1* C B A Y7* ~ Y0*
0 0 0 11111110（仅Y0*有效）
0 0 1 11111101（仅Y1*有效）
0 1 0 11111011（仅Y2*有效）
1 0 0
0 1 0 11111011（仅Y2 有效）
0 1 1 11110111（仅Y3*有效）
1 0 0 11101111（仅Y4*有效）1 0 0 11101111（仅Y4*有效）
1 0 1 11011111（仅Y5*有效）
1 1 0 10111111（仅Y6*有效）
1 1 1 01111111（仅Y7*有效）
非上述情况 ××× 11111111 （全无效）
