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Fragen

Entwurf Integrierter Schaltungen I

Florian Franzmann∗

7. April 2009, 23:52 Uhr

Abbildungsverzeichnis

Tabellenverzeichnis

1 Beispiele für ideale und reale Bauelemente . . . . . . . . . . . . . . . . . . 27

Inhaltsverzeichnis

1 Einführung 21.1 Fragen aus dem Skript . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21.2 Zusätzliche Fragen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

2 Technologie 52.1 Fragen aus dem Skript . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52.2 Zusätzliche Fragen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

3 Das Verhalten des MOS-Transistors 83.1 Fragen aus dem Skript . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83.2 Zusätzliche Fragen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

4 Elektrische Grundschaltungen CMOS 134.1 Fragen aus dem Skript . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134.2 Zusätzliche Fragen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

∗[email protected]

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1 Einführung

5 Elektrische Probleme des Entwurfs 19

6 Layout 23

7 Schaltungssimulation 277.1 Fragen aus dem Skript . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277.2 Zusätzliche Fragen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

8 Aufbau- und Montagetechnik 308.1 Fragen aus dem Skript . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308.2 Zusätzliche Fragen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

1 Einführung

1.1 Fragen aus dem SkriptFrage 1.1Was besagt Moore’s Law? Ist es physikalisch begründet?

Antwort 1.1Die Dichte der Transistoren auf einem neuen Chip verdoppelt sich alle 24 Monate. DasGesetz ist nicht physikalisch begründet und gilt nur so lange wie eine weitere Verkleine-rung der Strukturen wirtschaftlich ist.

Frage 1.2Welche Entwurfsstile kennen Sie?

Antwort 1.2ASIC Kundenspezifischer IC, meist mit speziellen Zeit und Aufwand sparenden

automatisierten Entwurfsmethoden entwickelt.

ASSP Anwendungsspezifische Standardprodukte. Werden in großen Stückzah-len für verschiedene Gerätehersteller entwickelt.

Full Custom Vollständig speziell entwickelte Schaltung mit entsprechendem handop-timiertem Layout.

Semi Custom Überbegriff für ASIC, Standardzellen und Gate Array. Hersteller liefertTeile, die funktionieren „wie simuliert“.

Standardzellen Entwurf unter Verwendung eines vorher entwickelten Katalogs von Layout-Bausteinen. Ausgehend von der Netzliste kann das Layout automatischerzeugt werden. Alle Maskenebenen müssen erzeugt werden. „Standard“bedeutet hier „Zellen gleicher Höhe“. Das Verfahren ist für mittlere bisgroße Stückzahlen geeignet, ca. 70000 Transistoren pro Personenmonatsind möglich.

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1 Einführung

Gate Array Vorgefertigte Siliziumscheiben mit Matrix von Einzeltransistoren. Nurdie Verdrahtung wird bei der Entwicklung neu erzeugt ⇒ nur wenigeMaskenebenen. Für kleine bis mittlere Stückzahlen, tritt heute zugun-sten von FPGA zurück.

FPGA Kein Entwurf von Masken nötig, Katalog-Bauelemente. Logiksynthe-se ausgehend von Hardwarebeschreibungssprache auf Basis verfügbarerStrukturen. Programmierung fest, löschbar oder flüchtig. Für Versuchs-muster, kleine bis mittlere Serien.

Frage 1.3Was versteht man unter Dickschichtschaltung , was unter Dünnschichtschaltung?

Antwort 1.3Dickschichtschaltung Schaltungen werden im Siebdruckverfahren mit Hilfe geeigne-

ter Pasten aufgedruckt und eingebrannt (keramisches Substrat).Möglich sind Verdrahtung, Widerstände, Isolation, Kondensato-ren.

Dünnschichtschaltung Abscheidung dünner Schichten auf eine Glasplatte, die durchPhotolithographie und Ätzverfahren strukturiert werden. Mon-tage von ICs ist möglich.

Frage 1.4Was versteht man unter monolithischer Integration?

Antwort 1.4Gemeinsame Herstellung vieler Aktiv- und Passivelemente auf einem gemeinsamen Sub-strat.

Frage 1.5Was versteht man unter Fin-Fet?

Antwort 1.5Hochkant stehender Doppeltransistor, derzeit noch nicht in Produktion.

Frage 1.6Wie sieht der Querschnitt eines Bipolartransistors aus?

Antwort 1.6Grafik

Frage 1.7Nach welche Grundsätzen sind FPGAs aufgebaut? Welche Möglichkeiten der Program-mierung gibt es?

Antwort 1.7Programmierbare Logikelemente und programmierbare Verbindungen, sowie Look-Up-Tables. Programmierung kann fest, löschbar oder flüchtig erfolgen.

3

1 Einführung

Frage 1.8Welche Probleme machen es in Zukunft immer schwerer die Integrationsdichte weiter zuerhöhen?

Antwort 1.8Photolithographie braucht elektromagnetische Wellen zur Belichtung. Die kleinsten dar-stellbaren Strukturen liegen in der Größenordnung der Wellenlänge. Kurzwellige Strah-lung läßt sich aber nur schlecht fokussieren.

Außerdem elektrische Probleme – Uth läßt sich nicht senken und ist somit die untereGrenze für die Betriebsspannung.

Hitzeprobleme, Übersprechen.

Frage 1.9Wie läßt sich die Ausbeute modellieren?

Antwort 1.9

YGesamt =∏

∀Fertigungsschritte

YEinzelschritt

Frage 1.10Wie ist die Ausbeute von Chips auf einem Wafer definiert? Wie kann man sie erhöhen?

Antwort 1.10Verhältnis von Chips, die die Abnahmetests bestehen zu geometrisch möglichen Chips.Kann erhöht werden durch Verkleinerung der Chipfläche.

Frage 1.11Was für Defekte begrenzen die Ausbeute?

Antwort 1.11Punktförmige Defekte, z. B. verursacht durch Staub.

Frage 1.12Wie lautet Moores Ausbeuteformel? Ist sie theoretisch begründet?

Antwort 1.12

YW = e−√

AD

Sie ist nicht theoretisch begründet, sondern empirisch gefunden worden.

1.2 Zusätzliche FragenFrage 1.13Wie ändern sich die IC-Kosten, wenn bei gleichbleibender Defektdichte D = 1 cm−2 dieIC-Fläche von 2 cm2 auf 1 cm2 halbiert wird (verwenden Sie die Ausbeuteformel vonMoore)?

4

2 Technologie

Antwort 1.13

Kneu

Kalt=

Aneu

Aalt· e−

√Aalt·D

e−√

Aneu·D

2 Technologie

2.1 Fragen aus dem SkriptFrage 2.1Welche Parasitären Bipolartransistorean gibt es im

1. n-Wannen-Prozeß?

2. p-Wannen-Prozeß?

Welche Probleme können sie bewirken?

Antwort 2.1Grafik

Vertikale Bipolartransistoren verursachen Leckstrom über Substrat⇒ Verlustleistung.Latch-Up-Effekt kann Schaltungen irreparabel beschädigen.

Frage 2.2Warum verwendet man gerne selbstjustierende Prozesse?

Antwort 2.2Bei selbstjustierenden Prozessen ist die Größe der Überlappungen nicht von Justierungs-toleranzen abhängig sonder nur noch von der Unterdiffusion der Dotierung. Poly schütztvor Eindiffusion.

Frage 2.3Warum sind MOS-Prozesse im Prinzip günstiger für monolithische Integration als bipo-lare?

Antwort 2.3MOS-Transistoren müssen nicht aufwendig voneinander getrennt werden⇒ weniger Pro-zeßschritte.

Frage 2.4Durch welche zusätzliche Maßnahme kann man aus einem CMOS-Prozeß einen BiCMOS-Prozeß machen?

Antwort 2.4Man benötigt eine zusätzliche Diffusion (Wanne).

Frage 2.5Diskutieren Sie die elektrische Leistungsaufnahme eines CMOS-Inverters im Vergleichzu Invertern mit Depletion-Lastelement!

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2 Technologie

Antwort 2.5Bei einer logischen 1 am Eingang muß der NMOS mit Depletion-Lastelement ständigden Strom des Lastelements tragen. CMOS hingegen hat Last nur während der Um-schaltevorgangs (mal abgesehen von parasitären Effekten).

Frage 2.6Wozu dient die Feldmaske?

Antwort 2.6Sie verhindert die Inversion von n-/p-Transistoren und sorgt für die Isolation zwischenn und p.

Frage 2.7Welche Strukturen blockieren eine Implantation?

Antwort 2.7SiO2 blockiert eine Implantation.

Frage 2.8Welche Verbesserungen waren im letzten Jahrzehnt nötig und wie haben sie die Prozeß-technologie verändert?

Antwort 2.8• Widerstand des Gatematerials zu hoch

⇒ Metall auf Poly legen.

• Transistoren ungenügend, Latch-Up-Empfindlichkeit zu hoch

⇒ Verwendung eines niederohmigen Substrats und einer hochohmigen Epi-Schichtzur Bekämpfung des Latch-Ups

⇒ Hintergrunddotierung besser einstellbar.

• Feldstärke am Drain-Ende des Transistors zu hoch

⇒ Lightly Doped Drain

• Vogelschnabeleffekt reduziert die Kanalweite des MOS-Transistors in schlecht kon-trollierbarer Weise

⇒ Grabenätzung (Shallow Trench) zur Definition der Transistorgeometrie

• Waferoberfläche wird hügelig durch Verdrahtungsebenen

⇒ Chemical Mechanical Planarization

Frage 2.9Was versteht man unter Shallow Trench, Lightly Doped Drain, Bird’s Beak und OxideEncroachment?

Antwort 2.9Shallow Trench Gegenmaßnahme gegen Bird’s Beak, Grabenätzung zur Definie-

rung der Transistorgeometrie.

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2 Technologie

Lightly Doped Drain Dotierung des Draingebietes um elektrische Felder gleichmäßigerzu verteilen, verhindert Druchbruch- und Heiße-Elektronen-Effekte.

Bird’s Beak Oxidiertes Material braucht mehr Platz als das Ausgangsmaterial,verändert Kanalweiten in schlecht kontrollierbarer Weise.

Oxide Encroachment Synonym für Bird’s Beak.

Frage 2.10Wie kommt der Latch-Up-Effekt zustande?

Antwort 2.10Parasitäre Bipolartransistoren bilden einen Thyristor, der – sofern er zündet – die Schal-tung zerstören kann.

Frage 2.11Was ist als Entwicklungsergebnis an die Fertigung abzuliefern?

Antwort 2.11Die Maskengeometrie bzw. der vollständige Maskensatz (oder Netzliste, je nach Ent-wurfsstil).

2.2 Zusätzliche FragenFrage 2.12Beeinflußt die Unterdiffusion bei der Herstellung von Transistoren deren Weite?

Antwort 2.12Die Weite ist weitestgehend unabhängig von der Unterdiffusion.

Frage 2.13Warum hat Poly Metall als Gate-Material abgelöst?

Antwort 2.13Bei Poly besteht die Möglichkeit der Selbstjustage, Metall würde den hohen Tempera-turen von Diffusionsprozessen nicht standhalten.

Frage 2.14Durch welchen Prozeßschritt wird der Einsatz von vielen (mehr als drei) Metalllagenermöglicht?

Antwort 2.14Chemisch-mechanisches Planarisieren.

Frage 2.15Warum geht der Trend zu einer erhöhten Anzahl von Metalllagen?

Antwort 2.15• Kürzere Leitungslängen ⇒ höhere Schaltfrequenz.

• Verdrahtung einfacher, platzsparender.

• IC-Fläche reduziert sich.

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3 Das Verhalten des MOS-Transistors


3.1 Fragen aus dem SkriptFrage 3.1Kennlinien des MOS-Transistors zeichnen, Gebiete benennen, Kanalzustand beschreiben.

Antwort 3.1Grafik

Frage 3.2Was ist Inversion, wie kommt sie zustande?

Antwort 3.2An der Oberfläche des Siliziums versammeln sich – von der stark erhöhten Feldstärkeangezogen – eine Schicht aus Minoritätsträgern, die dort durch ihre hohe Konzentrationden Leitfähigkeitstyp umkehren.

Frage 3.3Warum kann man den Effekt der Akkumulation nicht für den Betrieb eines MOSFETverwenden?

Antwort 3.3Damit der Kanal leitend wird ist die Anwesenheit von Minoritätsträgern erforderlich, imAkkumulationsgebiet werden jedoch nur die Majoritätsträger angereichert.

Frage 3.4Welche aktiven Elemente gibt es in der CMOS-Technologie?

Antwort 3.41. PMOS- und NMOS Enhancement-Transistoren, manchmal auch zusätzliche mit

geänderter Schwellspannung (Depletion).

2. Vertikale Bipolartransistoren, die aus Source-/Drain-Diffusion als Emitter, Wanneals Basis und Substrat als Collector gebildet werden.

3. Parasitäre MOS- und Bipolartransistoren, Feldschwell-MOS-Transistoren und la-terale Bipolartransistoren.

Frage 3.5Welche Maßnahmen trifft man gegen das Auftreten parasitärer Feldschwelltransistoren?

Antwort 3.5Implantation des Gebiets zwischen diffundierten Gebieten, dickes Feld-Oxid.

Frage 3.6Welche Effekte beeinflussen Länge und Weite des Transistors?

Antwort 3.6Weite Wird durch die Feldmaske bestimmt. Ungenauigkeiten entstehen durch

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• Ätzung der Feldmaske (Nitrid) (±?)

• Vogelschnabel (−∆W )

• Unterdiffusion

Länge Wird durch die Polymaske bestimmt. Ungenauigkeiten entstehen durch

• Ätzungenauigkeiten beim Gate-Poly (±?)

• Unterdiffusion (−2Lov)

Frage 3.7Wie verändert sich die Schwellspannung bei Verkürzung und Schmälerung von Transi-storen?

Antwort 3.7Die Länge/Weite der Transistoren hat keinen Einfluß auf die Schwellspannung. Diesehängt ab von der Dotierung, der Oxidladung und der Oxiddicke.

Frage 3.8Was bestimmt die minimal zulässige Kanallänge?

Antwort 3.8Der Kurzkanaleffekt darf nicht auftreten, da sonst die Schwellspannung so niedrig wird,daß der Transistor nicht mehr abschalten kann.

Frage 3.9Was können heiße Ladungsträger bewirken?

Antwort 3.9Heiße Ladungsträger können in das Gate-Oxid hineintunneln und eine Verschiebung derThreshold-Spannung bewirken.

Frage 3.10Wie werden sie erzeugt?

Antwort 3.10Durch Feldstärken von über 104 V

cm .

Frage 3.11Wovon ist die Beweglichkeit abhängig?

Antwort 3.11Von elektrischem Längs- und Querfeld sowie der Temperatur.

Frage 3.12Ist die Shichman-Hodges-Modellierung für Entwurfszwecke ausreichend? Wenn nein –welche wesentlichen Effekte moderner Transistoren berücksichtigt sie nicht?

Antwort 3.12Das Shichman-Hodges-Modell ist im Sperrbereich zu optimistisch, da es den unter demMOS-Transistor liegenden Bipolartransistor nicht berücksichtigt. Dieser läßt immer einenStrom fließen (Sub-Threshold-Strom).

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Frage 3.13Wo stört der Weak-Inversion-Strom besonders? In welchen Szenarios wird er stärker?

Antwort 3.13Besonders störend wirkt er bei Verwendung des Transistors als Kondensator bei dyna-mischen Speicherelementen, sowie bei der Verwendung des Transistors als Schalter. Erwird stärker für kleinere Geometrien.

Frage 3.14Kann man äußere Signale direkt auf die Gates von CMOS-Schaltungen schalten? Wennnein, wie geht man vor?

Antwort 3.14Nein, die Spannung muß erst durch entsprechende Treiber angepaßt werden, außerdemmuß der IC gegen Injektion von Minoritätsträgern durch entsprechende Strukturen ge-schützt werden (Latch-Up-Gefahr).

Frage 3.15Welche Durchbruchmechanismen an MOS-Transistoren gibt es? Welche sind irreversibel?

Antwort 3.15• Durchbruch des Gateoxids (irreversible).

• Punch-Through – Sperrschichtberührung Source-Drain (reversibel).

• Lawinendurchbruch am Drain – heiße Ladungsträger, abhängig von Gate- undDrainspannung (reversibel).

Frage 3.16Welche Kapazitäten sind im Ersatzschaltbild eines MOS-Transistors zu berücksichtigen?

Antwort 3.16• Source-Bulk (spannungsabhängig)

• Gate-Source-Overlap (abhängig von Weite und Länge)

• Gate-Source (spannungsabhängig)

• Gate-Bulk (spannungsabhängig)

• Gate-Drain (spannungsabhängig)

• Gate-Drain-Overlap (abhängig von Weite und Länge)

• Drain-Bulk (spannungsabhängig)

Frage 3.17Warum sind Sperrschichtkapazitäten spannungsabhängig?

Antwort 3.17Weil die Sperrschichtweite eine Funktion der Spannung ist.

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Frage 3.18Nimmt die Kapazität mit steigender Spannung in Sperrschichtrichtung zu oder ab?

Antwort 3.18Die Kapazität nimmt zu.

Frage 3.19Ist die Sperrschichtkapazität in erster Linie von der Dotierungskonzentration auf derstark dotierten Seite abhängig?

Antwort 3.19Sie ist in erster Linie von der schwach dotierten Seite abhängig, da sich die Sperrschichtbevorzugt dorthin ausbreitet.

Frage 3.20Warum sind bei Source- und Draingebieten die Sperrschichtkapazitäten für Fläche undUmfang getrennt zu berechnen?

Antwort 3.20Weil sich die durch Implantation geschaffenen Dotierungsverhältnisse an der Oberflächevon denen nach unten unterscheiden können.

Frage 3.21Wie verhält sich die MOS-Kapazität in Abhängigkeit von der Spannung?

Antwort 3.21Anreicherung maximal

Verarmung fallend

schwache Inversion steigend

Sättigung gleichbleibend

linearer Bereich steigend

Frage 3.22Ist es richtig, daß für die Gate-Elektrode ein sehr schwach leitfähiges Halbleitermaterialverwendet werden muß, damit sich im Inneren eine Raumladungszone ausbreiten kann?

Antwort 3.22Nein, es kann z. B. Aluminium verwendet werden.

Frage 3.23Warum muß sich S und D etwas überlappen?

Antwort 3.23Damit trotz Fertigungstoleranzen ein Kanalgebiet sichergestellt ist.

Frage 3.24Was ist ein Substrat-Effekt?

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Antwort 3.24Erhöhung der Schwellspannung Ut durch eine Raumladung im Substrat.

Frage 3.25Wieso kann er stören?

Antwort 3.25Weil der Transistor nicht mehr schaltet, wenn die Schwellspannung zu hoch wird.

Frage 3.26Wieso braucht man überhaupt ein Substrat?

Antwort 3.26Das Substrat ist der Träger, auf dem die notwendigen Strukturen aufgebracht werden.

Frage 3.27Was passiert mit der Gate-Substrat-Kapazität des MOS-Transistors, wenn man vomgesperrten Zustand in den eingeschalteten (ohmschen) übergeht?

Antwort 3.27Sie verschwindet.

3.2 Zusätzliche FragenFrage 3.28Was ist der Hauptgrund dafür, daß das Shichman-Hodges-Modell deutlich höhere Strömevorhersagt, als bei modernen MOS-Transistoren gemessen werden?

Antwort 3.28Die Ladungsträgerbeweglichkeit unterliegt einem Sättigungseffekt. µp und µn sinken beihoher Feldstärke ⇒ weniger Strom fließt.

Frage 3.29Durch welche technologischen Maßnahmen wird die Entstehung von „heißen Elektronen“reduziert?

Antwort 3.29Lightly Doped Drain, Reduktion der Feldstärken.

Frage 3.30Erklären Sie die Ursache der Steigung der Kennlinien des MOS-Transistors im Sätti-gungsbereich!

Antwort 3.30Kanallängenmodulation: Der Kanal schnürt ab, die effektive Kanallänge verkürzt sich,der Drainstrom steigt bei gleichbleibendem UtextGS und UDS an.

Frage 3.31Welche Leckeffekte treten bei ausgeschaltetem Transistor auf?

Antwort 3.31Diodenleckstrom, parasitäre Bipolartransistoren.

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4 Elektrische Grundschaltungen CMOS

Frage 3.32Wie verändert sich die Overlap-Kapazität eines Transistors, wenn die

1. Länge

2. Weite

des Transistors verdoppelt wird?

Antwort 3.321. keine Veränderung

2. Verdopplung

Frage 3.33Warum ersetzen Digitalschaltungen, wenn möglich, Analogschaltungen? Nennen Sie zweiGründe!

Antwort 3.33• Höhere Genauigkeit.

• Niedrigerer Entwicklungsaufwand.

• Niedrigeres Entwicklungsrisiko.

• Analogschaltungen sind schlecht automatisch synthetisierbar.

Frage 3.34Woher kommen hauptsächlich die Ladungsträger eines MOSFETs, die den leitendenKanal bilden (Betrieb im Sättigungsbereich)?

Antwort 3.34Aus dem Source-Gebiet (Größenordnungen höher als aus dem Substrat).


4.1 Fragen aus dem SkriptFrage 4.1Was ist Komplementärsymmetrie?

Antwort 4.1Bei CMOS-Schaltungen werden n- und p-MOS-Transistoren grundsätzlich paarweise ver-wendet. Entweder ist das n-Netz oder das p-Netz geschaltet.

Frage 4.2Warum ist es heute üblich CMOS und nicht die einfacherere NMOS-Technologie zuverwenden?

Antwort 4.2• Geringerer Leistungsverbrauch, kein statischer Querstrom.

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• Großer Störabstand (ca. 40% der Versorgungsspannung).

• Hohe Unempfindlichkeit gegen Parameterstreuung, Pegel unabhängig vom Verhält-nis Treibertransistor/Lasttransistor.

Frage 4.3Was ist Ratio-Less-Logic? Was genau sind Pullup- und Pulldown-Netzwerke?

Antwort 4.3Ratio-Less-Logic bedeutet, daß im statischen Zustand kein Strom fließt.

Das Pullup-Netzwerk ist der Teil der CMOS-Schaltung, der den Pegel auf High zieht,das Pulldown-Netzwerk ist der Teil, der den Pegel auf Low zieht. Beide sind komple-mentärsymmetrisch zueinander.

Frage 4.4Ein komplementärsymmetrisches CMOS-Gatter hat vier Eingänge. Wieviel Transistorenenthält es mindestens? Begründung?

Antwort 4.4Mindestens acht Transistoren, da für jeden Eingang ein Transistor und dessen Komple-ment benötigt wird.

Frage 4.5Um CMOS zu layouten benötigt man mindestens eine Metallebene. Wieso reicht Polyund Diffusion nicht?

Antwort 4.5• Polysilizium wird vor Diffusion aufebracht (selbstjustierender Prozeß).

• Diffusion kann nicht wannenübergreifend verbunden werden.

• Kein Kontakt von Poly zu n+, p+ im Prozeß vorgesehen.

Frage 4.6Wie kann man die unterschiedliche Beweglichkeit (p- und n-Kanal) und die Parallel-bzw. Serienschaltung von Transistoren ausgleichen? Beispiel 2-Input-NOR-Gatter, 3-Input-NAND-Gatter? Was ist bei Serienschaltungen von Transistoren zu beachten?

Antwort 4.6Das Transistornetzwerk wird durch Widerstände, Kapazitäten und ideale Schalter mo-delliert. Gleiche Schaltzeiten haben p- und n-Kanal-Transistoren, wenn ihre Weiten fol-gender Formel folgen:

Wn

Wp=

µp

µn

Frage 4.7Was ist ein Komplexgatter? Bildungsgesetz? Praktische Grenzen?

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Antwort 4.7Abbildung logischer Funktionen auf eine geeignete Verschaltung von Transistoren. ORwird im Pulldown-Netz durch Parallelschaltung verwirklicht, im Pullup-Netz durch Seri-enschaltung, AND wird im Pulldown-Netz durch Serienschaltung, im Pullup-Netz durchParallelschaltung umgesetzt. Der Ausgang ist invertiert. Die praktische Grenze liegt beietwa fünf Eingängen.

Frage 4.8Warum kann ein CMOS-Transfergatter eine Spannung (statisch) fehlerfrei übertragen,ein einzelner NMOS-Transistor dagegen nur eingeschränkt? In welchem Bereich reichtein NMOS-Transistor, in welchem ein PMOS-Transistor?

Antwort 4.8PMOS-Transistoren übertragen niedrige Spannungen schlecht, während NMOS-Transistorenhohe Spannungen schlecht übertragen (für UGS < Ut).

Frage 4.9Was tut man, wenn ein Treiber zu langsam ist? Was ist schlecht daran, wenn er zuschnell ist?

Antwort 4.9Man vergrößert die Weite des Treibers. Wenn er zu schnell ist sind möglicherweise andereSchaltungsteile nicht schnell genug um noch mit ihm zusammenzuarbeiten.

Frage 4.10Was tut man, wenn eine große kapazitive Last zu treiben ist (z. B. Endstufentransistor)?

Antwort 4.10Man steuert die Last mit einer Kette von Treibern steigender Weite an.

Frage 4.11Was ist zu tun, wenn eine gegebene Logikschaltung so zu realisieren ist, daß die elektri-sche Leistungsaufnahme im Betrieb minimal wird?

Antwort 4.11• Versorgungsspannung minimal halten.

• Bitwechselrate reduzieren.

• Kapazität reduzieren ⇒ Transistoren weiter machen.

Frage 4.12Wie mache ich aus dem Exor auf S. 116 ein Exnor?

Antwort 4.12Ersetze alle PMOS-Transistoren durch NMOS und alle NMOS-Transistoren durch PMOS.

Frage 4.13Warum benutzt man in synchronen Schaltwerken Master-Slave-FFs und keine einfachenLatches?

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Antwort 4.13Weil Master-Slave-FFs taktgesteuert sind, Latches zustandsgesteuert.

Frage 4.14Zeichnen Sie ein D-Latch, das für ein Steuersignal mit H-Level transparent wird!

Antwort 4.14Zeichnung

Frage 4.15Wie genau funktioniert ein D-Latch, wie ein RS-Latch?

Antwort 4.15D-Latch C auf H ⇒ D liegt an Q an, C auf L ⇒ Wert, der zuletzt an D anlag als C

auf H war liegt an Q an.

RS-Latch Wie D-Latch, jedoch zusätzlich mit asynchronem Set/Reset.

Frage 4.16Was ist bei Benutzung asynchroner Set- bzw. Reset-Funktion zu beachten?

Antwort 4.16Sie dürfen nur zur Herstellung eines Anfangszustandes verwendet werden.

Frage 4.17Was ist eine Setup-, was eine Hold-Zeit?

Antwort 4.17Setup-Zeit Diejenige Zeitspanne, die der Eingang stabil sein muß bevor die Taktflanke

schaltet.

Hold-Zeit Diejenige Zeitspanne, die der Eingang stabil sein muß nachdem die Taktflan-ke geschaltet hat.

Frage 4.18Was ist Metastabilität?

Antwort 4.18Metastabilität bezeichnet einen schwach stabilen Zustand, der zu vermeiden ist, da un-klar ist wie lange es dauert, bis er in einen stabilen Zustand übergeht.

Frage 4.19Warum ist das Zeitverhalten eines Taktverteilungssystems wichtig?

Antwort 4.19Damit alle vom Takt abhängigen Komponenten den gleichen Takt zum gleichen Zeit-punkt erhalten.

Frage 4.20Was bedeutet Clock Skew?

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Antwort 4.20Clock Skew bezeichnet den maximalen Taktversatz durch das Taktverteilungssystem.

Frage 4.21Was ist beim dynamischen Speicher „dynamisch“?

Antwort 4.21Der verwendete Kondensator entlädt sich mit der Zeit und muß wieder aufgeladen wer-den. Außerdem wirkt das Auslesen des Speichers destruktiv auf den Inhalt.

Frage 4.22Erläutern Sie die Funktion der Bit- und Wortleitung bei einem Speicherblock!

Antwort 4.22Reihenadressierung wählt genau eine Wortleitung aus. Durch Spaltenadressierung wähltman genau ein Bitleitungspaar aus, über das die gewählte Zelle gelesen und geschriebenwird.

Frage 4.23Wie funktioniert ein

1. SRAM

2. DRAM

3. EEPROM

Antwort 4.231. SRAM: Flip-Flop

2. DRAM: Kondensator

3. EEPROM: Fester Inhalt gegeben durch Aufbau oder strukturelle Veränderungen.

Frage 4.24Wie funktioniert speziell das Schreiben, Lesen, der Speichermechanismus?

Antwort 4.24SRAM Einschreiben durch Takt und Eingang, lesen am Ausgang.

DRAM Einschreiben durch Anlegen einer Spannung und Trennen vom Eingang. Le-sen durch Messen der gespeicherten Ladung, anschließend Wiedereinschrei-ben erforderlich. Wiederauffrischen des Speicherinhalts in regelmäßigen Ab-ständen.

EEPROM Einschreiben durch Strukturveränderung (Verpuffen von Transistorgates, Ver-schieben der Schwellspannung etc.). Auslesen direkt am Ausgang.

Frage 4.25Warum braucht man beim DRAM einen Refresh?

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Antwort 4.25Weil der Kondensator sich durch Leckströme entlädt.

Frage 4.26Was ist ein flüchtiger Speicher?

Antwort 4.26Ein Speicher, der seinen Inhalt ohne Refresh verlieren würde.

Frage 4.27Wie entwirft man ein ROM? Wie legt man seinen Inhalt fest?

Antwort 4.27Der Inhalt wird während der Herstellung festgelegt (bei EPROM später durch Verände-rung der Struktur). Der Inhalt kann auf Ebene der Feldmaske, der Kontaktmaske oderdurch Implantation festgelegt werden.

4.2 Zusätzliche FragenFrage 4.28Welche Probleme treten beim Entwurf von Komplexgattern auf? Geben Sie Verbesse-rungsvorschläge an!

Antwort 4.28Zu viele Eingänge, zu viele gekoppelte Transistoren, zu langsam.⇒ PMOS-Last, Precharge/Keeper, mehrstufige Realisierung.

Frage 4.29Weshalb wird kapazitives Übersprechen zwischen Leitungen bei jeder Technologiever-kleinerung immer bedeutender?

Antwort 4.29Die kapazitives Kopplung zueinander steigt an, da Weite und Abstand der Leiterbahnengeringer werden, die Dicke aber nicht (wegen Leitungswiderstand).

Frage 4.30Was sind die Folgen des Übersprechens? Nennen Sie Maßnahmen dagegen!

Antwort 4.30Pegeländerung auf benachbarten Leitungen kann Störung/Verzögerung erzeugen. Ge-genmaßnahmen:

• Leitungen nicht über große Distanz parallel führen.

• Auf Anordnung beim Verlegen achten, z. B. Signal-Versorgung-Signal-Versorgung,. . .

• Abschirmung, Zweidrahtleitungen, Symmetrierung.

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5 Elektrische Probleme des Entwurfs

5 Elektrische Probleme des EntwurfsFrage 5.1Welche Gesichtspunkte muß man bei der Dimensionierung von Ausgangstreibern beach-ten?

Antwort 5.1Es darf nicht zum Latch-Up durch zu hohe externe Lasten kommen.

Frage 5.2Was ist Alpha-Ratio? Was ist Beta-Ratio? Was ist Ratio-Less-Logic?

Antwort 5.2Alpha-Ratio beschreibt das Verhältnis einer Kaskade. Ratio-Less-Logic bedeutet, daßim statischen Zustand kein Strom fließt.

Frage 5.3Wie führt man Energieversorgungsleitungen auf einem Chip?

Antwort 5.3• Versorgungsleitungen für Inneres und Peripherie trennen.

• Analogschaltungen separat versorgen.

• Keine rechten Winkel wegen Elektromigration. Leitungen schlitzen, 45◦-Winkelverwenden.

Frage 5.4Was ist bei der Taktversorgung zu beachten? Wie gestaltet man sie?

Antwort 5.4Der Takt muß alle an ihn angebundene Elemente gleichzeitig erreichen ⇒ Clock Skewminimieren. Übersprechen und ungleichmäßige Belastung können das Clock-Signal ver-zerren ⇒ Clock-Tree, Clock-Grid, H-Tree.

Frage 5.5Wie kommen elektrostatische Beschädigungen zustande? Wie schützt man ICs dagegen?

Antwort 5.5Beschädigungen kommen durch Aufladung des Chips, des Moduls oder eines Menschenund anschließende Entladung zustande. Schutz ist möglich durch Vermeidung der Auf-ladung (leitfähige Beläge, Luftbefeuchtung), sowie entsprechende Schutzstrukturen aufdem Chip.

Frage 5.6Welcher Schutz ist auf dem IC selbst möglich?

Antwort 5.61. Eingänge Widerstand/Kapazität/Diode, Ableitung der Überspannung über Udd.

Ausgänge Transistoren genügend weit auslegen, Treiberkaskaden.

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2. Teile, die hohe Spannungen/Strom führen genügend weit auslegen, viele Kontaktevorsehen, Abschrägung, große Überlappungen.

Frage 5.7Welche ESD-Modelle gibt es? In welchen Szenarios werden sie angewandt?

Antwort 5.7• Human Body Model

• Machine Model

• Charged Device Model

Frage 5.8Warum sind Stromversorgungen für Ausgangstreiber kritisch?

Antwort 5.8Weil die Last, die die Ausgangstreiber umladen müssen sehr groß ist.

Frage 5.9Warum versorgt man Analogschaltungen meist durch separate Anschlüsse?

Antwort 5.9Weil digitale Schaltungen getaktet schalten und sehr starke Störungen auf der Strom-versorgung erzeugen.

Frage 5.10Was ist „Slow-Wave“-Wellenausbreitung?

Antwort 5.10Bei hochohmigem Substrat kommt es durch die erhöhte Induktivität zu höherer Ein-dringtiefe und damit langsamerer Wellenausbreitung ⇒ erhöhte Verluste.

Frage 5.11Was ist der Unterschied zwischen Constant Voltage- und Constant-Field-Scaling?

Antwort 5.11Constant Voltage Scaling • Versorgungsspannung kann beibehalten werden.

• Probleme mit Feldstärken, nicht geeignet für Submikro-meterbereich.

• Elektrisches Verhalten der Transistoren verbessert sich⇒ schnelleres Schalten.

• Verlustleistungsdichte erhöht sich schnell.

Constant Field Scaling • Alle horizontalen und vertikalen Dimensionen werdenum den Skalierungsfaktor 1

S verkleinert.

• Die Versorgungsspannung wird um 1S verkleinert.

• Die Gatekapazität pro Flächeneinheit erhöht sich um S.

20


• Der Strom durch den MOS-Transistor reduziert sich um1S .

• Die Kapazität des Transistorgates reduziert sich um 1S .

• Die Verlustleistung des Transistors reduziert sich um 1S2 .

• Die Substratdotierung wird vergrößert, die Sperrschicht-weite reduziert sich um 1

S .

• Die Flächenkapazität der Verdrahtung reduziert sich umden Faktor 1

S , die Randkapazität um 1S .

• Die Verzögerungszeiten aktiver Stufen bleiben konstant.

• Die Verzögerungszeit von Leitungen kann sich erhöhen,da sich ihr Widerstand um S erhöht.

Frage 5.12Was ist Latch-Up? Wie schützt man sich beim Einsatz von ICs dagegen?

Antwort 5.12Latch-Up bezeichnet das Zünden eines parasitären Thyristors.

Beim IC-Entwurf sollte folgendes beachtet werden: Niedrige Bahnwiderstände, ausrei-chende Anbindung von Wannen und Substrat, Minoritätsträger durch Guard-Bars ab-saugen, hohe Lasten vermeiden, Strominjektionen vermeiden, Stromversorgungen, Taktund Signal in der richtigen Reihenfolge einschalten.

Der Abstand zwischen Wanne und gleichartiger Diffusion sollte eingehalten werden.Der Substratwiderstand sollte niedrig gehalten werden und es sollte eine isolierendeEpi-Schicht aufgebracht werden. Direkte Nachbarschaft von n- und p-MOS-Transistorensollte bei benachbarten Treibern vermieden werden.

Frage 5.13Was muß der IC-Entwickler gegen Latch-Up tun?

Antwort 5.13Siehe vorhergehende Frage.

Frage 5.14Wie modelliert man Leitungen?

Antwort 5.14Mit Hilfe infinitesimal kleiner Vierpole.

Frage 5.15Wann kann man den induktiven Leitungsbelag vernachlässigen?

Antwort 5.15Wenn die Leitungslänge L < 1

10λ ist.

Frage 5.16Wie hängt die Leitungsverzögerung von der Länge ab?

21


Antwort 5.16

Td(L) =R · C

2· L2

Frage 5.17Was ist zu beachten um Leitungsverzögerungen auf dem IC klein zu halten?

Antwort 5.17• Leitungslängen kurz halten.

• Mehr Verdrahtungsebenen einsetzen.

• Treiberstärken erhöhen (W erhöhen).

• Einsatz von Verstärkern.

• Reduzierung von Spannungshüben.

• Verwendung von Dielektrika niedriger Dielektrizitätskonstante.

Frage 5.18Was ist ein Ringoszillator? Funktion? Wovon hängt die Frequenz ab?

Antwort 5.18Eine ungerade Anzahl von Invertern wird als Ring geschaltet. Die Frequenz ist abhängigvon Prozeßparametern, der Versorgungsspannung und der Temperatur. Der Ringoszil-lator wird als Voltage Controlled Oscillator verwendet um den Systemtakt zu erzeugen,aber auch als Teststruktur um Rückschlüsse auf die Produktionsparameter zu ermögli-chen.

Frage 5.19Wie kann man beim Layout von Leitungen das Übersprechen reduzieren?

Antwort 5.19Vermeidung paralleler Führung über große Längen. Symmetrische Leitungen. Systema-tische Permutation der Leitungslage.

Frage 5.20Wie verhalten sich Verbindungsleitungen zwischen Chips?

Antwort 5.20Gemäß der Telegraphengleichung ohne Widerstand und Leitwert.

Frage 5.21Warum verhalten sie sich anders als Verbindungsleitungen auf dem Chip?

Antwort 5.21Sie sind länger als 1

10λ, der induktive Leitungsbelag kann also nicht vernachlässigt wer-den.

22

6 Layout

Frage 5.22Wie kann man einen schnellen Takt auf einem Chip generieren und wie kann man ihnmit einem externen Referenztakt synchronisieren?

Antwort 5.22Man erzeugt einen externen Referenztakt im Bereich von einigen MHz und benutzt einePhase Locked Loop im auf dem Chip einen Vielfaches dieses Taktes zu erzeugen.

6 LayoutFrage 6.1Wie funktioniert ein Maze Runner?

Antwort 6.1Für alle Felder, die bereits markiert sind: Markiere alle benachbarten Felder mit demnächhöheren Zähler, sofern dieses Feld noch nicht markiert oder blockiert ist. Wiederholebis das Zielfeld markiert ist. Dann: Rückverfolgung.

Frage 6.2Was für grundlegende geometrische Entwurfsregeln gibt es?

Antwort 6.21. Durch den Herstellungsprozeß begründete Regeln

a) Abstand und Weite

i. Photolithographie (Streulicht)

ii. Ätzung (isotrope Ätzung)

iii. Metallisierung (Spiegelung durch Aluminium)

iv. Diffusion (findet auch zu den Seiten hin statt)

b) Überlappungsregeln

Kommen zustande durch Toleranz der Kantendefinition und Justage.

2. Durch elektrische und physikalische Randbedingungen begründete Regeln (MetalMigration).

3. Durch Latch-Up-Vermeidung begründete Regeln (Wanne und Substrat in gewissenAbspänden anschließen . . . )

Frage 6.3Was ist das Grundprinzip eines Standardzellenlayouts?

Antwort 6.3Vorgegebene Zellen gleicher Höhe werden in Zeilen angeordnet. Das Layout kann auto-matisch anhand der Netzliste erzeugt werden.

Frage 6.4Welche Schritte (und welche Algorithmen) verwendet man für die automatische Layout-generierung von Standardzellen oder Sea-of-Gates-Entwürfe?

23

6 Layout

Antwort 6.41. Floor Planning:

a) Schätzen der Blockfläche

i. Berechnung der Nettozellfläche.

ii. Schätzung der Verdrahtungsfläche (Zahl der Netze, Zahl der Anschlüsse).

iii. Summe

b) Festlegen des Breiten-Höhen-Verhältnisses oder einer bestimmten Gestalt.

c) Festlegen der Position der Anschlüsse nach außen.

d) Partitionieren der Menge der Zellen in Reihen, Gebiete oder Spalten (Anla-gerungsverfahren, Kernighan-Lin, Simulated Annealing).

e) Platzieren mit dem Ziel kürzester bzw. flächenminimaler Verdrahtung undRandbedingungen:

i. kritische Laufzeitpfade

ii. Kopplungen

iii. Testbarkeit

Platzieren basiert auf Partitionierungsverfahren. Verdrahtung evt. in Kanälen(Channel Router, Feed Through). Heute sind im Allgemeinen mehr als zweiVerdrahtungsebenen verfügbar, das Problem ist dann nicht mehr ChannelRouter sondern 3D-Switchbox.

Frage 6.5Für welche Anwendungen verwendet man noch immer Handlayout? Warum?

Antwort 6.5Für alle Fälle, in denen in hohem Maße optimiert werden muß, da es für die auftreten-den Probleme keine allgemeingültigen optimalen Lösungen gibt. Ein gut ausgebildeterMensch bringt in der Regel bessere Ergebnisse als ein automatisiertes Verfahren.

Frage 6.6Was ist eine Standardzelle? Was ist dabei standardisiert?

Antwort 6.6Standardzellen sind Layoutelemente gleicher Höhe, die in Zeilen angeordnet werden.Standardisiert ist lediglich die Höhe der Zellen. Die Anordnung kann automatisch aufBasis der Netzliste erfolgen.

Frage 6.7Was versteht man unter IP?

Antwort 6.7Urheber- und Verwertungsrechte. In Zusammenhang mit Schaltungsentwurf Entwürfevon Teilschaltungen, die man von entsprechenden Firmen lizensieren kann.

24

6 Layout

Frage 6.8Warum ist die Wiederverwertung von einmal bewährten Entwürfen schwierig? Was kannman überhaupt wiederverwerten.

Antwort 6.8Die Wiederverwertung ist schwierig, da für die nächste Prozeßgeneration Parameterunterschiedlich skaliert werden. Deswegen können einmal entworfene Schaltungen nursehr grob wiederverwendet werden und müssen in weiten Teilen auf die neue Technologieangepaßt werden.

Frage 6.9Kann man einen Analogblock in einen Standard-Logik-IC einbauen? Unter welchen Vor-aussetzungen?

Antwort 6.9Analogschaltungen werden für gewöhnlich in der Ecke des ICs platziert, da sie eineseparate Stromversorgung benötigen und entkoppelt werden müssen.

Frage 6.10Wie zeichnet man einen MOS-Transistor im Handlayout?

Antwort 6.10Kreuzung von Aktiv und Poly.

Frage 6.11Wie erkennt ein Layout vs. Schematic-Programm einen MOS-Transistor? Einen Wider-stand?

Antwort 6.11Transistor Verundung von Poly- und Aktivmaske.

Widerstand Muß auf einer separaten Hilfsebene markiert werden.

Frage 6.12Kann man in eine n-Wanne einen n-Kanal-Transistor zeichnen? Was passiert, wenn manes tut?

Antwort 6.12Das Programm wird bemängeln, daß die Überlappung von Aktiv und Poly nicht einge-halten wurde.

Frage 6.13Was versteht man unter „Simulated Annealing“?

Antwort 6.13„Aufrütteln“ des Zwischenergebnisses mit dem Ziel ein lokales Minimum der Kosten-funktion zu verlassen.

Frage 6.14Was ist im Layout zu beachten um Latch-Up zu vermeiden?

25

6 Layout

Antwort 6.14Wanne und Substrat müssen an die Stromversorgung angeschlossen werden, lateraleBipolartransistoren müssen durch zusätzliche Abstände entschärft werden, Injektion vonMinoritätsträgern muß durch Schutzringe verhindert werden.

Frage 6.15Welches sind die wesentlichen Layout-Verifikationsverfahren?

Antwort 6.15Geometrischer Design Rule Check Stellt sicher daß Abstand, Weite und Überlappungen

eingehalten wurden.

Electrical Rules Check Findet floatende Strukturen, offensichtlich falsche An-schlüsse von Transistoren. Meist nur auf Digitalschal-tungen anwendbar.

Electrical Parameter Check Prüft ob alle elektrischen Dimensionierungsgrundsät-ze eingehalten wurden.

Network Consistency Check auch Layout vs. Schematic Check. Vergleicht aus demLayout rekonstruierte Netzliste mit ursprünglicherVorgabe.

Frage 6.16Was heißt eigentlich Verifikation?

Antwort 6.16Prüfen ob der Entwurf den Vorgaben entspricht und so funktionieren kann.

Frage 6.17Was ist ein Design Rule Check?

Antwort 6.17Prüfen ob die (geometrischen) Entwurfsregeln eingehalten wurden.

Frage 6.18Wozu benötigt man Layout Parameter Extraction?

Antwort 6.18Um festzustellen welche parasitären Elemente wirken.

Frage 6.19Wozu wird man kritische Schaltungen nach der LPE noch einmal simulieren?

Antwort 6.19Um sicherzustellen, daß sie auch in Anwesenheit parasitärer Elemente noch funktionie-ren.

26

7 Schaltungssimulation

Tabelle 1: Beispiele für ideale und reale BauelementeAntwort 7.2

Symbol Reales Bauelement Ideales Element

R Widerstand (resistor) Widerstand (resistance)

C Kondensator (capacitor) Kapazität (capacitance)

G Transistor (Anlaufgebiet, Sättigungsgebiet) Leitwert (conductance)

L Spule (inductor) Induktivität (inductance)

U Batterie Spannungsquelle (voltage source)

I Transistor (Sättigungsgebiet) Stromquelle (current source)

M Transformator (transformer) Gegeninduktivität (mutual inductance)


7.1 Fragen aus dem SkriptFrage 7.1Wozu dient Schaltungssimulation?

Antwort 7.1Entwurfsunterstützung

Design Centering Zentrierung des Entwurfs bezüglich der Technologieparametermit dem Ziel die Ausbeute zu maximieren.

Entwurfsverifikation

Fertigungstests Feststellen des voraussichtlichen Verhaltens bei definierten Er-regungen in Abhängigkeit von Betriebs- und Herstellungspara-metern.

Frage 7.2Nennen Sie ein Beispiel für ein ideales und ein reales Bauelement!

Siehe Tabelle 1

Frage 7.3Was ist der Unterschied zwischen einem Großsignalmodell und einem Kleinsignalmodell?

27


Antwort 7.3Das Kleinsignalmodell ist ein vereinfachtes Modell, das nur im Arbeitspunkt gilt. DasGroßsignalmodell ist eine allgemeinere Beschreibung.

Frage 7.4Wie wird eine Wechselstrom-Kleinsignalanalyse durchgeführt?

Antwort 7.4Linearisierung im Arbeitspunkt, Analyse im Frequenzbereich.

Frage 7.5Worin besteht der Unterschied zwischen Knotenspannungsanalyse und modifizierter Kno-tenspannungsanalyse?

Antwort 7.5Die modifizierte Knotenspannungsanalyse ermöglicht die Verwendung idealer Spannungs-quellen. Es werden zusätzliche Zeilen und Spalten eingeführt.

Frage 7.6Welche Eigenschaften haben die einfachsten Verfahren der numerischen Integration?

Antwort 7.6Vorwärts-Euler kleiner Stabilitätsbereich, großer Fehler.

Rückwärts-Euler großer Stabilitätsbereich, großer Fehler.

Trapez stabil, kleiner Fehler.

Frage 7.7Wie genau läuft die Transientenanalyse ab?

Antwort 7.71. DC-Analyse

2. Setze Schrittweite in Differenzengleichung ein

3. Ersetze Nichtlinearitäten

4. Löse lineares Gleichungssystem, weiter bei 3

5. Speichere Ergebnisse (Zeitschrittsteuerung, dann weiter bei 2)Zeitschrittsteuerung: Weiter bei 2 oder Ende.

Frage 7.8Welche Arten von Differentialgleichungen beschreiben elektrische Schaltungen?

Antwort 7.8Gewöhnliche Differentialgleichungen erster Ordnung.

28


7.2 Zusätzliche FragenFrage 7.9Geben Sie für die folgenden Fälle jeweils geeignete Analysearten für eine Simulation an:

1. Übertragungskennlinie eines Inverters

2. Kleinsignalphasengang eines Operationsverstärkers

3. Einschwingverhalten einer Schaltung

4. Transistor-Kennlinienfeld

Antwort 7.91. DC-Sweep

2. AC-Analyse

3. Transientenanalyse

4. DC-Sweep

Frage 7.10Wie kann die Setup-Zeit eines Flip-Flops simulativ ermittelt werden?

Antwort 7.10Wechsel des Eingangssignals immer näher an den Taktzeitpunkt schieben, Signalverzö-gerung zum Ausgang beobachten. Ist diese Zeit um 5% angestiegen, so ist dieser zeitlicheAbstand die Setup-Zeit.

Frage 7.11Was versteht man unter dem Modell eines Bauelements?

Antwort 7.11Die mathematische Beschreibung des Verhaltens des realen Bauelements im interessie-renden Bereich zur Nutzung für die Schaltungssimulation.

Frage 7.12Welche Analysearten kennen Sie? Wofür setzt man sie ein?

Antwort 7.12DC-Analyse Gleichspannungs-/Gleichstromübertragungsverhalten.

Arbeitspunktanalyse Grundlage anderer Analysearten.

DC-Sweep Eingangs-Ausgangs-Übertragungskennlinie z. B. eines Verstärkers,Darstellung der Kennlinien eines Bauelements.

AC-Analyse Berechnung des Kleinsignalübertragungsverhaltens im Frequenzbe-reich.

29

8 Aufbau- und Montagetechnik

Pol-Nullstellen-Analyse Unterstützt die Entwurfsentscheidung anknüpfend an analyti-sche Verfahren.

Rauschanalyse Analyse des Rauschverhaltens der beteiligten Bauteile.

Transientenanalyse Schaltverhalten eines Gatters, Einschwingverhalten von Analogschal-tungen.


8.1 Fragen aus dem SkriptFrage 8.1Schildern Sie den Ablauf einer Fertigung!

Antwort 8.1Spezifikation → Design → Masken → Produktion → Parameter-Messung → Test →Gehäusen → Versand

Frage 8.2Wie kann man Chips vereinzeln?

Antwort 8.2Durch Schleifen.

Frage 8.3Was sind die Aufgaben des Wafersorts? Des finalen Tests?

Antwort 8.3Wafersort Markieren defkter schadhafter Chips, aussortieren.

Finaler Test Aussortieren einzlener Chips, die während der Montage Schaden genommenhaben.

Frage 8.4Was versteht man unter Parametertest?

Antwort 8.4Der Parametertest mißt bestimmte Parameter anhand von Teststrukturen um zu ent-scheiden ob das Los lieferwürdig ist.

Frage 8.5Welche Arten des Bondens gibt es? Wozu dient der Bond-Pull-Test?

Antwort 8.5• Thermisches Bonden

• Ultraschallbonden

30


• Thermosonic-BondenDer Bond-Pull-Test dient dazu destruktiv oder nichtdestruktiv die Zugfestigkeit der

Bondung zu prüfen. Fehlermechanismen: Querschnittsverringerung der Bonddrahtes,Padfläche nicht sauber, Padfläche zerstört.

Frage 8.6Was versteht man unter DIE-Bond? Welche Techniken gibt es?

Antwort 8.6Bei der Montage der Chips die Kontaktierung. Es gibt Pins am Rand, die durchgestecktwerden, Pins über Fläche verteilt, Oberflächenmontage bedrahtet oder unbedrahtet, FlipChip und Tape Automated Bonding.

Frage 8.7Welche Gehäusearten gibt es?

Antwort 8.7Einsteckmontage und Oberflächenmontage.

Frage 8.8Welche gehäuselosen Montagearten gibt es?

Antwort 8.8• Leiterplatten auf Epoxidharz-Basis

• Flexible Leiterplatten

• Dickschichtschaltungen auf Kermiksubstrat

Frage 8.9Was versteht man unter „Wärmewiderstand“?

Antwort 8.9Widerstand, den ein Objekt der Ausbreitung von Wärme durch seinen Körper entgegen-setzt. Kehrwert der Wärmeleitfähigkeit.

Frage 8.10Wann sind Lebensdauerversuche im Zeitraffer möglich? Arrheniusgesezt?

Antwort 8.10Wenn einem Ausfallsereignis eine Aktivierungsenergie zugeordnet werden kann. DasArrhenius-Gesetz beschreibt den Zusammenhang zwischen Temperatur und chemischerReaktionsgeschwindigkeit.

Frage 8.11Was sind die zu erfüllenden Bedingungen, damit ein Waferlos an den Kunden einerHalbleiterfabrik geliefert werden kann?

Antwort 8.11Ein vereinbarter Anteil an Wafern muß die designunabhängigen Parametertoleranzeneingehalten haben.

31


Frage 8.12Was ist ein Sägerahmen?

Antwort 8.12Ein Teil der Waferoberfläche, der zum Vereinzeln herausgeschliffen wird, enthält oftTeststrukturen.

Frage 8.13Was versteht man unter „Known Good Dice“?

Antwort 8.13Chips, die so vollständig ausgetestet sind, daß bei einem Einbau in Hybride oder Multichip-Carrier keine Ausfälle zu befürchten sind.

Frage 8.14Sind Plastikgehäuse hermetisch dicht?

Antwort 8.14Nein, sie sind wasserdurchlässig.

Frage 8.15Wie stellt die IC-Entwicklung sicher, daß ein neuer Chip in ein Gehäuse passt?

Antwort 8.15Man entwickelt „von außen nach innen“.

Frage 8.16Was ist MCM?

Antwort 8.16Auf einem Träger werden bis zu 100 Chips montiert. Der Träger enthält zusätzlich nochPads für den Anschluß nach außen. Der Träger kann aus Keramik, Silizium oder Polymerbestehen.

Frage 8.17was ist ein Ball-Grid-Array?

Antwort 8.17Auf der Unterseite eines Chips werden Kügelchen aus Lötzinn zur Kontaktierung ange-bracht. Diese werden im Ofen geschmolzen.

Frage 8.18Was ist TAB?

Antwort 8.18Tape Automated Bonding. Auf dem Chip sind Buckel aus Lötzinn angebracht, die allegleichzeit kontaktiert werden.

Frage 8.19Warum führt man einen Burn-In durch?

Antwort 8.19Um diejenigen Chips auszusortieren, die ohnehin innerhalb kurzer Zeit ausfallen würden.

32

Literatur

8.2 Zusätzliche FragenFrage 8.20Nennen Sie drei Prüfverfahren um eine Drahtverbindung zwischen einem IC und demGehäuse zu testen!

Antwort 8.20• Bond-Pull

• Abschertest

• Wiederholte elektrische Belastung im Testautomat

• Röntgenuntersuchung

Literatur

[1] Anantha Chandrakasan, Jan M. R.: Digital Integrated Circuits. New Jersey :Prentice Hall, 2003. – ISBN 0–1312–0764–4

[2] Glauert, Wolfram H.: Entwurf Integrierter Schaltungen I. Erlangen : Vorlesungs-skript zur gleichnamigen Veranstaltung, 2006

33

Index

AAbnahmetest, 4AC-Analyse, 29Ätzung, 3, 9Akkumulation, 8Aktivierungsenergie, 31Alpha-Ratio, 19Aluminium, 11Analogschaltung, 13, 19, 25Arbeitspunkt, 28

Linearisierung, 28Arrheniusgesetz, 31ASIC, 2ASSP, 2Ausbeute, 4

von Chips auf einem Wafer, 4Ausbeuteformel

Moore, 4

BBall-Grid-Array, 32Basis, 8Batterie, 27Bauelement

ideales, 27Modell, 29reales, 27

Beweglichkeit, 9, 12, 14BiCMOS, 5Bipolartransistor, 3

lateraler, 8parasitärer, 5, 7, 8, 12vertikaler, 5, 8

Bird’s Beak, 6, 7Bitleitung, 17Bond-Pull-Test, 31Bonden

thermisch, 30thermosonic, 31Ultraschall, 30

Burn-In, 32

CCharged Device Model, 20Chemical Mechanical Planarization, 6Chemisch-mechanisches Planarisieren, 7Clock Skew, 16CMOS, 5, 10, 13

aktive Elemente, 8Collector, 8Constant Field Scaling, 20Constant Voltage Scaling, 20

DDC-Analyse, 28DC-Sweep, 29Defekt, 4

punktförmiger, 4Defektdichte, 4Depletion, 8Design Centering, 27Dickschichtschaltung, 3DIE-Bond, 31Differentialgleichung, 28

gewöhnliche, 28Diffusion, 5, 7, 14

Drain, 8Source, 8

Digitalschaltung, 13Diodenleckstrom, 12Doppeltransistor, 3Dotierung, 9

Konzentration, 11DRAM, 17DRC, 26Dünnschichtschaltung, 3Durchbruch, 10

des Gateoxids, 10Lawinen-, 10Sperrschicht, 10

34

Index

EEEPROM, 17Elektronen

heiße, 12Emitter, 8Entwicklungsergebnis, 7Entwurf

kundenspezifischer, 2Entwurfsregeln

geometrische, 23Entwurfsstil, 2Entwurfsunterstützung, 27Entwurfsverifikation, 27EPC, 26Epi-Schicht

hochohmige, 6ERC, 26ESD, 19

Modell, 20Schutz, 19

EulerRückwärts, 28Vorwärts, 28

FFeld-Oxid, 8Feldmaske, 6, 8, 9Feldstärke, 6, 12Fertigung, 30Fertigungstest, 27Fertigungstoleranz, 11Fin-Fet, 3Finaler Test, 30Flip-Flop, 17

Simulation, 29Fokussierung, 4FPGA, 3

Aufbau, 3Full Custom, 2

GGate

Material, 11

Widerstand, 6Gate Array, 2, 3Gate-Material, 7Gegeninduktivität, 27Gehäuse, 31geometrisch mögliche Chips, 4Glasplatte, 3Großsignalmodell, 27

HHandlayout, 24Hardwarebeschreibungssprache, 3Hilfsebene, 25Hold-Zeit, 16Human Body Model, 20

IImplantation, 8

blockierende Strukturen, 6Induktivität, 27Integration

monolithische, 3numerische, 28

IntegrationsdichteErhöhung, 4

Inversion, 8IP, 24Isolation, 3

JJustierungstoleranz, 5

KKanallänge, 9Kanallängenmodulation, 12Kapazität, 27

Gate-Substrat, 12parasitäre, 10spannungsabhängige, 10Sperrschicht, 10, 11

Katalogvon Layout-Elementen, 2

Kleinsignalmodell, 27

35

Index

Knotenspannungsanalyse, 28modifizierte, 28

Known Good Dice, 32Komplementärsymmetrie, 13, 14Komplexgatter, 14

Probleme, 18Kondensator, 3, 17, 18, 27

als Speicher, 17Kurzkanaleffekt, 9

LLadungsträger, 13

heiße, 9Länge, 8, 9, 13Längsfeld, 9Latch

D, 16RS, 16

Latch-Up, 5–7, 10, 19, 21, 25Layout

handoptimiertes, 2Layout Parameter Extraction, 26Layout-Verifikation, 26Lebensdauerversuch, 31Leckeffekt

am Transistor, 12Leckstrom, 5, 18Leistungsaufnahme

CMOS, 5Depletion-Lastelement, 5minimieren, 15

Leitunginduktiver Belag, 21Modell, 21

Leitungsbelaginduktiver, 22

Leitungsverzögerung, 21, 22Leitwert, 27Lightly Doped Drain, 6, 7, 12Lizenz, 24Los

Lieferwürdigkeit, 30LPE, 26

LVS, 25, 26

MMachine Model, 20Maske, 2, 3Master-Slave-Flip-Flop, 15Maze Runner, 23MCM, 32Metallebene

CMOS, 14Metastabilität, 16Minoritätsträger, 8, 10Montage

gehäuselos, 31Moore’s Law, 2MOS-Transistor, 5, 8, 25

Feldschwell-, 8Kapazität, 11Kennlinie, 12Kennlinien, 8parasitärer, 8

Nn-Wannen-Prozeß, 5Netzliste, 2Netzwerk

Pulldown, 14Pullup, 14

NMOS, 8, 13

OOxid

Dicke, 9Ladung, 9

Oxide Encroachment, 6, 7

Pp-Wannen-Prozeß, 5Parametertest, 30Phase Locked Loop, 23Photolithographie, 3, 4Plastikgehäuse, 32PMOS, 8

36

Index

Poly, 5, 7, 14Gate, 9

Prozeßselbstjustierender, 5, 14

ProzeßtechnologieVerbesserungen des letzten Jahrzehnts,

6Prüfverfahren

für Drahtverbindungen, 33Pulldown, 14Pullup, 14

QQuerfeld, 9Querstrom, 13

RRatio-Less-Logic, 14, 19Referenztakt, 23Refresh, 17, 18Reihenadressierung, 17Reset

asynchroner, 16Ringoszillator, 22ROM, 18

SSägerahmen, 32Schaltungssimulation, 27Schutzring, 26Schwellspannung, 9, 12Sea-of-Gates, 23Selbstjustage, 7Semi Custom, 2Setup-Zeit, 16Shallow Trench, 6Shichman-Hodges-Modell, 9

Strom, 12Siebdruckverfahren, 3Simulated Annealing, 25Simulation, 29Slow-Wave, 20Spaltenadressierung, 17

Spannungsquelle, 27Speicher

dynamischer, 10, 17flüchtiger, 18

Sperrbereich, 9Sperrschicht

Weite, 10Spule, 27SRAM, 17Standardzelle, 2, 23, 24Staub, 4Störabstand, 14Stromquelle, 27Stromversorgung

für Analogschaltungen, 20Sub-Threshold-Strom, 9Substrat, 3, 5, 12

keramisches, 3niederohmiges, 6

Substrat-Effekt, 11

TTAB, 32taktgesteuert, 16Taktversatz, 17Taktversorgung, 19Taktverteilungssystem, 16Telegraphengleichung, 22Temperatur, 7, 9Teststruktur, 22Thresholdspannung, 4, 9Thyristor, 7, 21Transfergatter

CMOS, 15Transformator, 27Transientenanalyse, 28, 29Transistor, 27

als Kondensator, 10als Schalter, 10Enhancement, 8Feldschwell

parasitärer, 8Trapez, 28

37

Index

Treiber, 15Dimensionierung, 19Kette, 15Versorgung, 20

UÜberlappung, 5, 11

Kapazität, 13Übersprechen, 18, 22

Gegenmaßnahmen, 18Unterdiffusion, 5, 7, 9Urheberrecht, 24

VVerbindungsleitung

auf dem Chip, 22zwischen Chips, 22

Verdrahtung, 3Vereinzeln, 30Verifikation, 26Versorgungsleitung, 19Verwertungsrecht, 24Vogelschnabel, 6, 9

WWärmewiderstand, 31Waferlos, 31Wafersort, 30Wanne, 14Weak-Inversion-Strom, 10Wechselstrom-Kleinsignalanalyse, 28Weite, 7–9, 13Welle

elektromagnetische, 4Länge, 4

Widerstand, 3, 25, 27Wiederverwertung

von Entwürfen, 25Wortleitung, 17

Zzustandsgesteuert, 16

38

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