Gleichstromverhalten von CMOS-Invertern

Andreas Heyerfür

Proseminar „Statische CMOS-Schaltungen“im Sommersemester 2005/FSU JenaProfessor Dr. Eberhard Zehendner

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Gliederung

1. Inverter2. Wirkungsweise eines CMOS-Inverters3. Übertragungskennlinie und Kennwerte4. Übersicht über Industriestandards5. Beispielrechnung zu den

Inverterkennwerten

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Boolsche Logik: Inverter• Boolsche

Eingabevariable A• Inverter:= NOT A• Abbildung der

Variablen A auf Spannungswerte

• 0=L, 1=H• Verschiedene

Logiklevel-Standards: TTL, CMOS

01

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NOT AA

AA

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Inverter mit bipolaremnpn-Transistor

• Eingangsspannung A• Ausgangsspannung

Vout• Vout=VCE=VDD-ICER• Bei A=1=H schaltet

der Transistor durch• Vout wird 0• Bei A=0=L ist der

Transistor gesperrt• Vout wird VDD

DDV

outA=V

inV =A

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Nachteile

• Bipolarer Transistor: Stromfluss an der Basis, ständiger Leistungsabfall

• Stromfluss durch den Widerstand R• Ständiger Energieverbrauch im

durchgeschaltetem Zustand, also unnötige Verluste

• Integration von Widerständen in integrierten Schaltungen sehr aufwändig, zum Teil auch nicht möglich

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Inverter mit MOSFET• Ersatz des npn-

Transistors durch MOSFET

• Kein Schaltstrom mehr• Ersatz des Widerstandes

R durch einen Transistor: Widerstand durch VReinstellbar

• Weiterhin Stromfluss und Verluste beim Schalten des Eingangs A auf 1

outA=V

DDV

R

inV =A

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CMOS-Inverter• Zusammenschaltung

eines nMOS- mit einem pMOS-Transistor

• Wirkungsweise eines Umschalters

• Hochohmiger Schalteingang

• Nur geringe Leistungsabfälle beim Umschalten des Inverters

DDV

outA=VinV =A

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Nachweis der Inverterwirkung(1)• Statische Zustände ohne Berücksichtigung von

Frequenzabhängigkeiten (Kapazitäten) oder Stromflüsse durch Verbraucher am Ausgang

• Betrieb der Transistoren im Sperrbereich und im voll durchgeschalteten Sättigungsbereich

• Strecke Drain-Source:– 500 bis 1000Ω im leitenden Zustand– 10 bis 20 MΩ im gesperrten Zustand

• Vin im Bereich 0V bis VDD• VGSn=Vin• VSGp=VDD-Vin

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Nachweis der Inverterwirkung(2)

• Eingang A=1: High Level– Vin=VDD:– Mp gesperrt– Mn durchgeschaltet– Verbindung des Ausgangs Vout mit Masse– Vout≈0V– Mp wirkt als Pull-Down-Transistor

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Nachweis der Inverterwirkung(3)

• Eingang A=0: Low Level– Vin=0V:– Mn gesperrt– Mp durchgeschaltet (VGSp=Vin-VDD<0V)– Verbindung des Ausgangs Vout mit der

Spannungsversorgung– Vout≈VDD

– Mp wirkt als Pull-Up-Transistor

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Nachweis der Inverterwirkung(4)

0V0VDD1

VDD10V0

VoutNOT AVinA

• Positive Logic• Werte für VDD und die Logiklevel durch

verschiedene Schaltungsstandards festgelegt

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Vergleich der Übertragungskennlinien verschiedener Inverter

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Voltage-Transfer-Curve

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Output Low Voltage

• VOL: Kleinstmöglicher Spannungswert am Ausgang

• Für Vin=VDD>VDD-|VTp| ist Mp gesperrt (cutoff)• Mn ist aktiv, IDn=0A (kein Verbraucher), deshalb

VDSn=0V• VOL=Vout= VDSn=0V• Unvermeidliche Leckströme bewirken aber

einen geringen Strom IDn im Bereich µA/nA• Damit ist VOL=Vout= VDSn≈1mV in der Realität

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Output High Voltage• VOH: Größtmöglicher Spannungswert am

Ausgang• Für Vin<VTp ist Mn gesperrt (cutoff)• Mp ist aktiv, IDp=0A (kein Verbraucher), deshalb

VSDp=0V• VOH=Vout= VSDp=VDD-VSDp=VDD• Unvermeidliche Leckströme bewirken ebenfalls

einen geringen Strom IDn im Bereich µA/nA• Damit ist VOH=Vout= VSDp≈VDD-1mV in der

Realität

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Output Logic Swing

• VL=VOH-VOL=VDD

• Ausgangsänderung über die gesamte Spannungsbreite

• Ausgangswerte liegen an den Grenzen des Spannungsbereiches und weit auseinander

• Dadurch wohldefinierte Logikwerte möglich und auch real unterscheidbar

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Input Low Voltage (1)• VIL: Größtmögliche Eingangsspannung, die als

logische 0 (L) interpretiert wird• Damit Vout=VOH stabil bei rund VDD und als

logische 1 (H) interpretierbar• Für Vin>VIL geht die Schaltung in einen

instabilen Übergangszustand, in dem beide Transistoren (teilweise) durchschalten

• Damit sind sowohl die Eingangs- wie auch die Ausgangswerte in Spannungsbereichen, die keine genaue Zuordnung zu den Logiklevelnermöglichen

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Input Low Voltage (2)• Stabilitätsbereiche aus der Übertragungskurve

erkennbar• Vermeiden des Bereiches mit dem steilen Abfall• Definitionspunkt für VIL: Anstieg der Kurve hat

Wert -1• Begründung: Bei nur geringfügiger Steigerung

von V über VIL änderte sich sonst Vout drastisch, also instabiles Verhalten

• Es gilt: IDn=IDp• Mn im gesättigten, Mp im ungesättigten Modus

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Input Low Voltage (3)

( ) ( )( ) ( )

( ) ( ) ( ) ( )

2 2

, ,

2 (1)2 2

Differenzieren nach

Mit

DSn out GSn in

SDp DD out SGp DD in

Dn Dp

pnin Tn DD in Tp DD out DD out

in

out outn in Tn p DD out DD in Tp DD out

in in

V V V VV V V V V V

I I

V V V V V V V V V

V

dV dVV V V V V V V V VdV dV

ββ

β β

= == − = −

=

− = − − − − −

− = − − − − − + −

1

1 2 (2)

out out

in IL

n nin out DD Tp Tn

p p

dV dVdV dV

V V V V Vβ ββ β

= = −

+ = − − +

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Input High Voltage (1)• VIH: Kleinstmögliche Eingangsspannung, die als

logische 1 (H) interpretiert wird• Damit Vout=VOL stabil bei rund 0V und als

logische 0 (L) interpretierbar• Für Vin<VIH geht die Schaltung in einen

instabilen Übergangszustand, in dem beide Transistoren (teilweise) durchschalten

• Damit sind sowohl die Eingangs- wie auch die Ausgangswerte in Spannungsbereichen, die keine genaue Zuordnung zu den Logiklevelnermöglichen

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Input High Voltage (2)• Stabilitätsbereiche aus der Übertragungskurve

erkennbar• Vermeiden des Bereiches mit dem steilen Abfall• Definitionspunkt für VIH: Anstieg der Kurve hat

Wert -1• Begründung: Bei nur geringfügiger Senkung von

V unter VIH änderte sich sonst Vout drastisch, also instabiles Verhalten

• Es gilt: IDn=IDp• Mp im gesättigten, Mn im ungesättigten Modus

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Input High Voltage (3)

( ) ( )

( ) ( )

22

, ,

2 = (1)2 2

Differenzieren nach

Mit

DSn out GSn in

SDp DD out SGp DD in

Dn Dp

pnin Tn out out DD in Tp

in

out outn in Tn out out p DD in Tp

in in

out out

in

V V V VV V V V V V

I I

V V V V V V V

V

dV dVV V V V V V VdV dV

dV dVdV

ββ

β β

= == − = −

=

− − − −

− + + = − − −

=

( )

1

1 2 (2)

IH

p pin out Tn DD Tp

n n

dV

V V V V Vβ ββ β

= −

+ = + − −

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Threshold-/Midpoint-Voltage (1)

• VTH=VM: Spannung, bei der sich beide Transistoren in der Mitte der Übergangsregion der VTC befinden

• Schnittpunkt der VTC mit der Geraden Vout=Vin

• Ungefähre Mitte zwischen VIL und VIH

• Markiert den Übergang zwischen den Logikleveln am Ein- und Ausgang

• Beide Transistoren im gesättigten, leitenden Zustand

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Threshold-/Midpoint-Voltage (2)

( ) ( )22

2 2

1

Für 1 wird 2

out in TH M

Dn Dp

pnM Tn DD M Tp

nDD Tp Tn

pM

n

p

n DDM

p

V V V VI I

V V V V V

V V VV

VV

ββ

ββ

ββ

ββ

= = ==

− = − −

− +

=+

= ≅

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Zusammenfassung:Critical Voltages

• 0≤Vin≤VIL: Vout=VDD

• Damit Vin als logische 0, Vout als logische 1 interpretierbar

• VIH≤Vin≤VDD: Vout=0• Damit Vin als logische 1, Vout als logische 0

interpretierbar• Immer: VIL≤VM≤VIH

• Vin<VM: Eingabe möglicherweise log. 0• Vin>VM: Eingabe möglicherweise log. 1

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Noise Margins

• Rauschgrenzen für fürSpannungsfremdeinstrahlung (z.B. durch parasitäre Kopplungen)

• Messwerte für die Resistenz des Inverters gegen ungewollte Umschaltungen

• Für Logiklevel 0: VNML=VIL-VOL=VIL• Für Logiklevel 1: VNMH=VOH-VIH=VDD-VIH• Innerhalb dieser Grenzen bleiben die

Logiklevel gewahrt

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Critical Voltages/ Noise Margins

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Implementierung im IC

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TTL-Pegel• VDD=5V• Eingang:

– 0 (L): Vin≤0,8V– 1 (H): Vin≥2,0V

• Ausgang:– 0 (L): Vout≤0,4V– 1 (H): Vout≥2,4V

• Standard-CMOS-Logik benötigt teilweise Pegelanpassung bei Verwendung mit der älteren TTL-Logik auch im 5V-Betrieb

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Vergleich CMOS-TTL: Vorteile• Größerer Spannungsbereich (3 bis 15V)• Symmetrische und rechteckförmige

Übertragungskennlinie• Symmetr. Impulsflanken und

Verzögerungszeiten• Extrem niedriger Leistungsbedarf im

Ruhezustand • Geringer Bedarf bei niedrigen Taktfrequenzen• Geringere Temperaturabhängigkeit• Unempfindlicher Gegenüber der

Speisespannung

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Vergleich CMOS-TTL: Nachteile

• Größerer Ausgangswiderstand (bis 1kΩ)• Größere Verzögerungszeiten• Längere Impulsflanken

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JEDEC-Standard

• 1976 EIA/JEDEC-Standard für alle CMOS-Hersteller

• Joint Electron Devices Council• Vereinheitlichung von Betriebsparametern,

Datenblättern und Messmethoden• Festlegungen für Minimal- und

Maximalwerte• Gilt für die 4000er Baureihe• Pufferung der Ausgänge

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CMOS-Baureihen

• CD4000A: 1968-1976• CD4000/4500B: ab 1976• HEF4000B: ab 1976• High-Speed 74HC...: ab 1981

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Literatur

• Neil H. E. Weste, Kamran Eshraghian: Principles of CMOS VLSI Design, 2nd ed., Addison-Wesley, 1999

• John P. Uyemura: CMOS Logic CircuitDesign, Kluwer, 1999

• Kühn: Handbuch TTL- und CMOS-Schaltkreise, 2. Auflage, VEB Verlag Technik, Berlin, 1986