IEEE1394 インタフェース用 LSI MN8644002 - …...MN8644002...

IEEE1394インタフェース用 LSI

1

MN8644002SBP-2用 IEEE1394LSI

概　要MN8644002はSBP2に準拠したプロトコル制御回路を搭載した IEEE1394-1995シリアルバス規格準拠の

PHY層、LINK層ワンチップコントローラLSIです。本LSIを使用することにより、DVD-ROM/RAM, CD-ROM, HDDなどのストレージ装置に IEEE1394 I/Fを搭載することができます。

特　長• IEEE1394-1995シリアルバス規格準拠•転送レート

S100/S200対応PHY外付によりS400まで対応

•ポート数 : 1ポート• SBP2準拠

データ転送のハード処理化による高速転送Page Tableのハード処理化によるファームのオーバヘッドの削減

•非同期データ転送専用Async transmit FIFO : 48 quadletAsync receive FIFO : 48 quadletData transmit/Receive FIFO :4128バイト(1032 quadlet)

•シスコンインタフェースアドレスバス 8ビット、データバス 8ビットアドレス・データ分離モード

•転送データインタフェース 16ビットDMAバースト転送モード対応

用　途• SBP2プロトコル対応LINK層、PHY層内蔵 IEEE1394インタフェース用

保守廃止

保守予定品種、保守品種、廃品種を

一括して保守廃止と表記しています。

MN8644002 IEEE1394インタフェース用 LSI

2

ブロック図

SY

S_M

OD

E[2

: 0]

SY

S_D

[7 :

0]

SY

S_A

[7 :

0]

SY

S_N

WE

SY

S_N

RE

SY

S_N

CS

SY

S_W

AIT

SY

S_A

LE

SY

S_I

NT

MCU interface Interruptcontrol

Register

Rxfilter

PHYTEST

LINKCORE

DM

A in

terf

ace

PHY

SYSCLK

PHYTEST[1 : 0]

LREQ

PCTL[1 : 0]

PHYDATA[7 : 0]

PC

[2 :

0]

CM

C

PH

YR

ES

ET

XO XI

DIR

EC

T

FIL

TE

R

CP

S

PD

LPS

R1

R0

CN

A

NT

PB

TP

B

NT

PA

TP

A

TP

BIA

S

TE

ST

M2

TE

ST

M1

LINKRESET

DD[15 : 0]

NIOWR

NIORE

RAMTEST

MINTEST

SCANTEST

DMARQDATAFIFO

Timer

Engine

DTRF

ARF

ATF

Txfilter

保守廃止



IEEE1394インタフェース用 LSI MN8644002

3

端子配置図

888990919293949596

565758596061626364

TP

A1

81T

PB

IAS

182

N.C

.83

AVS

S84

AVD

D85

PLL

VS

S86

PH

YV

ER

87F

ILT

ER

AVD

DX

OX

IP

LLV

DD

R0

R1

AVS

SN

STA

ND

BY

NT

PA

180

TP

B1

79N

TP

B1

78AV

SS

77N

.C.

76N

.C.

75N

.C.

74N

.C.

73AV

SS

72C

NA

71P

C2

70P

C1

69P

C0

68C

MC

67AV

DD

DD

11D

D10

DD

9D

D8

DV

SS

DD

7D

D6

DD

5D

D4

VR

EF

OD

CD

D3

DD

2D

D1

DD

0D

VS

SLD

VD

D

VR

EF

OD

CD

D12

DD

13D

D14

DD

15D

VS

SN

IOR

DN

IOW

RD

MA

RQ

TE

ST

IOV

RE

FO

DC

66

987654321 16151413121110 17 18 19 20 21 22 23 24 25 26 27

AVS

S

DV

SS

LDV

DD

LIN

KN

RS

TS

CA

NT

ES

TM

INT

ES

T65

28 29 30 31 32

PHYDATA049PHYDATA150DVSS51PHYDATA252PHYDATA353PDVDD54PHYDATA455PHYDATA5DVSSPHYDATA6PHYDATA7PDVDDSYSCLKDVSSPDCPS

PDVDD48PCTL047PCTL146DVSS45PHYNRST44LPS43LREQ42NISO41TESTM240

3938373635

TESTM1PDVDDPHYTEST1PHYTEST0TESTDVSSDIRECT

SYS_D7SYS_D6SYS_D5SYS_D4

VREFSYSSYS_D3SYS_D2SYS_D1SYS_D0

SYS_INTLDVDD

DVSS

SYS_MODE2SYS_MODE1SYS_MODE0

SYS_NWESYS_ALE

DVSS

VREFSYSSYS_A0SYS_A1SYS_A2SYS_A3

DVSSSYS_A4SYS_A5SYS_A6SYS_A7

VREFSYSSYS_NCSSYS_NRE 34

105104103102101100999897

112111110109108107106

113114115116117118119120121122123124125126127

SYS_WAIT 33128

保守廃止




4

端子説明

Pin No. 端子名 I/O 説明備考

シスコンインタフェース(25ピン)

99 SYS_INT O シスコンへの INT出力端子 Active "L"

SYS_A[7 : 0]*1 I アドレス・データバス分離時シスコンからのアドレス入力端子

SYS_D[7 : 0]*1 I/O アドレス・データバス分離時はシスコンとのデータ入出力端子アドレス・データバス共用時はシスコンとのアドレス・データ時分割入出力端子

111 SYS_NWE I シスコンからのWrite enable信号入力端子 Active "L"

127 SYS_NRE I シスコンからのRead enable信号入力端子 Active "L"

126 SYS_NCS I シスコンからのチップセレクト信号入力端子 Active "L"

128 SYS_WAIT O 外部メモリウェイトがハンドシェイク時、外部メ Active "L"モリへのアクセス期間を延長する信号出力端子

110 SYS_ALE I アドレス・データバス共用時シスコンからのALE Fix "L"信号入力端子

112 SYS_MODE0 I シスコン I/Fモード0 Fix "H"

113 SYS_MODE1 I シスコン I/Fモード1 Fix "H"

114 SYS_MODE2 I シスコン I/Fモード2 Fix "L"

VREFSYS × 3 I Reference 3/5 V シスコン I/F用

ODC DMAインタフェース(19ピン)

DD[15 : 0] I/O 双方向データバス

24 NIORD I DMA_I/Fからのリードストローブ信号入力端子 Active "L"

23 NIOWR I DMA_I/Fからのライトストローブ信号入力端子 Active "L"

25 DMARQ O DMA転送リクエストの信号出力端子 Active "H"

VREFODC ×3 I Reference 3/5 V ODCI/F用

LINK TEST 関連(4ピン)

31 SCANTEN I スキャンテストモード設定用入力端子 Fix "L"

32 MINTEST I ASICテスト用入力端子 Fix "L"

35 TEST I TEST制御端子 Fix "L"

26 TESTIO I/O TEST用入出力端子 Open

LINKインタフェース(3ピン)

96 NSTANDBY I 内蔵LINKスタンバイ信号(0 : Link stop, 1 : Link on)

33 DIRECT I 内蔵LINK用Isolationモード切換端子 Fix "H"

30 LINKNRST I 内蔵LINK用リセット入力端子 Active "L"

注 ) *1 : バスは0がLSBです。

保守廃止




5

端子説明(つづき)

Pin No. 端子名 I/O 説明備考

PHY_LINK インタフェース(13ピン)

PHYDATA I/O 外付PHY使用時、内蔵LINK −外付PHY間のデー内部PHY使用時[7 : 0] タ入出力端子(モニタ時は内蔵LINK −内蔵PHY Open

間のデータ用モニタリング端子)

PCTL[1 : 0] I/O 外付PHY使用時、内蔵LINK −外付PHY間のCTL入出力端子(モニタ時は内蔵LINK −内蔵PHY

間のCTL用モニタリング端子)

LREQ I/O PHY-LINK間のLREQ信号入出力端子内部PHY使用時LINKと外部PHY接続時、出力端子 Open

PHYと外部LINK接続時、入力端子その他(モニタ時など)は出力端子

36 PHYTEST0 I PHY-LINKインタフェースモード切換入力端子 PHYTEST0 PHYTEST1

0 0 :通常PHY + LINKモード37 PHYTEST1 0 1 : LINKと外部PHY接続

1 0 : PHYと外部LINK接続1 1 :モニタモード

PHY 1394ケーブルインタフェース(5ピン)

82 TPBIAS1 O Port1 TPBIAS 外部PHY使用時

81 TPA1 I/O Port1 TPA Open

80 NTPA1 I/O Port1 NTPA

79 TPB1 I/O Port1 TPB

78 NTPB1 I/O Port1 NTPB

LINK/ODCインタフェース /シスコンインタフェース電源(11ピン)

LVDD ×3 I デジタルVDD(3 V)LINK用

DVSS ×8 I デジタルGND

PHY Power (18ピン)

AVDD ×3 I アナログVDD

AVSS ×5 I アナログGND

PDVDD ×4 I デジタルVDD(3 V)

DVSS ×4 I デジタルGND

PLLVDD I PLL VDD 外部PHY使用時も電源供給すること

PLLGND I PLL GND

保守廃止




6

端子説明(つづき)

Pin No. 端子名 I/O 説明備考(内部PHY使用時)

PHYその他(19ピン)

61 SYSCLK I/O 49.152 MHzクロック

93 R0 外部抵抗[5.9 kΩ(許容差 = ±2%)]

94 R1 外部抵抗[5.9 kΩ(許容差 = ±2%)]

43 LPS I LINK Power Status Fix "H"(IEEE1394-1995Std. 4.3.4.1 Self-ID Packet参照)

63 PD I Power Down : "H"入力時内部機能停止 Fix "L" *2

64 CPS I Cable Power Status : 抵抗[400 Ω(許容差 = ±10%)] Fix "H"

71 CNA O Cable Not Active : 全ポートがアクティブポートに接続されていない場合"H"出力。通常動作では出力固定。

88 FILTER I/O PLL外部容量(開放)

44 PHYNRST I 内蔵PHY用リセット入力端子 Fix "H"

39 TESTM1 I 内蔵PHYテストモード設定端子1 Fix "H"

40 TESTM2 I 内蔵PHYテストモード設定端子2 Fix "H"

87 PHYVER O 内蔵PHYバージョン信号(現在未使用)

90 XI I 外付発振子からの25 MHz発振入力

91 XO O 外付発振子からの25 MHz発振出力

41 NISO I 内蔵PHY用 Isolation設定端子 Fix "H"(L入力時、Isolationモード)

67 CMC I/O Configuration Manager Capable入力または Link-on出力 Fix "L"(IEEE1394-1995 Std. 4.3.4.1 Self-ID packet 参照)

68 PC0 I/O Power Class 任意69 PC1 I/O (IEEE1394-1995 Std. 4.3.4.1 Self-ID packet 参照)

70 PC2 I/O

注 ) *2 : 外部PHYを使用するときは"H"固定してください。保守廃止




7

電気的特性1.絶対最大定格 VSS = 0 V

項目記号定格単位

電源電圧 VDD − 0.3 ∼ +4.6 V

5 V基準電圧 Vref5 − 0.3 ∼ +5.7 V

入力電圧通常端子 VI − 0.3 ∼ VDD+0.3 V

5V対応端子 VI5 − 0.3 ∼ +6.0 V

出力電圧通常端子 VO − 0.3 ∼ VDD+0.3 V

オープンドレインセル VO5 − 0.3 ∼ 6.0 V

5V対応端子 − 0.3 ∼ Vref5+0.3 V

出力電流(TYPE-HL4) IO ±12 mA



許容損失 PD 1.05 mW

動作周囲温度 Topr −40 ∼ +70 °C

保存温度 Tstg −55 ∼ +150 °C

TYPE-HL4 端子名 : DD0 ∼ DD15, NIORD, NIOWR, DMARQ, TESTIO, SYS_INT, SYS_D0 ∼ SYS_D7,

SYS_ALE, SYS_NWE, MODE0 ∼ MODE2, SYS_A0 ∼ SYS_A7, SYS_NCS, SYS_NRE,

SYS_WAIT

TYPE-HL8 端子名 : PHYVER, LREQ, SYSCLK, CMC, PC0, PC1, CNA

TYPE-HL16 端子名 : PCTL0, PCTL1, PHYDATA0 ∼ PHYDATA7

注 ) 1. 絶対最大定格は、チップに印加しても破損を生じない限界値であり、動作を保証するものではありません。

2. すべてのVDD端子(LDVDD, PDVDD, AVDD, PLLVDD)、VSS端子は外部でそれぞれ電源とグランドに直接接続し

てください。

保守廃止




8

電気的特性(つづき)2.推奨動作条件

項目記号条件最小標準最大単位

電源電圧 LDVDD 3.0 3.3 3.6 V

PDVDD 3.0 3.3 3.6 V

AVDD 3.0 3.3 3.6 V

PLLVDD 3.0 3.3 3.6 V

5 V基準電圧 VREFODC 4.75 5.0 5.25 V

VREFSYS 4.75 5.0 5.25 V

周囲温度 Ta 0 70 °C

入力立ち上がり時間 tr 0 4 ns

入力立ち下がり時間 tf 0 4 ns

発振周波数 fOSC1 24.576 MHz Xtal 24.576 MHz

外部容量推奨値 CXI VDD = 3.3 V 33 pF

CXO 帰還抵抗内蔵 33

注 ) 1. 発振特性は、発振子の形式や外付け容量等の条件によって異なりますので、発振子メーカとご相談のうえ、適正条

件を決めてください。

2. AVDD, PLLVDDは共通であること。

XIXO

CXI

CXO

保守廃止




9


動作時 LINK IDD0 VI = VDDまたはVSS 134 mA 電源電流 VI5 = 5.0 VまたはVSS

PHY_Digital IDD1 f = 50 MHz 30 mA

VDD = 3.3 V,

PHY_Analog IDD2 Vref5 = 5.0 V 40 mA

出力開放

発振回路 : XO

内蔵帰還抵抗 Rf7 VI = VDDまたはVSS 313 940 2820 kΩVDD = 3.3 V

入力端子

入力CMOSレベル : SCANTEST, DIRECT, TEST, PHYTEST0, PHYTEST1, TESTM0, TESTM1, NISO

入力電圧 "H"レベル VIH VDD × 0.8 VDD V

入力電圧 "L"レベル VIL 0 VDD × 0.2 V

入力リーク電流 ILI VI = VDDまたはVSS −5 +5 µA

入力端子

入力CMOSレベルプルダウン抵抗付 : MINTEST

入力電圧 "H"レベル VIH V DD × 0.8 VDD V


プルダウン抵抗 RIL VI = VDD 10 30 90 kΩ

入力リーク電流 ILIPD VI = VSS −10 +10 µA

入力端子

入力LVTTLレベル : PD

入力電圧 "H"レベル VIH 2.0 VDD V

入力電圧 "L"レベル VIL 0 0.8 V

入力リーク電流 ILI VI = VSS −5 +5 µA

入力端子

入力TLL 5Vレベル : LINKNRST, LPS, PHYNRST, NSTANBY

入力電圧 "H"レベル VIH 2.0 5.25 V


入力リーク電流 ILI5 VI = VSS −10 +10 µA

出力端子

N-ch.オープンドレイン : SYS_WAIT

出力電圧 "L"レベル VOL IOL = 4.0 mA 0.4 VVI = VDDまたはVSS

出力リーク電流 IOZ5 VO5 = Hi-Z状態 −10 +10 µAVO5 = 5.25 VまたはVSS

電気的特性(つづき)3. DC特性

VDD = 3.0 V ∼ 3.6 V, VSS = 0.00 V, fTEST = 50 MHz, Ta = 0°C ∼ 70°C

保守廃止




10

電気的特性(つづき)3. DC特性(つづき)



入出力端子

入出力CMOSレベル : SYSCLK

入力電圧 "H"レベル VIH V DD × 0.8 VDD V


出力電圧 "H"レベル VOH IOH = −8.0 mA VDD − 0.6 VVI = VDDまたはVSS


出力リーク電流 IOZ VO = Hi-Z状態 −5 +5 µAVI = VDDまたはVSS

VO = VDDまたはVSS

入出力端子

入出力TTLレベル : PHYVER, LREQ, CMC, PC0 ∼ PC2, CNA



出力電圧 "H"レベル VOH IOH = −8.0 mA 2.4 VVI = VDDまたはVSS




入出力端子

入出力TTLレベル : PCTL0, PCTL1, PHYDATA0 ∼ PHYDATA7







保守廃止




11

電気的特性(つづき)3. DC特性(つづき)



入出力端子

入出力TTL 5V · LVCMOSレベル : DD0 ∼ DD15, NIORD, NIOWR, DMARQ, DMAACK, SYS_INT, SYS_D0 ∼SYS_ D7, SYS_ALE, SYS_NWE, MODE0 ∼ MODE2, SYS_A0 ∼ SYS_A7, SYS_NCS, SYS_NRE

入力電圧 "H"レベル VIH 2.0 Vref5 V




出力リーク電流 IOZ5 VO5 = Hi-Z状態 −10 +10 µAVO5 = 5.25VまたはVSS

PHY部

差動入力電圧 VID−100 ケーブル入力(S100) 142 260 mV

差動入力電圧 VID−200 ケーブル入力(S200) 132 260 mV

差動入力電圧 VID −ARB ケーブル入力 171 262 mV(アービトレーション時)

TPBIAS出力電圧 VCMA 1.665 2.015 V

差動出力電圧 VDO 172 265 mV

TPBIAS出力電流 ICMA 4.84 mA

スピードシグナル出力電流 ISS−200 S200 送信時 2.52 4.84 mA

スピードシグナル入力電流 ISS−200 S200 受信時 1.62 5.06 mA

差動入力電圧 VIH+ ケーブル入力 "1" 89 168 mV(アービトレーション時)

差動入力電圧 VIL− ケーブル入力 "0" −168 −89 mV(アービトレーション時)

4. AC特性


SYSCLK

クロック周期 tcyc 49.152 MHz

波形クロックデューティ dclk 50 %

保守廃止




12

twRD

trdrd

thdDD

tvDD

DD[15 : 0]Valid data Valid data Valid data

NIORD

DMARQ

trdrq

thd

VDD/2

thi

VclkVclk/2

tcyc

tsu

入力データ

クロック

出力データ

tod

VDD/2

dclk = thi/tcyc × 100

電気的特性(つづき)4. AC特性(つづき)

第1図入出力タイミング

タイミングチャート1. DMAインタフェース

1)READ動作(データ : SBP2 → ODC)

項目記号最小最大単位

DMARQ negate time trdrq 25 ns

DMARQ assert time trdrd 0 ns

NIORD "L" level pulsed width twRD 29 ns

Data output defined time tvDD 20 ns

Data output hold time thdDD 10 ns保守廃止




13

タイミングチャート(つづき)1. DMAインタフェース(つづき)

1)READ動作(データ : SBP2 → ODC)(つづき)

t

• LSI側でwaitをかけるときは、DMARQをネゲートする最小ネゲート期間は、t = 0 s

DMARQ

NIORD

2)Write動作(データ : ODC → SBP2)


DMARQ negate time twrrq 25 ns

DMARQ assert time twrrd 0 ns

NIOWR "L" level pulsed width twWD 29 ns

Input data set up time tsuDD 10 ns

Input data hold time thdDD 10 ns

twWD

twrrd

thdDD

t

tsuDD

DD[15 : 0]Data Data Data

NIOWD

DMARQ

twrrq

DMARQ

NIOWD

• LSI側でwaitをかけるときは、DMARQをネゲートする最小ネゲート期間は、t = 0 s

保守廃止




14

タイミングチャート(つづき)1. DMAインタフェース(つづき)

3)Data register access cycle time

4)DMA インタフェースの方向制御

リセット後 : 入力

Rxスタート ∼ データ転送完了 : 出力

それ以外 : 入力

項目記号最小最大単位備考

Data register access cycle time (NIORD) tdcy_RD 58 ns データ転送量 : 64 Kbyte以下

91 ns データ転送量 : 64 Kbyte以上

Data register access cycle time (NIOWR) tdcy_WR 58 ns

Fall time (NIORD/NIOWR) td 10 ns

NIORD/NIOWR

tdcytd

DD[15 : 0]OUTPUT

NIORD

OUTPUT

保守廃止




15

タイミングチャート(つづき)2.外部PHYインタフェース


SETUP(SYSYCLK → PHYDATA[3 : 0]) Tsu1 6.0 ns

SETUP(SYSYCLK → PCTL[1 : 0]) Tsu2 6.0 ns

HOLD(SYSYCLK → PHYDATA[3 : 0]) Thd1 6.0 ns

HOLD(SYSYCLK → PCTL[1 : 0]) Thd2 6.0 ns

SYSCLK

PHYDATA[3 : 0] Valid Valid

Tc1Tsu1

PCTL[1 : 0] Valid

PHY input from LINK

Valid

Tsu2

SYSCLK

PHYDATA[3 : 0] Valid Valid

Thd1

PCTL[1 : 0] Valid

PHY output to LINK

Valid

Thd2保守廃止




16

MCU(MN10200シリーズ)

MN8644002

SYSIF

ODC

DD[15 : 0]

[7 : 0]

NIOWRNIORD

DMARQ

DD[15 : 0]NIOWRNIORDDMARQ

NW

RN

RD

CP

UD

T[7

: 0]

CP

UA

DR

[17

: 0]

NC

SN

WA

ITO

DC

NIN

T[1

: 0]

NM

RS

TC

LKO

UT

1

MINI0300CORE MCU I/F

SY

S_M

OD

E1

SY

S_M

OD

E0

SY

S_I

NT

SY

S_W

AIT

SY

S_N

CS

SY

S_A

[7 :

0]S

YS

_D[7

: 0]

SY

S_N

RD

SY

S_N

WE

SY

S_M

OD

E2

Register

DM

A I/

F

DM

Aco

ntro

ller

[17 : 0]

[7 : 0]

システム応用例•アドレス・データ分離、8 bitバス、ハンドシェイクモード時

保守廃止




17

外形図(単位 : mm)• LQFP128-P-1818C

18.00±0.1096 65

1 32

64

33

97

128

20.00±0.20

(1.00)

0.50±0.200° to 10°

0.15

±0.0

5

18.0

0±0.

1020

.00±

0.20

1.70

max

0.10

±0.1

01.

40±0

.10

(1.2

5)

(1.25) 0.50 0.20±0.050.10 M

Seating plane0.10

保守廃止



本書に記載の技術情報および半導体のご使用にあたってのお願いと注意事項

(1) 本書に記載の製品および技術情報を輸出または非居住者に提供する場合は、当該国における法令、特に安全保障輸出

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特別な品質、信頼性が要求され、その故障や誤動作が直接人命を脅かしたり、人体に危害を及ぼす恐れのある用途

－特定用途(航空・宇宙用、交通機器、燃焼機器、生命維持装置、安全装置など)にご使用をお考えのお客様および弊

社が意図した標準用途以外にご使用をお考えのお客様は、事前に弊社営業窓口までご相談願います。

(4)　本書に記載の製品および製品仕様は、改良などのために予告なく変更する場合がありますのでご了承ください。した

がって、最終的な設計、ご購入、ご使用に際しましては、事前に最新の製品規格書または仕様書をお求め願い、ご確認

ください。

(5)　設計に際しては、絶対最大定格、動作保証条件(動作電源電圧、動作環境等)の範囲内でご使用いただきますようお願

いいたします。特に絶対最大定格に対しては、電源投入および遮断時、各種モード切替時などの過渡状態においても、

超えることのないように十分なご検討をお願いいたします。保証値を超えてご使用された場合、その後に発生した機器

の故障、欠陥については弊社として責任を負いません。

また、保証値内のご使用であっても、半導体製品について通常予測される故障発生率、故障モードをご考慮の上、弊

社製品の動作が原因でご使用機器が人身事故、火災事故、社会的な損害などを生じさせない冗長設計、延焼対策設計、

誤動作防止設計などのシステム上の対策を講じていただきますようお願いいたします。

(6)　製品取扱い時、実装時およびお客様の工程内における外的要因（ESD、EOS、熱的ストレス、機械的ストレス）による

故障や特性変動を防止するために、使用上の注意事項の記載内容を守ってご使用ください。

また、防湿包装を必要とする製品は、保存期間、開封後の放置時間など、個々の仕様書取り交わしの折に取り決めた

条件を守ってご使用ください。

(7)　本書の一部または全部を弊社の文書による承諾なしに、転載または複製することを堅くお断りいたします。

090506

保守廃止



IEEE1394 インタフェース用 LSI MN8644002 - …...MN8644002...

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