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Work in Progress - Do not publish System Design Forum: November 17, 2011, STRJ WG1 Design 1

2011年 11月17日JEITA半導体技術ロードマップ専門委員会（STRJ）設計ワーキンググループ(WG1) 中山勝敏

(ルネサスエレクトロニクス)

LSI設計技術のロードマップ～課題と解決策～

ITRS（国際半導体技術ロードマップ）の紹介


目次

◆ ITRS 概要紹介

◆ ITRS System Drivers章紹介

◆ ITRS Design章紹介

◆ ITRS Design章のメッセージ

◆ STRJ 設計WGの活動内容

◆ ITRS/STRJ Webサイト紹介


ITRS 概要

国際半導体技術ロードマップ（International Technology Roadmap for Semiconductors）世界５極(米国、日本、欧州、韓国、台湾)の専門家が作成・編集

・１５年後までの産業界の研究開発のニーズに関する「現時点での最良の予測」をロードマップとして提示（毎年改訂）

・ワールドワイドの半導体技術開発に対する協力および素材材料/製造装置における協調の指針

・研究開発投資判断の質を向上させ、研究の成果が最大になるように支援


ITRSの委員構成

半導体デバイスメーカ

その他

コンソーシア研究機関

大学

装置・材料メーカ

世界５極からの参加者の割合

所属別参加者の割合


ITRSとSTRJの協力体制・ITRSは１９９８年からスタート、STRJも同年に発足・奇数年に大改定、偶数年は小変更。今年は大改定の年・STRJは、国内独自活動も行い、それを報告書としてまとめている


エグゼクティブ・サマリーシステム・ドライバデザインテストとテスト装置プロセスインテグレーション、デバイス、および構造無線通信のための高周波およびｱﾅﾛｸﾞ・ﾐｯｸｽﾄﾞｼｸﾞﾅﾙ技術

新探究素子新探究材料フロントエンドプロセスリソグラフィ配線ファクトリインテグレーションアセンブリ＆パッケージング環境、安全と健康(ＥＳ＆Ｈ)歩留り改善計測モデリング＆シミュレーション

技術要求とその解決策を提示(Requirementsand Solutions)

ITRSの章構成


ITRSの扱う対象

ITRSでの定義

・More Moore(微細化）とMore than Moore(実装での工夫）を扱う


ITRSのお作法（その１）・達成すべき目標（Requirement）を数値でテーブル化・また、その数値の達成の可能性を色分けで表現


ITRSのお作法（その２）・達成のための課題解決策（Solution）の実現時期を色分けで予想・２社が実現したら達成とみなす


MPU/ASICのテクノロジトレンド

2016年18.9nm

54nm

2024年7.5nm

＊がテクノロジトレンド

・2016年に18.9nm、2024年に7.5nmまで微細化すると予想

ITRS2010


テクノロジの定義

・MPU/ASICでは、M1(メタル１層)のハーフピッチから算出

（注）統一した値ではなくデバイス毎に異なる値が使われる


電圧値のトレンド

電圧,周波数

Table PIDS3B Low Operating Power Technology RequirementsYear of Production 2009 2010 2011 2012 2013 2014 2015 2016

Bulk/UTB FD/MG 0.77 0.75 0.72 0.7 0.67 0.65 0.63 0.61

V dd : Power Supply Voltage (V) [9]

Power Supply Voltage

0

0.2

0.4

0.6

0.8

1

2009 2014 2019 2024

・LOPプロセスでは、電圧値が、2024年に0.46Vになると予想

ITRS2010


章構成 STRJ WGエグゼクティブ・サマリーシステム・ドライバ(System Drivers) WG1 設計デザイン(Design) WG1 設計テストとテスト装置 WG2 テストプロセスインテグレーション、デバイス、および構造 WG6 PIDS無線通信のための高周波およびｱﾅﾛｸﾞ・ﾐｯｸｽﾄﾞｼｸﾞﾅﾙ技術 WG6(SWG) RF新探究素子 WG12 ERD新探究材料 WG13 ERMフロントエンドプロセス WG3 FEPリソグラフィ WG5 リソグラフィ配線 WG4 配線ファクトリインテグレーション WG8 FIアセンブリ＆パッケージング WG7 実装環境、安全と健康(ＥＳ＆Ｈ) WG9 ES&H歩留り改善 WG11 歩留向上計測 WG14 メトロロジモデリング＆シミュレーション WG10 ﾓﾃﾞﾘﾝｸﾞ/ｼﾐｭﾚｰｼｮﾝ

ITRS章構成とSTRJでの担当WG


System Drivers章

ITRS

System Drivers

SOC MPU

E-Memory

AMS

Consumer Stationary

Consumer Portable

Networking

ITRSの製造技術および設計技術をドライブする製品分野と分野毎の仕様や要求を定義

日本が担当

【System Drivers章の目的】・新しい技術の導入は各ドライバ

(SOC/MPU/AMS/E-Memoryなど)に依存する。

・これらのドライバが ITRSすべての章の技術ロードマップを牽引。


Consumer Portable SOCモデル(以降CP-SOC)

MainMemory

PE-1

Peripherals

PE-2 PE-n…

MainPrc.

MainPrc.

MainPrc.

MainPrc. Main

Memory

PE-1

Peripherals

PE-2 PE-n…

MainPrc.

MainPrc.

MainPrc.

MainPrc.

携帯電子機器向けのSOCを想定

特徴：特定用途向けProcessing Engine（PE）を複数搭載

構造： Main Processor（マルチコア） + PE + Peripherals + Main Memory

Processing Engine （PE）：

特定機能にカスタマイズした回路ブロック（規模の大きい機能は複数のPEで実装）

Die Size：49mm2(2008)から44mm2(2023）へ縮小

Main Processor：搭載数は4(2008)から14(2023)へ増加

ロジック = 1MG （一定）、メモリ = 512kbit （一定）

Processing Engine

回路規模：ロジック = 250kG （一定）

メモリ = 64kbit （一定）

動作周波数：デバイス性能に比例し高速化

搭載PE数：チップ面積に搭載可能な最大個数

Main Memory：搭載PE数 X 1Mbit

Peripherals 回路規模：1.5MG （一定）

動作周波数： PEの25%


CP-SOCの複雑度と設計生産性要求値

0

5

10

15

20

25

30

35

20

09

20

10

20

11

20

12

20

13

20

14

20

15

20

16

20

17

20

18

20

19

20

20

20

21

20

22

20

23

20

24

設計

生産

性要

求値

［2

00

9年

値で

正規

化］

0

100

200

300

400

500

600

700

800

900

1000

新規

／再

利用

論理

回路

規模

　［

MG

］

再利用論理回路の規模新規設論理回路の規模設計生産性要求値（新規論理回路）

複雑度：論理回路規模：５３倍に増加（2009年⇒2024年）

（PE数：54個 ⇒ 3404個に増加（2009年⇒2024年））

設計生産性の要求値：３０倍に増加（2009年⇒2024年）

ITRS2010ITRS2010


CP-SOCのPerformanceとPower

総演算能力（∝＜デバイス性能＞×＜PE数＞）：

３５６倍に増加（2009年 ⇒ 2024年）

消費電力：０．９Wから７．２Wへ８倍に増加（2009年⇒2024年）

ITRS2010ITRS2010


Design章の構成～設計技術のロードマップ～

S y s te m d e s ig n

L o g ic /c irc u itP h y s ic a l D

D e s ig n v e rif ica t io n

D es ig n T e s t

D F M

P ro d u c tiv ity P o w e r D F M In terfere n c e R elia b ility

G e n e ra l C h a lle n g e sシリコン複雑度とシステム複雑度への対応

M a p p in g

K e y D e s ign C h alle n ge s５つの大きな課題

目標を定量化するための枠組み（＝設計工程）

S y s te m d e s ig n

L o g ic /c irc u itP h y s ic a l D

D e s ig n v e rif ica t io n

D es ig n T e s t

D F M

P ro d u c tiv ity P o w e r D F M In terfere n c e R elia b ility

G e n e ra l C h a lle n g e sシリコン複雑度とシステム複雑度への対応

M a p p in g

K e y D e s ign C h alle n ge s５つの大きな課題

目標を定量化するための枠組み（＝設計工程）

・設計生産性や消費電力など５つの設計課題を設定・その解決策を５つの設計工程で検討し、ロードマップ化


SLDのメッセージ～RTLよりも上位の新しい抽象レベルが必要～

• SYSTEM-LEVEL DESIGN

RTLでの記述に限界


L/C/Pのメッセージ～複数の設計パラメータを同時に考慮して最適化する～

• Asynchronous global signaling– 非同期クロックのハンドシェイクを用いたモジュールを増やし、

GALS(globally asynchronous locally synchronous)設計を促進する。

• Parameter uncertainty– 論理/回路設計でのプロセスばらつきの正確な考慮が必要

• Simultaneous analysis objectives– タイミング、消費電力、面積、SI/PI、ばらつきなど同時に解析。統計的手法も

本流化。

• Number of circuit families in a single design

• Analog content synthesized

• Adaptive／self-repairing circuits

• Full-chip leakage power

• ‘Native’ 3D design technology


Verificationのメッセージ～「場当たり的」から「構造的でフォーマル」な検証へ～

• 検証効率：10人の設計チームが1年で検証すべきゲートサイズ

– 2005年→2020年約60倍

• メソドロジ– フォーマル検証、SW/HW協調検証、フォーマル仕様記述の普及

• 再利用– 検証環境の再利用促進、検証IPの普及

• 検証の評価指標(メトリックス) – ファンクションカバレッジの適用率向上

• 検証容易化設計／検証容易化のための仕様表現

• 高位抽象レベル

• アナログ／ミックスドシグナル


DFMのメッセージ～ばらつきとリソグラフィへの対応～

• 設計課題としての歩留り予測と最適化– レイアウト(またはより上位設計)でのDFM対策

– 歩留りモデル

• ばらつきを補償する設計技術– 性能と消費電力の両方のばらつき

– システマティックとランダムばらつきによる統計的な歩留り損失

– プロセスの様々な要因(電源供給、温度、閾値電圧含む)ばらつきを引き起こす環境の最適化

• リソグラフィ制約に対応した設計フロー

22nm以降では、プロセスばらつきにより、LatchやInverterの故障率がSRAMと同程度になるとの記載もあり。


Design Costチャート

IC Im

plem

entatio

n Tool Set

RTL Functio

nal V

erif. Too

l Suite

Transaction Level M

odeling

Very Large Block Reuse

SMP Parallel Processing

Intelligent Testbench

Many Core Devel. Too

ls

AMP Parallel Processing

Executable Specification

Silicon

Virtual Prototype

System

Design Au

tomation

Software Virtual Prototype

Concurrent M

emory

IC Im

plem

entatio

n Tool Set

RTL Functio

nal V

erif. Too

l Suite

Transaction Level M

odeling

Very Large Block Reuse

SMP Parallel Processing

Intelligent Testbench

Many Core Devel. Too

ls

AMP Parallel Processing

Executable Specification

Silicon

Virtual Prototype

System

Design Au

tomation

Software Virtual Prototype

Concurrent M

emory

・ハードだけではなく、ソフトウェアも含めた設計コストチャートを掲載・ソフトウェアの設計コストの増大も大きな課題

ITRS2010


まとめ

• System Driver章– ITRSの製造技術および設計技術をドライブする製品分野と分野

毎の仕様や要求を定義

– これらのドライバが ITRSすべての章の技術ロードマップを牽引

– 今後、MoreThanMooreを牽引するドライバーの検討なども必要

• Design章

– 設計生産性や消費電力など５つの設計課題を設定

– その解決策を５つの設計工程で検討し、ロードマップ化

– 低消費電力技術のロードマップ化やソフトウェア設計課題をITRSとしてどこまで扱うかなどが課題


設計WGの活動内容（2006～2010年度）

2006年度

設計遅れ要因変化の分析と提言

・要因変化（3年間）の分析と課題解決策

DFMのSOC設計への影響考察

・ばらつきの影響の考察

2007年度

SOC設計技術ロードマップの詳細化/定量化

・論理検証と物理設計で「設計生産性向上」の

ロードマップを定量化

2008年度SOCの低消費電力設計技術の課題と解決策

・消費電力トレンド/低消費電力設計技術のロードマップ作成

2009年度SOC大規模化に向けての検証阻害要因分析

・検証課題の深耕

2010年度機能検証の解決策の深耕

・SOC機能検証技術の進展と今後の取り組み


目次


◆ ITRS Drivers章紹介






参考文献：関連ｗｅｂサイトのURL

• ITRSの公式ホームページ

– http://public.itrs.net/

– ITRS 2010update はじめ、ITRSの最新情報

• JEITAのロードマップのホームページ

– http://strj-jeita.elisasp.net/strj/index.htm

– ITRS 2009の日本語訳

– その他 STRJ（半導体技術ロードマップ専門委員会）の活動情報など

http://public.itrs.net/

http://strj-jeita.elisasp.net/strj/index.htm


END

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