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제 장 플립플롭과 관련소자5 (Flip Flops and Related Devices)

개요< >

조합 논리 회로 현재 입력에 의하여 출력이 결정- ( ) :

일반 디지털 시스템 조합회로와 기억소자로 구성- :

플립플롭- (flip-flop) :

이진 정보를 기억하는 메모리 소자

와 반전출력 를 가짐 또는 출력만Q(normal output) Q'( ) , Q

래치 쌍안정 멀티바이브레이터,∙

게이트 래치5-1 NAND

기본적인 플립플롭 개의 또는 개의 로 구성- : 2 NAND 2 NOR

S C state

1 1

0 1

1 0

0 0

hold

set

clear, reset

forbidden

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등가 회로-

래치의 동작은 과NAND SET

입력이 로CLEAR Active LOW

동작

다음 그림과 같이 등가적인

게이트 사용NAND

<== S'R' latch, S'C' latch

예제 다음 파형이 게이< 5-1> NAND

트 래치 입력에 인가되었다.

초기 이라 가정하고 의 파형Q = 0 Q

은?

예제< 5-2> contact bounce

의 현상 기계적 스위치의 조:

작에서 발생

이 상태는 몇 이지만 디ms

지틀 시스템의 동작에 심각한

영향을 미칠 수 있으므로 제

거하여야 한다

회로 필요==> debouncing

래치 사용==> SR

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게이트 래치5-2 NOR

게이트 래치의 동작은 로 동작NAND active LOW ,

게이트 래치는 로 동작 래치 래치NOR active HIGH <== SR , SC

S C state

0 0

0 1

1 0

1 1

hold

clear, reset

set

forbidden

예제 다음 파형이 래치에 인가되었을 때 출력 의 파형은< 5-3> NOR Q ?

초기상태 출력 Q= 0

예제 그림 는 빛의 차단을 검출하는 회로이다 빛은 스위치로< 5-4> 5-12 .

사용하는 이미터 공통으로 연결된 광트랜지스터에 맞추어져 있다 래치는 스.

위치 에 의하여 으로 되어 있다 만약 빛이 순간적으로 차단되어S1 0 CLEAR .

졌다면 어떤 현상이 나타나는가?

빛의 차단으로 인하여 트랜지스터

출력 는 가 되고 로Vo high SC=10

래치는 되어 로 이 울set Q=1 alarm

린다 이 상태에서 빛이 다시 통과.

되어도 이므로 래치는SC=00 hold

상태가 되므로 는 로 은Q 1 alarm

계속 울린다.

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전압을 인가했을 때 플립플롭의 상태-

전압이 인가되었을 때 초기 플립플롭의 상태를 확인하기 어려우므로 SET

또는 펄스를 가하여 초기 상태 설정 필요CLEAR

신호와5-4 Clock Clocked Flip Flops

디지틀 시스템은 동기적 혹은 비동기적으로 동작-

비동기 시스템 임의의 시간에 입력이 변하면 출력 변화- : any

동기시스템 클럭 신호에 의해 출력이 변화- :

를 클럭 신호로 사용pulse train or square wave

클럭이 시스템에 전달되고 클럭 천이 시에만 출력 변화

출력의 상태 변화를 일으키는 클럭 천이 파형-

에서 로 변화PGT (positive-going transition) : , 0 1↑

에서 으로 변화NGT (negative-going transition) : , 1 0↓

클럭 신호의 천이에 따라 출력 변화- (Clocked) F/F :

플립플롭Clocked

클럭 입력 또는1. : CLK, CK CP

삼각형 표시edge triggered : dynamic indicator( )

제어입력 기능에 영향 클럭에 동기되어 출력의 상태 결정2. : ,

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Setup and Hold Times

플립플롭의 안정 동작을 위한 타이밍 조건 :

- setup time, :

의 에지 변화가 일어나기 전CLK

입력의 레벨이 안정되어 있어야 하

는 최소시간

- hold time, :

의 에지 변화가 일어난 후 입CLK

력이 일정 레벨로 유지되어야 하는

최소시간

- 는 5 50 ns,∼ 는 범위0 10 ns∼

플립플롭5-5 Clocked S-C

상승에지 클럭에 의해 트리거되는 플립플롭S-C

하강에지 클럭에 의해 트리거되는 플립플롭S-C

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상승 에지 트리거 플립플롭의 내부회로S-C

기본적 래치1. NAND

회로2. pulse steering

회로3. edge detector

에지 검출회로

게이트 지연시간 수( ns

정도 을 이용하여 좁은)

폭의 펄스를 생성

그림 의 파형은* (b)

일 경우 많이 사용하NGT

는 파형은 대신, NOR

를 사용하면 아래NAND

의 파형과 같이 생성됨

플립플롭5-6 Clocked J-K

금지 상태가 없다- .

입력은- J, K

플립플롭의S-C

입력에 해당S, C

일 때- J = K = 1 :

토글 모드(toggle) ,

출력을 반전

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하강에지로 트리거되는 J-K F/F

플립플롭은 금지 상태가 없어 플립플롭보다 많이 사용- J-K S-C

플립플롭은 토글 동작이 있어 진 카운터로 사용- J-K 2 (binary)

에지 트리거 플립플롭의 내부회로J-K

와- Q 가 입력 와 로 각K J

각 연결feedback

조건에서 와J=K=1 Q

가 각각 반전 토글( )

토글상태에 대한 동작 해석-

펄스가 발생하였을 때 이고 는 라고 가정CLK J = K = 1 Q LOW

1) Q=0, 상태에서 은=1 NAND1 입력에 를 반전구동하여CLK* Q=1

이라면 는2) Q=1 NAND2 입력에 를 반전구동하여CLK* Q= 0

는 항상 반전되므로 토글동작을 한다==> Q .

이때 펄스는 매우 좁아야 한다 방지CLK* . <= multiple transition

플립플롭5-7 Clocked D

입력- : D (Data, Delayed)

출력은 클럭의 에지에 동기되어 입력을 그대로 따른다.

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플립플롭으로 플립플롭 구현SC D

로 플립플롭 구현J-K D

플립플롭의 응용 예 병렬 데- D :

이터 전송

조합회로 출력 는 의 하X, Y, Z CLK

강 에지에서 각 플립플롭의 출력D

에 저장 전송Q1, Q2, Q3 ( )

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래치5-8 D (Transparent Latch)

래치 가 없다D : edge detector .

입력 이 일 때 동작enable , EN 1 D F/F

<= Level triggered

신호 역할 라는 이름을 많이 사용**EN : Gate , Gated D latch

예제 입력파형에 대한 래치의 출력파형을 구하라< 5-7> D .

단 초기출력상태는, Q = 0

비동기 입력5-9

플립플롭 동기입력 및 등의 입력(synchronous input) : S, C, J, K D

입력에 동기되어 플립플롭 출력 결정CLK

비동기입력 (asynchronous input) : clear, preset, reset...

나 다른 입력에 상관없이 출력을CLK

또는SET CLEAR

비동기 입력 =>

, 동작active low

응답FF

1

0

1

0

1

1

0

0

동작clocked *

Q=1

Q=0

Not used

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예제 비동기입력을 가진 에지 트리거 플립플롭에서< 5-8>Active low J-K

로 연결 인가 입력에 따른 출력 파형은 초기J=K=1 , ? Q = 1

입력이 모두 로J,K 1

연결되면 토글모드로

동작 =>

의 에서CLK NGT

출력 반전 토글( )

이나preset clear

입력은 에 상관없clk

이 출력 결정.

기호5-10 IEEE/ANSI

74LS375 : 4bit D latch with enable input

플립플롭 타이밍5-11

플립플롭 를 사용할 때 고려하여야 할 타이밍 파라미터와 특성IC

과SETUP HOLD Time

데이타 시트에 기재된 최소값 와 를 만족하는 입력을 인가할 것

전달지연 시간Propagation delay ( )

입력 신호가 인가된 시간에서 출력 변화가 일어나기까지의 시간

지연시간은 입출력의 레벨에서 측정- 50 %

전달지연시간에는 와 에서 정도 최대값: 1 ns 100 ns ,

출력에 연결된 회로가 많을수록 부하의 수에 비례 증가( )

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최대 클럭 주파수 ( )

입력이나 트리거에 관련된CLK

신호에 사용될수 있는 최대주파수

회로의 동작속도에 의하여 결정

플립플롭회로에서 타이밍 문제5-12

대부분의 디지틀회로에서 플립플롭의 출력은 직접 또는 논리게이트를 통하

여 다른 플립플롭의 입력에 연결되며 이 플립플롭들은 같은 클럭신호에 동,

기되어 트리거

은 클럭펄스의 에서 변화하므- Q1 NGT

로 의 입력인 도 가 같은, Q2 J2 Q2 NGT

를 받는 동안 변하게 되므로 값을 만

족하지 못하므로 의 출력은 불안정Q2

초기값으로 라면 의- Q1=1, Q2=0 , CLK

하강에지 전 은 는Q1 J1=K1=1, Q2

이다J2=Q1=1, K2=0 .

하강 에지에서 은 전달지연시간- Q1

뒤에 가 된다 이때0 . 이 의Q2

홀드시간 보다 길지 않다면 의 응, Q2

답은 예측할 수 없게 된다.

최근의 에지 트리거 플립플롭의 는 이하로 인 경우가 많아 이런 문5 ns 0

제가 발생하지 않는다.

플립플롭의 출력은 클럭의 천이 이전에 그 동기 제어 입력들에 나타나는 현

재의 논리 레벨에 의하여 결정된다.

예제 그림에 나타낸 파형을 플립플롭에 인가하였을 경우< 5-10> NGT J-K

출력 를 구하라Q .

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단, 초기값은= 0, Q = 0

에서 로t2 hold Q=0

에서 으로t4 set Q=1

에서 로t6 clear Q=0

에서 로t8 toggle Q=1

그외 시간에서는 출력은F/F

no change (hold)

* 출력은 의 바로 이전에 인가된 입력에 의하여 결정F/F clk NGT

마스터 슬레이브 플립플롭5-12 /

두 개의 을 와 로 연결F/F master slave

에지 트리거형으로 동작함==>

형MS SR F/F

으로 초기화Q=0

인가S=1, R=0

마스터 슬레이브 는 와 유사- / F/F NGT F/F

단점 이 인 동안 제어 입력은 안정되게 유지할 것[ ] CLK HIGH

플립플롭 동기화5-15

디지틀 시스템은 클럭에 동기되어 동작하여야 안정 동작

비동기 입력의 결과를 동기화시키는 방법

예제 는 인 동안에만 출력 에 나타나게 할 때< 5-11> CLOCK A=1 X ,

가 비동기여서 스위치를 동작시키는 시A A 간에 따라 클럭파형이 불완전

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신호를 입력에 연결하여A D

동기화

에서 출력Q=HIGH AND X

에 완전한 클럭펄스가 통과

입력 순차의 검출5-16

출력이 입력의 순서에 따라 될 때의 회로 예active

게이트는 두 입력 가 모두 일 때를 알 수 있지만AND A, B HIGH

그 순서에는 상관없이 출력은 응답 ==>

가 먼저 가 된 후 가 가 될 때 출력을 로 하는 회로A HIGH B HIGH HIGH

그림의 와 의 파형은 가 가 되기 전에 가 가 되어야만(b) (c) B HIGH A HIGH X

가 가 됨을 나타낸다HIGH .

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데이터의 저장과 전송5-17

플립플롭의 일반적인 특징- :

정보 또는 데이타의 저장

의 데이터 저장 기능을 레지스터 라 한다F/F (register) .

플립플롭 레지스터에 저장된 데이터의 이동 전송- , : (transfer)

예 플립플롭을 사용한 두 플립플롭간의 동기형 데이타전송< > S-C, J-K, D

동기 전송 동기된 클럭입력신호 사용 그림- : ( 5-40)

비동기 전송 플립플롭의 비동기식입력을 이용하여 수행 그림: ( 5-41)

이면 출력은enable=0 NAND 1

출력은 불변==> B

이면 는 와enable=1 NAND A A'

에 따라 또는 이 되어1 0

는 혹은B set clear

병렬 데이터 전송

병렬 동기형태로

레지스터 내용이X

레지스터로 전송Y

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직렬 데이터 전송 시프트 레지스터5-18 :

시프트 레지스터 회로(shift register)

플립플롭에 저장된 값을 매 클럭펄스마다 한 플립플롭 자리수 이동( )

레지스터 사이에서의 직렬전송

비트 레지스터의 내용이 레지스터로 직렬 전송되는3 X Y

시프트 레지스터 회로

동작Shift left

위 그림에서 각 의 입력과 출력을 반대 축 대칭 로 연결F/F (y )

병렬과 직렬전송

병렬전송은 모든 정보가 하나의 펄스에 의해 동시에 전송-

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직렬전송은 비트 정보 전송에는 개의 클럭펄스가 필요- N N

병렬전송은 직렬전송보다 속도가 빠르다.

직렬전송은 배선 연결이 적다

병렬전송과 직렬전송의 장점을 이용 직 병렬 시프트 레지스터- : ,

주파수 분할 및 카운트5-19

주파수 분할 및 카운트 동작 플립플롭의 토글 동작 사용- : J-K .

입력 일 때 하강 또는 상승 에지에서 출력 는 토글J=K=1 , CLK ( ) Q

그림MOD-8 binary counter ( 5-45)

비트 사용 비동기형 카운터3 JK , ripple counter,

출력은 의 가 발생할 때마다 토글1. X0 CLK NGT

출력 주파수는 주파수의X0 CLK 1/2

출력은 의 출력이 에서 으로 변할 때마다 토글2. X1 X0 1 0

주파수는 출력의 이고 의X1 X0 1/2 CLK 1/4

의 출력은 출력이 에서 으로 변할 때마다 토글3. X2 X1 1 0

주파수는 출력의 이고 의X2 X1 1/2 CLK 1/8

각 플립플롭 출력은 구형파 듀티 사이클4. : 50 %

각 플립플롭은 입력주파수를 로 분할 주파수 분주기- 2 :

적당한 개수의 플립플롭을 사용하여 의 배수로 주파수를 분주2

개의 플립플롭을 사용하면 최종주파수는 입력주파수의N 1/2N

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카운트 동작

그림 은 주파수 분주기외에 진 카5-47 2

운터 로도 동작(binary counter)

까지- 000 - 111

개의 클럭펄스를 계수8

비트 카운터N binary

- 0 ~ 2N 까지 계수- 1

상태 천이도(state transition diagram)

플립플롭의 상태 변화를 나타냄

각 원은 진 숫자를 가리키는 하나의 상태표현- 2

화살표는 클럭이 인가되었을 때 상태천이 방향을 표현-

카운터나 다른 순차 회로를 설명 해석 설계할 때 상태천이도 사용- , ,

수MOD

그림 의 카운터 계수기 는- 5-47 ( ) 23 개의 다른 논리상태= 8

에서 까지 표현 카운터(000 111 ) ==> MOD-8

수는 카운팅 값으로 나타나는 논리상태의 최대수- MOD

개의 플립플롭으로는 에서 까지의 진수를 계수하므로4 0000 1111 2

카운터MOD-16

개의 플립플롭 사용- N : 2N개의 다른 논리상태를 표현

MOD-2N 카운터, 0 ~ 2N 까지 카운트-1

계수기의 수는 최종단 플립플롭의 주파수를 표현- MOD

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예 비트 카운터는 개의 플립플롭으로 구성되어) 4 4

MOD-24 카운터인 동시= MOD-16

입력주파수를 로 만드는 주파수 분주기1/16

예제 개의 로 구성되는 카운터 회로에서 입력에< 5-14> 6 F/F

가 인가되었을 때1MHz ,

의 출력에 나타나는 주파수는(b) Q5 ?

f = 1MHz / 26 = 15.625 Khz

마이크로컴퓨터 응용5-20

내부에 있는 레지스터에서 외부 레지스터로 정보를 전송하는 과정MPU

진수를 의 데이터 출력에 적재1. 2 D0 D3∼

목적 레지스터 를 선택하기 위하여 를 통해2. X A8 A15∼

적당한 어드레스값 발생

데이타와 주소가 안정되면 는 클럭펄스 를 발생하여3. MPU CP

데이타를 로 병렬전송X

슈미트 트리거 소자5-21

슈미트 트리거 펄스파형 정형 회로로 사용(schmitt trigger) :

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슈미트 트리거의 히스테리시스 특성

출력은 입력이 상승 임계치 전압- (positive-going threshold) VT+를 넘을

때까지 에서 로 변하지 않는다 한번 출력이 가 되어 입력이HIGH LOW . LOW

VT+ 아래로 떨어지더라도 입력이 하강 임계치, (negative -going threshold)

전압 VT- 아래로 내려가기 전까지는 그대로 유지.

개의 임계치 전압은 논리집합에 따라 변하지만2 VT-는 VT+보다 낮다.

두 개의 다른 스위칭 점- (VT+, VT- 을 히스테리시스 라 한다) (hysterisis) .

슈미트 트리거는 신호를 신호 정형- slow changing fast changing

개의 인버터7414, 74LS14, 74HC14(6

단안정 멀티바이브레이터5-22 (One-Shot multivibrator)

일정한 펄스폭의 단일 펄스 생성회로 개의 출력 와- , 2 Q 를 가짐

입력에 의해 트리거되기전에는 안정된 출력상태유지- (Q=0, =1)

한번 트리거되면 출력은 반대 논리상태, (Q = 1, 가 되고= 0)

이 상태는 부에 연결된 값에 의해 결정되는OS R, C 동안)

준안정상태 유지(quasi-stable state)

시간후에 출력은 안정상태 로 복귀되고 재트리거될때까지 유지(Q =0)

- 는 수 에서 수십 초로 그 값은 외부에 있는 소자ns RT와 CT로 결정

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Non-retriggerable OS 재트리거할 수 없는( OS)

위치 에서 가 발생하면 는1. a, b, c, e PGT OS 시간 동안 준안정상태로

트리거되어 시간 후에 안정상태로 복귀

위치 와 에서 가 발생해도 가 이미 준안정상태에 있기 때문에2. d f PGT OS

출력은 불변 가 재트리거되기 전에 안정상태로 복귀해야 한다. OS .

의 출력 펄스폭은 입력펄스폭에 무관하게 같다3. OS .

는 의OS RT와 CT에 의해 결정 : = 0.7 RTC․ T이다.

Retriggerable OS (재트리거할 수 있는 OS)

출력이 준안정상태 동안 재트리거되면 새로운, 동안 준안정상태 유지

출력 파형의 모양은 일정하지 않다.

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소자IC

74121, 74LS121 : Single Non-retriggerable OS IC•

74221, 74LS221, 74HC221 : Dual Non-retriggerable OS IC•

와74122 74LS122 : Single retriggerable OS IC•

74123, 74LS123, 74HC123 : Dual retriggerable OS IC•

74LS121 Non-retriggerable monostable multivibrator◆

각 트리거 입력 와 는 에지에 민감하다 가 인 상태에서 이나A B . B HIGH A1

에 하강 에지가 인가되면 가 트리거되고 이나 가 이고 에A2 Q , A1 A2 LOW B

상승 에지가 인가될 때 트리거

순차회로의 분석5-23

단계별 절차에 의해 순차회로를 분석하는 방법-

전체 회로도를 조사하여 카운터 또는 시프트 레지스터 등의 회로 확인1.

첫번째 클럭이 인가되기 전 각 플립플롭의 입 출력 레벨을 구한다2. , , .

클럭이 인가된 후 각 플립플롭의 다음 출력 상태를 를 이용하여 결정3. 2

다음 입력펄스에 대해 단계 와 을 반복4. 2 3

예제 다음 회로의 의 논리파형은< 5-16> X, Y, Z, W, A ?

모든 플립플롭 초기값은 클럭펄스는0, 1 kHz

비트 카운터로 연결1. 3

출력은NAND XY'Z'

는 초기는 모두 이므로 모든 에는 이 연결2. F/F 0 , W=1, J,K 1

첫 번째 클럭의 인가 후3. NGT Z=1, X=Y=0, W=1

두 번째 후4. NGT XYZ=010, W=1

번째 후3 NGT XYZ=011, W=1

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번째 후4 NGT XYZ=100, W=0

번째 인가되어도 불변5 NGT Z ,

으로 계속 유지XYZ=100

카운터 동작 중지<==

클럭 생성 회로5-24

쌍안정 멀티바이브레이터- (bistable multivibrator)

두 가지의 안정상태 플립플롭,

단안정 멀티바이브레이터- (monostable multivibrator)

한가지의 안정상태, One-shot Multivibrator

비안정 멀티바이브레이터 (astable or free running multivibrator)∙

안정상태가 없다 개의 비안정 상태 사이에서 발진. 2

클럭 신호 생성에 사용

슈미트 트리거 발진기

타이머555

단안정 혹은 비안정 멀티바이브레이터로서 사용

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를 사용한 비안정 발진기555

번핀Threshold(6 ), Trigger(2), discharge(7), reset(4),

출력Vcc(8), Gnd(1), (3), control input (5)

동작 전원 4-18V

출력은 최대 의 전류를 공급하거나 싱크 가능200 ==>㎃

고전류를 필요로 하는 디스플레이나 릴레이를 직접 구동 가능

를 이용한 단안정 멀티바이브레이터555

와 를 묶어 를 통해 접지Threshold discharge C

입력에 입력 트리거 인가Trigger

수정 제어 발진 회로(Crystal-controlled oscillator)

압전 현상 수정에 교류를 인가-

시켰을 때 수정이 진동하는 특성

이용.

안정된 발진특성

수백 발진주파수20㎑ ∼ ㎒

인버터를 이용한 수정 발진기

게이트를 증폭기로 동작하게 하고 입력과 출력 사이에 궤환저항 사용

회로는 공진 주파수를 조정할 수 있는 콘덴서 사용TTL trimmer

버전에서는 출력이 와 사이CMOS 0V Vcc

5 플립플롭회로에 대한 고장 점검-25

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번째 클럭 펄스부터 는3 X0

토글 동작.

을 의미=> J0=K0=1 ,

의 펄스에서는0-2 clear

=> J0=0, K0=1,

또는 J0=K0=0

따라서 에 이 인가되었K0 1

다고 가정하면

번째 이후부터 이므로3 J0=1

동작이 가능X0

은 입력은 로TTL floating 1

취급되므로 가K0 open

Clock Skew

동기회로에서 발생하는 클럭 신호의 지연