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RST-Labor
Bericht zum Referat
MIPS R10000
Autoren:
Nico Heins (I5I) Timo Weichler (I5EI)

Nico Heins (I5I) RST-Vortrag Timo Weichler (I5EI) MIPS R10000 02.07.01
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Inhaltsverzeichnis
Die Firma MIPS _________________________________________________________ 3
Kurze Historie der MIPS R-Serie__________________________________________ 3
Der MIPS R10000 Prozessor______________________________________________ 4 Leistungsmerkmale _______________________________________________________ 4
Features ________________________________________________________________ 4
Grundstzliche Strukturen_________________________________________________ 5
CACHE-Design und Zugriffsstrategien____________________________________ 6
Die Pipeline______________________________________________________________ 8 Fetchphase ______________________________________________________________ 9
Decodephase_____________________________________________________________ 9
Stufe 3__________________________________________________________________ 9
Floatingpoint-Multiplizierer _______________________________________________ 9
Floatingpoint-Dividierer und Radizierer _____________________________________ 9
Floatingpoint-Addierer____________________________________________________ 9
Integereinheit 1 _________________________________________________________ 10
Integereinheit 2 _________________________________________________________ 10
Load/Store _____________________________________________________________ 10
Stufe 7_________________________________________________________________ 10
Branch-Prediction_______________________________________________________ 11
Register Renaming ______________________________________________________ 13
Out of Order Execution__________________________________________________ 14

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Die Firma MIPS MIPS Technologies ist der Nachfolger des Prozessorgeschfts von MIPS Computer Systems, Inc., welches 1984 gegrndet und 1992 von Silicon Graphics, Inc. an sich gezogen wurde. Silicon Graphics, Inc. hlt mehr als 80 Prozent Eigentum von MIPS Technologies, Inc. Durch Entwicklungen auf dem embedded Markt arbeitet MIPS mit vielen namhaften Firmen zusam-men, wie beispielsweise Broadcom Corporation, LSI Logic Corporation, NEC Corporation, Philips Semiconductors, Texas Instruments, Toshiba Corporation, Commquest (IBM), Sony Corporation. MIPS Technologies, Inc. entwickelt kostengnstige high-performance 32- und 64-bit RISC Prozessoren fr den Endbenutzer und den high-end embedded Markt. Entwicklungen von MIPS Technologies sind Bestandteile von Produkten wie beispielsweise Video- Spielkonsolen, digitalen Kameras und handlichen Rechengerten, die Microsoft Windows CE untersttzen. MIPS Technologien knnen in einem groen Anwendungsbereich von Video Games, wie z.B. Nintendo 64 und die Playstation Spielkonsole, gefunden werden. Aber auch in Network Computers von Tektronix und in Network Computing Devices, Inc., handlichen Gerten unter Benutzung von Microsoft Windows CE und Philips Velo 500, Samsung PalmPC und NEC MobilePro 750c und digitalen set-top Boxen von General Instruments, EchoStar Communications Corporation und WebTV. Aber auch in anderen Andwendungen von Arcade Games, Kommunikationsgerten und mehr. Die MIPS-Architektur entfaltet ihre Kraft in einer Reihe von Anwendungen wie Laser-Drucker von Hewlett-Packard, Okidata und Lexmark sowie zahlreiche Kopierer, genauso wie Router von Cisco, Bay Networks und weitere. Kurze Historie der MIPS R-Serie Heute gibt es mehr als 35 separate Teams zur Entwicklung MIPS-basierter Produkte. Es existieren mehr als 80 verschiedene MIPS Prozessoren, die entwickelt wurden und vermarktet werden von MIPS Technologies, Inc. und/oder den Partnern. Folgend kurz eine Auflistung der Hhepunkte von MIPS:
- 1991: R4000TM erster kommerzieller 64-bit Microprozessor. - 1995: R4700TM ernannt zum "Microprocessor of the Year" von
Microprocessor Report. - 1996: MIPS wurde zur grten und am schnellsten wachsenden RISC
Architektur in der Welt mit 19,2 Mio. Prozessoren. MIPS verzeichnete mehr als zehnfaches Wachstum von 1994 bis 1996.
- 1997: MIPS Vertragspartner verkauften 48 Millionen Prozessoren und MIPS wurde dadurch die erste RISC Architektur in der Geschichte, die Motorola's 32-bit 68000 CISC Einheit bertraf
- 1997: NEC's MIPS RISC VR4300TM wurde zum "Microprocessor of the Year" ernannt von Microprocessor Report.

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Der MIPS R10000 Prozessor
Leistungsmerkmale Der R10000 ist ein Einchip superskalarer RISC-Mikroprozessor, der eine konsequente Weiterentwicklung der Prozessoren R2000, R3000 (Embedded Systems), R6000, R4400 (bekannt aus NintendoTM und Freunden) ist. Skalierbarkeit bezeichnet die Mglichkeit, die Zahl der Prozessoren mit dem tatschlichen Rechenbedarf zu erweitern, ohne dass eine andere Betriebssoftware erforderlich wird. Neben der dynamischen Erweiterbarkeit eines Rechnersystems ist auch eine Reduktion der Zahl der Prozessoren im laufenden Betrieb von Wichtigkeit, da bei groen Prozessorzahlen die Wahrscheinlichkeit eines Prozessorausfalls erheblich zunimmt. Die Skalierbarkeit erlaubt in solchen Fllen die Fortsetzung des Betriebs mit einer geringeren Zahl von Prozessoren. Diese Konzeption erhlt allerdings dadurch einen empfindlichen Dmpfer, dass bei der effizienten Verteilung einer Berechnung auf mehrere Prozessoren die Laufzeit durch die Zahl der verfgbaren Prozessoren sowie die Art ihrer Kommunikation erheblich beeinflusst wird. Der Ausfall von einem oder mehreren Knoten kann dann ber die Leistungsreduktion hinaus zu zustzlichen Leerzeiten der verbleibenden Prozessoren und damit zu einer substantiellen Verschlechterung des Durchsatzes fhren. Deshalb wird der Wert einer Skalierbarkeit in erster Linie fr die Bearbeitung unabhngiger Auftrge, als den Multiprogram-mierungsbetrieb, gesehen. Der R10000 wurde in der MIPS ANDES-Architektur realisiert, was ausgeschrieben heit Architecture with Non-sequential Dynamic Execution Scheduling oder Architektur mit nicht-sequentieller Befehlsausfhrung.
Features
- 64-bit Architektur - Kerntakt bis 200 MHz - 599-Pin Ball-grid-Array - max. 30 Watt Leistungsaufnahme - Implementierung mit dem MIPS IV Befehlssatz - Abwrtskompatibel zu lteren MIPS-Befehlsstzen, auch ltere 32-Bit
Applikationen (MIPS I + II ) - Dekodierung von bis zu vier Befehlen pro Zyklus - fnf Ausfhrungseinheiten:
- zwei Integer-Einheiten - zwei Floatingpoint-Einheiten - eine Load/Store-Einheit
- in jeder der fnf Ausfhrungseinheiten ist eine Pipeline vorhanden - Untersttzung von Registerrenamig - Untersttzung von dynamischer Befehlsverteilung und Out-Of-Order-
Execution - Spekulative Ausfhrung von Befehlen nach einem Sprung gem einer
Vorhersage (branch-prediction) - Nichtblockierende Cache-Interfaces
Pin-Ball-Grid-Array

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- Primr-Cache ist zweifach assoziativ und fr Daten und Code jeweils 32K-Byte gro
- Sekundres Cache-interface/-controller, zweifach assoziativ - Systeminterface mit Multiprozessoruntersttzung, nicht blockierend - ca. 6,7 Millionen Transistoren
Grundstzliche Strukturen
Das Schema des MIPS R10000 zeigt seine grundstzlichen Strukturen. Es sind deutlich die Pipelines sowie der Taktgeber in der unteren Bildhlfte zu erkennen. Auf der oberen Bildhlfte befinden sich die Caches. Der 1st Level Cache sitzt auf dem Prozessorchip, whrend sich der 2nd Level-Cache auerhalb befindet. Auf die genaue Arbeitsweise soll folgend eingegangen werden. CACHE-Design und Zugriffsstrategien
Schema R10000 Abbildung R10000

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Der Prozessor verfgt ber einen fr Daten und Befehle getrennten 1st-Level- Cache mit einer Gre von jeweils 32 KB. Beide Caches sind zweifach assoziativ. Der Befehlscache hat eine feste Zeilenlnge von 16 Words, der Datencache eine von 8 Words. Fr den 2nd-Level-Cache ist ein Cachecontroller mit Untersttzung fr Multiprocessing im Chip vorhanden, der von 512 KB bis zu 16 MB gro sein kann und ebenfalls zweifach assoziativ ist. Die Lnge der Cachezeilen ist zu 16 oder 32 Words konfigurierbar und bei einer Konfiguration zu 32 Words und einer Gesamtgre bis 2 MByte wird der korrekte Cache-Weg statistisch vorhergesagt. Alle Cacheebenen arbeiten nach dem Writeback-Algorithmus und mit einer LRU-Strategie.
Im Fall eines Miss-on-Cache-Write kommt eine sogenannte Fill-on-write miss-Strategie zum Einsatz, die nach o.g. Mechanismus Platz im 1st-Level-Cache schafft, um die Daten mglichst schnell loszuwerden. Beim zyklischen Write-Back geschieht dieses nach gleichem Prinzip im 2nd-Level-Cache, es wird dort Platz geschaffen und spter erst in den Hauptspeicher geschrieben. Folglich gibt es in diesem Prozessor kein Write-through, mit Ausnahme von Bereichen fr die das Caching deaktiviert wurde. Fr Speicherbereiche mit deaktiviertem Cache gibt es noch die Mglichkeit eine uncached-accelerated-Strategie zu benutzen, die vier Speicherzugriffe abpuffert und diese dann gesammelt, wenn mglich im Blockmode, zurckschreibt. Dieses ist

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besonders fr Zugriffe auf Videospeicher von Interesse, wo der Videochip zur Darstellung immer die aktuellen Daten braucht und nicht darauf warten kann, dass die Daten die Caches durchlaufen hat. Der uncached-Mode ist notwen

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