Ubung 3 zur Vorlesung ”Integrierte Digitalschaltungen“Thema: Logik-Schaltungen in CMOS-Technologie I, 04.06.2013

Aufgabe 1: Logikschaltungen

Mit Hilfe einer CMOS-Logikschaltung soll die Bereitschafts-LED eines Handys angesteu-ert werden. Fur den Eingang der zu entwerfenden Logik stehen folgende Signale zurVerfugung:

• E1: Logisch 0, wenn der Akku noch geladen ist.

• E2: Logisch 0, wenn das Handy an einer Spannungsversorgung betrieben wird.

• E3: Logisch 0, wenn der Empfang in Ordnung ist.

• E4: Logisch 0, wenn das Handy eingeschaltet ist.

(Es stehen ausschließlich diese vier nicht invertierten Signale zur Verfugung!)

a) Entwerfen Sie die statische Logikschaltung mit Pull-Up- und Pull-Down-Netzwerk,welche die Bereitschafts-LED dann einschaltet, wenn:

– ... der Akku noch gut ist, oder es an der Spannungsversorgung hangt ...

– ... und der Empfang in Ordnung ist...

– ... und es eingeschaltet ist!

b) Angenommen das Ausgangssignal wird durch einen Wechsel der Eingangssignalevom High-Pegel auf Low (Masse) gezogen. Markieren Sie in der Logikschaltungdie Transistoren, die im ungunstigsten Schalt-Fall den Entladestrom fuhren! Durchwelche Maßnahme bei der Transistordimensionierung kann man der langeren Ent-ladezeit entgegenwirken? Begrunden Sie Ihre Antwort anhand einer Formel!

c) Entwerfen Sie nun eine weitere Schaltung aufbauend auf Aufgabenteil a), die eineEmpfangs-Warn-LED ansteuert, wenn:

– ... der Akku noch gut ist, oder es an der Spannungsversorgung hangt ...

– ... und der Empfang nicht in Ordnung ist...

– ... und es eingeschaltet ist!

d) Realisieren Sie die Schaltung aus c) mit Hilfe von NAND-, NOR- und NOT-Gattern!

e) Erganzen Sie die Schaltung aus c) nun so, dass sich das Ausgangssignal nur dannandern kann, wenn ein differentielles ”Anderungsfreigabe“-Signal gesetzt wird!

Aufgabe 2: Parasitare Effekte

Gegeben ist das Layout in Abb. 1. Es besteht aus zwei Logikblocken, die durch eineLeitung aus Polysilizium miteinander verbunden sind. Es gilt:

UDD = 1,3 V |Uthn,p| = 0,3 V kn,p = 2,5 mAV2

C′Metall−Sub = 70 aFµm2 C′Source,Drain−Sub = 2 fF

µm2 R′PolySi = 5 Ω2

C′PolySi−Sub = 140 aFµm2 C′PolySi−Kanal = 6 fF

µm2

Abkurzungen: ”Sub“ fur Substrat und ”PolySi“ fur Polysilizium.

a) Welche logische Grundschaltung stellen die Logikblocke in Abb. 1 dar?

b) Geben Sie ein Ersatzschaltbild fur diese Schaltung auf der Basis des einfachenRC-Modells an!

c) Bestimmen Sie die parasitaren Kapazitaten COXn,p und CDBn,p der Transistoren!

d) Bestimmen Sie die parasitare Kapazitat CLtg und den parasitaren Widerstand RLtg

der Leitung zwischen den beiden Logikblocken!Hinweise: Die Kapazitaten zur Wanne sind gleich denen zum Substrat. Nur derunverzweigte Teil der Polysilizium Leiterbahn tragt zu RLtg bei.

e) Berechnen Sie die Verzogerungszeit tp des ersten Logikblocks nach dem einfachenRC-Modell unter Vernachlassigung von RLtg!

f) Wie andert sich die Verzogerungszeit tp, wenn RLtg nicht vernachlassigt wird?

Im Folgenden soll RLtg verbachlassigt werden.

g) Wie hoch ist die maximale Schaltfrequenz fmax des ersten Logikblocks?

h) Wie hoch ist die maximale dynamische Verlustleistung des ersten Logikblocks?

i) Wozu dient eine Treiberstufe und wie kann man diese aus Invertern aufbauen?

Abb. 1: Draufsicht eines Layouts