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VHDL Coding-Guidelines Die foldenden Coding-Guidlines sollen grundsätzlich bei der Hardware Beschreibung mit VHDL verwendet werden: z File-Namen sollen immer dem Entity-Namen mit .vhd-Endung entsprechen. z Pro File immer nur eine Entity und die dazugehörige Architecture(s) und Configuration(s). z Namen und Kommentare sollen der verständlichkeitshalber in Englisch verfasst werden. z Es sollen immer aussagekräftige Namen gewählt werden, um einen Zusammenhang mit der Funktionsweise herzustellen. z Mit Ausnahme von Aufzählungstypen soll grundsätzlich alles klein geschrieben werden. z Solange es nicht anders erforderlich ist, immer std_ulogic als Datentyp benutzen. z Signalnamen, die über mehrere Hierarchien verdrahtet werden, müssen überall den selben Namen haben. z Die Signal-Quelle soll grundsätzlich in Port-Namen mit einkodiert werden (srctr_idle_o -> SRAM-Controler Idle Signal). z Ports immer mit Endung wie in folgender Tabelle dargestellt angeben: Type Suffix Example input ports *_i data_i output ports *_o data_o bidirectional ports *_b data_b signals optional: *_s data oder data_s clk synchonized ports and signals *_reg* data_reg variables *_v data_v constants *_c load_mem_c generics *_g bit_width_g process *_p adder_p clock signals/ports *clk* clk155_i Reset signal/ports *reset* cpu_reset_i inverted logic object (low active) *_n* ena_n_i
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VHDL Coding-Guidelines
Die foldenden Coding-Guidlines sollen grundsätzlich bei der Hardware Beschreibung mit VHDL verwendet werden:
File-Namen sollen immer dem Entity-Namen mit .vhd-Endung entsprechen.
Pro File immer nur eine Entity und die dazugehörige Architecture(s) und Configuration(s).
Namen und Kommentare sollen der verständlichkeitshalber in Englisch verfasst werden.
Es sollen immer aussagekräftige Namen gewählt werden, um einen Zusammenhang mit der Funktionsweise herzustellen.
Mit Ausnahme von Aufzählungstypen soll grundsätzlich alles klein geschrieben werden.
Solange es nicht anders erforderlich ist, immer std_ulogic als Datentyp benutzen.
Signalnamen, die über mehrere Hierarchien verdrahtet werden, müssen überall den selben Namen haben.
Die Signal-Quelle soll grundsätzlich in Port-Namen mit einkodiert werden (srctr_idle_o -> SRAM-Controler Idle Signal).
Ports immer mit Endung wie in folgender Tabelle dargestellt angeben:
Type Suffix Example input ports *_i data_i output ports *_o data_o bidirectional ports *_b data_b signals optional: *_s data oder data_s clk synchonized ports and signals *_reg* data_reg
variables *_v data_v constants *_c load_mem_c generics *_g bit_width_g process *_p adder_p clock signals/ports *clk* clk155_i Reset signal/ports *reset* cpu_reset_i inverted logic object (low active) *_n* ena_n_i
