Vorlesungsskript - Fachhochschule Dortmund · INHALTSVERZEICHNIS iv 9 EinstiegindieAutomatentheorie...

Vorlesungsskript

Digitaltechnik

Prof. Dr.-Ing. Frank GustrauFH Dortmund

http://www.fh-dortmund.de/gustrau

(Wintersemester 2017/18)17. Oktober 2017

Inhaltsverzeichnis

1 Einleitung 11.1 Definition analoger und digitaler Signale . . . . . . . . . . . . . . . . . . . 11.2 Abtastung, Quantisierung und Codierung . . . . . . . . . . . . . . . . . . . 4

1.2.1 Abtastung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41.2.2 Quantisierung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41.2.3 Codierung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

1.3 Zentrale Begriffe der Digitaltechnik . . . . . . . . . . . . . . . . . . . . . . 5

2 Zahlensysteme 82.1 Römisches Zahlensystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82.2 Dezimalsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92.3 Dualsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92.4 Oktalsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102.5 Hexadezimalsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102.6 Rationale Zahlen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112.7 Umrechnung zwischen polyadischen Zahlensystemen . . . . . . . . . . . . . 11

2.7.1 Umwandlung natürlicher Dezimalzahlen ins Dualsystem . . . . . . . 112.7.2 Rationale Zahlen . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.8 Darstellung negativer ganzer Zahlen . . . . . . . . . . . . . . . . . . . . . . 132.8.1 Vorzeichen und Betrag . . . . . . . . . . . . . . . . . . . . . . . . . 132.8.2 Zweierkomplementdarstellung . . . . . . . . . . . . . . . . . . . . . 13

2.9 Rechnen im Dualsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152.9.1 Addition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152.9.2 Subtraktion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

2.9.2.1 Direkte Subtraktion . . . . . . . . . . . . . . . . . . . . . 162.9.2.2 Rechnen mit dem Zweierkomplement . . . . . . . . . . . . 17

2.10 Gleitkommazahlen im IEEE-754 Format . . . . . . . . . . . . . . . . . . . 17

3 Codes und Codierung 183.1 Rechencodes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

3.1.1 BCD-Code, 3-Exzeß-Code und Aiken-Code . . . . . . . . . . . . . . 183.2 Übertragungscodes für alphanumerische Zeichen . . . . . . . . . . . . . . . 19

3.2.1 Morse-Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193.2.2 7-Bit-ASCII-Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

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INHALTSVERZEICHNIS ii

3.2.3 Unicode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203.3 Codesicherung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

3.3.1 Minimale Hamming-Distanz . . . . . . . . . . . . . . . . . . . . . . 213.3.2 Gleichgewichtige Codes . . . . . . . . . . . . . . . . . . . . . . . . . 213.3.3 Paritätsbits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223.3.4 Blockprüfung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233.3.5 Hamming-Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243.3.6 CRC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

4 Schaltalgebra 274.1 Begriffe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274.2 Logische Grundverknüpfungen . . . . . . . . . . . . . . . . . . . . . . . . . 27

4.2.1 Negation, NICHT-Verknüpfung, NOT . . . . . . . . . . . . . . . . . 284.2.2 Disjunktion, ODER-Verknüpfung, OR . . . . . . . . . . . . . . . . 284.2.3 Konjunktion, UND-Verknüpfung, AND . . . . . . . . . . . . . . . . 29

4.3 Abgeleitete Verknüpfungen . . . . . . . . . . . . . . . . . . . . . . . . . . . 304.3.1 NAND-Verknüpfung . . . . . . . . . . . . . . . . . . . . . . . . . . 304.3.2 NOR-Verknüpfung . . . . . . . . . . . . . . . . . . . . . . . . . . . 304.3.3 Äquivalenz-Verknüpfung . . . . . . . . . . . . . . . . . . . . . . . . 314.3.4 Antivalenz-Verknüpfung . . . . . . . . . . . . . . . . . . . . . . . . 31

4.4 Schaltverhalten bei positiver und negativer Logik . . . . . . . . . . . . . . 324.5 Rechenregeln der Schaltalgebra . . . . . . . . . . . . . . . . . . . . . . . . 32

4.5.1 Bedeutung der NOR und NAND-Verknüpfung für die Praxis . . . . 33

5 Schaltnetze 365.1 Beschreibung logischer Funktionen . . . . . . . . . . . . . . . . . . . . . . 36

5.1.1 Funktionstabelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365.1.2 Minterme und disjunktive Normalform . . . . . . . . . . . . . . . . 375.1.3 Maxterme und konjunktive Normalform . . . . . . . . . . . . . . . 37

5.2 Vereinfachung logischer Schaltungen . . . . . . . . . . . . . . . . . . . . . . 375.2.1 Gesetze der Schaltalgebra . . . . . . . . . . . . . . . . . . . . . . . 375.2.2 KV-Diagramme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385.2.3 Methode von Quine . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

5.3 Nicht vollständig spezifizierte Funktionen (Don’t care Felder) . . . . . . . . 425.4 Realisierung mit Grundverknüpfungselementen . . . . . . . . . . . . . . . . 435.5 Realisierung mit NAND und NOR . . . . . . . . . . . . . . . . . . . . . . 44

5.5.1 Realisierung mit NAND . . . . . . . . . . . . . . . . . . . . . . . . 445.5.2 Realisierung mit NOR . . . . . . . . . . . . . . . . . . . . . . . . . 45

6 Codewandler 476.1 Entwurfsverfahren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 476.2 Aiken-BCD-Codewandler . . . . . . . . . . . . . . . . . . . . . . . . . . . . 476.3 BCD-7-Segment-Codewandler . . . . . . . . . . . . . . . . . . . . . . . . . 50

INHALTSVERZEICHNIS iii

7 Schaltwerke 517.1 Bistabile Kippstufen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

7.1.1 Konventionen und Klassifizierung . . . . . . . . . . . . . . . . . . . 517.1.2 Nicht-taktgesteuerte Flipflops . . . . . . . . . . . . . . . . . . . . . 53

7.1.2.1 NOR-Latch . . . . . . . . . . . . . . . . . . . . . . . . . . 537.1.2.2 NAND-Latch . . . . . . . . . . . . . . . . . . . . . . . . . 54

7.1.3 Taktzustandsgesteuerte Flipflops . . . . . . . . . . . . . . . . . . . 547.1.3.1 SR-Flipflop . . . . . . . . . . . . . . . . . . . . . . . . . . 547.1.3.2 E-Flipflop . . . . . . . . . . . . . . . . . . . . . . . . . . . 567.1.3.3 SR-Flipflop mit dominantem Rücksetzeingang . . . . . . . 567.1.3.4 D-Flipflop . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

7.1.4 Taktflankengesteuerte Flipflops . . . . . . . . . . . . . . . . . . . . 577.1.4.1 Impulsglieder . . . . . . . . . . . . . . . . . . . . . . . . . 577.1.4.2 Einflankengesteuertes SR-Flipflop . . . . . . . . . . . . . . 587.1.4.3 Einflankengesteuertes D-Flipflop . . . . . . . . . . . . . . 597.1.4.4 Einflankengesteuertes T-Flipflop . . . . . . . . . . . . . . 597.1.4.5 Einflankengesteuertes JK-Flipflop . . . . . . . . . . . . . . 597.1.4.6 Zweiflankengesteuertes (Master-Slave) SR-Flipflop . . . . . 607.1.4.7 Zweiflankengesteuertes (Master-Slave) JK-Flipflop . . . . . 61

7.1.5 Zeitablaufdiagramme . . . . . . . . . . . . . . . . . . . . . . . . . . 617.1.6 Charakteristische Gleichung . . . . . . . . . . . . . . . . . . . . . . 62

7.2 Monostabile Kippstufe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 637.2.1 Nicht-nachtriggerbares Monoflop . . . . . . . . . . . . . . . . . . . . 637.2.2 Nachtriggerbares Monoflop . . . . . . . . . . . . . . . . . . . . . . . 64

7.3 Verzögerungsglieder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 647.4 Astabile Kippstufe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

8 Zähler 678.1 Zählerarten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 678.2 Asynchrone Zähler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

8.2.1 3-Bit Dualvorwärtszähler . . . . . . . . . . . . . . . . . . . . . . . . 678.2.2 3-Bit Dualrückwärtszähler . . . . . . . . . . . . . . . . . . . . . . . 688.2.3 3-Bit Dualzähler mit umschaltbarer Zählrichtung . . . . . . . . . . 698.2.4 BCD-Vorwärtszähler . . . . . . . . . . . . . . . . . . . . . . . . . . 708.2.5 Dekaden-Zähler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 718.2.6 Modulo-n-Zähler . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

8.3 Synchrone Zähler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 738.3.1 3-Bit Dualvorwärtszähler . . . . . . . . . . . . . . . . . . . . . . . . 738.3.2 3-Bit Dualrückwärtszähler . . . . . . . . . . . . . . . . . . . . . . . 74

8.4 Entwurfsverfahren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 748.4.1 Entwurfsverfahren mit Hilfe der charakteristischen Gleichung . . . . 748.4.2 Vereinfachtes Entwurfsverfahren . . . . . . . . . . . . . . . . . . . . 77

INHALTSVERZEICHNIS iv

9 Einstieg in die Automatentheorie 809.1 Autonomer Automat, Moore-, Mealy und Medwedjew-Automat . . . . . . 809.2 Zustandsdiagramme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 809.3 Zustandsfolgetabelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 809.4 Entwurf mit JK- und D-Flip-Flops . . . . . . . . . . . . . . . . . . . . . . 80

10 Ausgewählte Schaltungen 8110.1 Schieberegister . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

10.1.1 Serielle Ein- und Ausgabe . . . . . . . . . . . . . . . . . . . . . . . 8110.1.2 Serielle und parallele Ein- und Ausgabe . . . . . . . . . . . . . . . . 8210.1.3 Ringregister . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

10.2 Frequenzteiler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8410.2.1 Begriffe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8410.2.2 Teilerverhältnis 1:2n . . . . . . . . . . . . . . . . . . . . . . . . . . 8410.2.3 Teilerverhältnis 1:3 . . . . . . . . . . . . . . . . . . . . . . . . . . . 8510.2.4 Entwurfsverfahren . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

10.3 Rechenschaltungen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8610.3.1 Addierschaltungen . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

10.3.1.1 Halbaddierer . . . . . . . . . . . . . . . . . . . . . . . . . 8610.3.1.2 Volladdierer . . . . . . . . . . . . . . . . . . . . . . . . . . 8610.3.1.3 Parallele 4-Bit Addierschaltung . . . . . . . . . . . . . . . 8710.3.1.4 Serielle 4-Bit Addierschaltung . . . . . . . . . . . . . . . . 88

10.3.2 Subtrahierschaltungen . . . . . . . . . . . . . . . . . . . . . . . . . 8810.3.2.1 Halbsubtrahierer . . . . . . . . . . . . . . . . . . . . . . . 8810.3.2.2 Vollsubtrahierer . . . . . . . . . . . . . . . . . . . . . . . . 8910.3.2.3 4-Bit Subtrahierschaltung . . . . . . . . . . . . . . . . . . 8910.3.2.4 Subtrahierschaltung mit Volladdierern . . . . . . . . . . . 9010.3.2.5 Addier-Subtrahierwerk . . . . . . . . . . . . . . . . . . . . 91

10.4 Digitale Auswahl- und Verbindungsschaltungen . . . . . . . . . . . . . . . 9210.4.1 Multiplexer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

10.4.1.1 4-Bit-zu-1-Bit-Multiplexer . . . . . . . . . . . . . . . . . . 9210.4.1.2 2x2-Bit-zu-2-Bit-Multiplexer . . . . . . . . . . . . . . . . . 93

10.4.2 Demultiplexer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9310.4.2.1 1-Bit-zu-4-Bit-Demultiplexer . . . . . . . . . . . . . . . . 93

11 Programmierbare Logische Schaltungen (PLD) 9511.1 Einleitung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9511.2 Grundlagen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9511.3 Allgemeine PLD-Schaltung . . . . . . . . . . . . . . . . . . . . . . . . . . . 9711.4 Einteilung von PLDs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

11.4.1 PAL/GAL Schaltungen . . . . . . . . . . . . . . . . . . . . . . . . . 9811.4.2 PROM Schaltungen . . . . . . . . . . . . . . . . . . . . . . . . . . . 9911.4.3 FPLA Schaltungen . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

11.5 Programmierung von PLDs . . . . . . . . . . . . . . . . . . . . . . . . . . 99

INHALTSVERZEICHNIS v

11.5.1 Beispiel: PAL16L8 . . . . . . . . . . . . . . . . . . . . . . . . . . . 9911.6 FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

12 Hardwarebeschreibungssprachen 10312.1 VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10312.2 Xilinx ISE WEBPACK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

13 Schaltkreisfamilien 10413.1 Eigenschaften digitaler Schaltungen . . . . . . . . . . . . . . . . . . . . . . 104

13.1.1 Allgemeines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10413.1.2 Leistungsaufnahme . . . . . . . . . . . . . . . . . . . . . . . . . . . 10413.1.3 Pegelbereiche . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10413.1.4 Schaltzeiten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

13.1.4.1 Signallaufzeit . . . . . . . . . . . . . . . . . . . . . . . . . 10513.1.4.2 Signalübergangszeit . . . . . . . . . . . . . . . . . . . . . 105

13.1.5 Lastfaktoren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10613.2 Dioden-Transistor-Logik (DTL) . . . . . . . . . . . . . . . . . . . . . . . . 107

13.2.1 Passives ODER-Gatter . . . . . . . . . . . . . . . . . . . . . . . . . 10713.2.2 Aktive NICHT-Stufe . . . . . . . . . . . . . . . . . . . . . . . . . . 10813.2.3 Aktives NOR-Gatter . . . . . . . . . . . . . . . . . . . . . . . . . . 10913.2.4 Passives UND-Gatter . . . . . . . . . . . . . . . . . . . . . . . . . . 11013.2.5 Aktives NAND-Gatter . . . . . . . . . . . . . . . . . . . . . . . . . 111

13.3 Transistor-Transistor-Logik (TTL) . . . . . . . . . . . . . . . . . . . . . . 11113.4 MOS-Schaltungen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

13.4.1 Einführung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11213.4.2 CMOS-Nicht-Stufe . . . . . . . . . . . . . . . . . . . . . . . . . . . 11313.4.3 CMOS-NAND-Gatter . . . . . . . . . . . . . . . . . . . . . . . . . . 113

A Code-Tabellen 114A.1 Codes zur Darstellung dezimaler Ziffern . . . . . . . . . . . . . . . . . . . . 114

Kapitel 1

Einleitung

1.1 Definition analoger und digitaler SignaleEin Signal kann sowohl in Bezug auf seinen Wertebereich (y-Achse) als auch in Bezug aufseinen Definitionsbereich auf der Zeitachse (x-Achse) kontinuierlich (d.h. nicht abzählbar,stetig, fortdauernd) oder diskret (d.h. nicht-kontinuierlich, abzählbar) sein.

Abbildung 1.1: Zeit- und wertkontinuierliche Signale

• Digitale Signale sind wertdiskret.

• Analoge Signale sind wertkontinuierlich.

Sind nur 2 Werte auf der y-Achse möglich, dann wird ein solches wertdiskretes (di-gitales) Signal binär genannt. Die Bilder 1.2-1.5 zeigen digitale und analoge Signale imweiteren und engeren Sinne.

1

KAPITEL 1. EINLEITUNG 2

Abbildung 1.2: Analoges Signal im eigentlichen Sinne (zeit- und wertkontinuierlich)

Abbildung 1.3: Digitales Signal im weiteren Sinne (zeitkontinuierlich und wertdiskret)


Abbildung 1.4: Analoges Signal im weiteren Sinne (zeitdiskret und wertkontinuierlich)

Abbildung 1.5: Digitales Signal im eigentlichen Sinne (zeit- und wertdiskret)


1.2 Abtastung, Quantisierung und CodierungDie Begriffe Abtastung und Quantisierung tauchen bei der Umwandlung eines analogenin ein digitales Signal auf, Codierung bei der Umwandlung eines digitalen Signals in einanderes digitales Signal. Da die meisten physikalischen Signale in der Regel analog sind,müssen sie für die weitere Verarbeitung in der Informationstechnik in digitale Signaleumgewandelt werden.

1.2.1 Abtastung

Abtastung ist die Ermittlung des aktuellen Signalwertes zu bestimmten Zeitpunktenn·TA. Dies entspricht dem Übergang des Signals in Bild 1.2 zu Bild 1.4. Nach der Abtastungist das Signal also immer noch analog.

Für die notwendige Zahl der Abtastungen pro Zeiteinheit ist die größte Frequenz maß-gebend, die das Informationssignal enthält. (Das Informationssignal muss also bandbe-grenzt sein.) Die Abtastfrequenz muss mindestens doppelt so groß gewählt werden, wiedie größte Signalfrequenz. Dies wird in dem sogenannten Abtasttheorem beschrieben.Wir das Abtasttheorem beachtet, so kann aus den Abtastwerten das ursprüngliche Signalvollständig zurückgewonnen werden.

Das Abtasttheorem lautet:

fA =1

TA

≥ 2fmax (1.1)

mit dem Abtastintervall TA und der maximalen Signalfrequenz fmax.Beispiel aus dem Audiobereich: Das menschliche Ohr kann Signale bis ca. 20 kHz

wahrnehmen. Sollen diese Signale rekonstruierbar abgetastet werden, so muss die Abtast-frequenz mindestens 40 kHz betragen. (Abtastfrequenz beim CD-Player: 44 kHz)

1.2.2 Quantisierung

Quantisierung bedeutet den Übergang vom abgetasteten analogen Signal zum wertdiskre-ten digitalen Signal. Dies entspricht dem Übergang des Signals in Bild 1.4 zu Bild 1.5. DerWertebereich des Signals wird in Quantisierungsintervalle aufgeteilt, und alle in einem In-tervall liegenden Werte werden auf einen Quantisierungswert abgebildet. Je nach Art derAnwendung sind die Abstände der Quantisierungsstufen linear oder nicht linear (häufiglogarithmisch). Mit Erhöhung der Anzahl der Intervalle nimmt der sogenannte Quantisie-rungsfehler ab, eine exakte Rekonstruktion von wert- und zeitkontinuierlichen Signalen istaber i.a. nicht möglich.

1.2.3 Codierung

Um aus dem nun vorliegenden wert- und zeitdiskreten Signal mit mehr als zwei Wertstu-fen ein binäres, zeitdiskretes Signal zu erzeugen, müssen die verschiedenen Stufen codiert


werden. Bild 1.6 zeigt ein Beispiel bei dem ein digitales Signal mit sieben Diskretisierungs-stufen über eine Code-Tabelle in ein binäres Signal umgewandelt wird. Jeder diskrete Wertwird dabei durch eine Kombination von drei binären Stellen ersetzt.

Abbildung 1.6: Beispiel für eine Codierung zur Gewinnung eines binären Signals

1.3 Zentrale Begriffe der DigitaltechnikDigitale elektrische Größe Elektrische (physikalische) Größe (Spannung, Strom, Im-

pedanz) mit einer endlichen Anzahl nicht überlappender Wertebereiche.

Binäre elektrische Größe Digitale (physikalische) elektrische Größe mit nur zwei mög-lichen Wertebereichen, oft als Low (L)- und High (H)-Bereich bezeichnet.

L-Bereich Derjenige der beiden Wertebereiche einer binären elektrischen Größe, der nä-her bei −∞ liegt.

H-Bereich Derjenige der beiden Wertebereiche einer binären elektrischen Größe, der nä-her bei +∞ liegt.

Bei elektrischen Systemen werden die binären Variablen häufig durch zwei unterschied-liche Spannungsniveaus (Potentiale) festgelegt. Dabei ist zu beachten, dass die Schaltkreisebeide Potentiale auch unter ungünstigsten Umständen einwandfrei erkennen und verar-beiten müssen. Aus diesem Grund werden zwei Spannungsbereiche (anstelle von festen


Spannungswerten) festgelegt, in denen sich das Signal befinden kann. Dazwischen liegt einverbotenes Gebiet (deadband, deadzone).

Beispiel: TTL (Transistor-Transistor-Logik): Low = 0 − 0,8 V; High = 2 − 5 V (sieheBild 1.7)

Abbildung 1.7: Typische Spannungsbereiche zur Darstellung binärer, digitaler Signale

Die Höhe der Signal- bzw. Betriebsspannung beeinflusst in unterschiedlicher WeiseStörsicherheit, Umschaltzeit und Verlustleistung. Die folgende Tabelle zeigt den Einflussder Signal- bzw. Betriebsspannung auf die Schalteigenschaften.

Geforderte Eigenschaft Notwendige Signal-bzw. Betriebsspannung

hohe Störsicherheit großkleine Umschaltzeiten kleinkleine Verlustleistungen klein

Die Betriebsspannung stellt also einen Kompromiss dar (siehe auch Kapitel 13.1).

Die Zuordnung der L- und H-Pegel zu den logischen Zuständen 0 und 1 ist auf zweiArten möglich:

Positive Logik L = 0 und H = 1

Negative Logik H = 0 und L = 1

Im weiteren wird positive Logik bevorzugt.Die logischen Zustände wurden und werden nicht nur mit Symbolen 0 und 1 bezeichnet,

sondern auch mit Ja/Nein, wahr/falsch, True/False.

Bit: Ein Bit ist die kleinste Darstellungseinheit für binäre Daten. Ein Bit kann genauzwei Werte annehmen, die Werte 0 oder 1. Das Wort Bit stammt von dem englischenbinary digit, zweiwertige Zahl.

Datenwort: Eine Folge von Bits, von Zeichen oder von Bytes wird als Wort bezeichnet.Die Länge eines Wortes wird in Bit angegeben (siehe oben).


Wert CodierungUrsprungsmenge Bildmenge; Code

3 1112 1011 1000 110-1 010-2 011-3 001

Tabelle 1.1: Beispiel für einen Code.

Byte: Ein Wort der Länge 8 Bit wird im allgemeinen als 1 Byte bezeichnet.

Tetrade: Ein Wort der Länge 8 Bit kann in zwei Tetraden (zu je 4 Bit) aufgeteilt werden;diese Tetraden werden auch als Halbbytes bezeichnet.

Gewicht Das Gewicht g eines Datenwortes w entspricht der Anzahl der Einsen, die dasDatenwort enthält, z.B. g(1101) = 3.

Hamming Distanz Die Hamming-Distanz D zwischen zwei Datenworten entspricht derAnzahl der Stellen, in denen sich die Datenworte unterscheiden, z.B. für wa = 1001und wb = 1010 ist D(wa, wb) = 2, da sich die Datenworte in den letzten beidenStellen unterscheiden.

Code: Ein Code ist in seiner ursprünglichen Bedeutung eine Verschlüsselung zur Dar-stellung von Information. Unter einem Code wollen wir verstehen

a) eine Vorschrift für die eindeutige Zuordnung der Zeichen eines Zeichenvorratszu denjenigen eines anderen Zeichenvorrates (Bildmenge);

b) der bei der Codierung als Bildmenge auftretender Zeichenvorrat.

Kapitel 2

Zahlensysteme

Zahlensysteme dienen der Darstellung von Zahlenwerten sowie dem Rechnen mitdiesen Zahlenwerten.

Historisch gesehen gibt es viele verschiedene Zahlensysteme. Als historisches Zahlensys-tem wollen wir uns das römische Zahlensystem ansehen. Im Alltag ist das Dezimalsystemwichtig. In der Kommunikationstechnik bedeutsam ist das Dualsystem mit dem wir unsdann eingehender auseinandersetzen wollen.

2.1 Römisches Zahlensystem

8

KAPITEL 2. ZAHLENSYSTEME 9

2.2 Dezimalsystem

2.3 Dualsystem


2.4 Oktalsystem

2.5 Hexadezimalsystem

Allgemein kann jede natürliche Zahl als Basis eines Stellenwertsystems dienen (z.B.Basis B = 7→ Siebener System, etc.).


2.6 Rationale Zahlen

2.7 Umrechnung zwischen polyadischen Zahlensyste-men

2.7.1 Umwandlung natürlicher Dezimalzahlen ins Dualsystem

Umwandlung einer Dezimalzahl in eine Dualzahl:

1. Lösungsmethode: Suchen der höchsten Potenz von 2, die in der Dezimalzahl enthal-ten ist, die Potenz von der Dezimalzahl abziehen und mit dem Rest der Subtraktionfortfahren, bis das Ergebnis Null ist.

2. Lösungsmethode: Fortwährende Division der Dezimalzahl durch 2, bis das Ergebnisgleich Null ist. Der Rest jeder Division gibt dabei eine Stelle der Dualzahl an.

Beispiel zur ersten Lösungsmethode:

Dezimalzahl D = 86(10)

Notieren aller Zweierpotenzen bis zur Zahl D:

27 26 25 24 23 22 21 20

128 64 32 16 8 4 2 1

größte Zweierpotenz in 86 ist 64 = 26 Rest = 22größte Zweierpotenz in 22 ist 16 = 24 Rest = 6größte Zweierpotenz in 6 ist 4 = 22 Rest = 2größte Zweierpotenz in 2 ist 2 = 21 Rest = 0


→ Dualzahl = 1× 26 + 0× 25 + 1× 24 + 0× 23 + 1× 22 + 1× 21 + 0× 20

Ergebnis: 86(10) = 101 0110(2)

Beispiel zur zweiten Lösungsmethode:

86 : 2 = 43 Rest 0 ← LSB43 : 2 = 21 Rest 121 : 2 = 10 Rest 110 : 2 = 5 Rest 05 : 2 = 2 Rest 12 : 2 = 1 Rest 01 : 2 = 0 Rest 1 ← MSB

→ Ergebnis: 86(10) = 101 0110(2)

Erweiterung: Die Verfahren sind entsprechend auf Stellenwertsysteme mit einer belie-bigen Basis ungleich 2 anwendbar, z.B. 8 bzw. 16 liefern Zahlen im Oktal- bzw.Hexadezimalsystem. (Siehe Übung: Beispiel zum Siebener-System.)

2.7.2 Rationale Zahlen

Bisher wurde nur die Umwandlung von positiven ganzen Zahlen behandelt. Im folgendenwerden nun positive, rationale Dezimalzahlen in Dualzahlen gewandelt. Dies wird amBeispiel der Zahl Z(10) = 86,8125 erläutert.

Zunächst wird die ganze Dezimalzahl Z(10) = 86 nach einer der beiden oben vorgestell-ten Verfahren in die Dualzahl Z(2) = 101 0110 gewandelt. Der dezimale Nachkommaanteil0,8125 wird dann nach folgendem Schema umgewandelt:

0,8125 × 2 = 0,625 Rest = 1 ← höchstwertigstes Bit nach dem Komma0,625 × 2 = 0,25 Rest = 10,25 × 2 = 0,5 Rest = 00,5 × 2 = 0 Rest = 1 ← niederwertigstes Bit nach dem Komma

→ Die Dezimalzahl Z(10) = 86,8125 wird in die Dualzahl Z(2) = 101 0110,1101 gewan-delt.

Bei der Umwandlung von Ziffern, die rechts vom Komma stehen, müssen diese Ziffernmit der gewünschten Basis multipliziert werden, da diese Ziffern Gewichtsfaktoren mitnegativem Exponenten besitzen. Das Verfahren ist entsprechend auf Stellenwertsystememit einer beliebigen Basis ungleich 2 anwendbar.

(Alternativ zum beschriebenen Verfahren kann auch wie bei ganzen Zahlen immer nachder höchsten enthaltenen Zweierpotenz gesucht werden.)


2.8 Darstellung negativer ganzer Zahlen

2.8.1 Vorzeichen und Betrag

Bei dieser Darstellungsart werden negative Dualzahlen durch das Vorzeichenbit s vor demMSB gekennzeichnet:

• s = 0 bedeutet positiv

• s = 1 bedeutet negativ

Merke: Eine eindeutige Interpretation ist nur bei einer fest vereinbarter Wort-länge möglich!!!

Beispiel: 7 Bit für den Betrag und 1 Bit für das Vorzeichen:

118(10) = 0 1 1 1 0 1 1 0−118(10) = 1 1 1 1 0 1 1 0

(−1)s 26 25 24 23 22 21 20 ← Stellenwert

Die Darstellung nach Betrag und Vorzeichen hat den Nachteil, dass positive und ne-gative Zahlen nicht einfach addiert werden können, da der Addierer bei negativen Zah-len auf Subtraktion umschalten muss. Die im nächsten Kapitel beschriebenen Zweier-Komplement-Zahlen haben diesen Nachteil nicht.

2.8.2 Zweierkomplementdarstellung

Definition: Beim Zweierkomplement erhält das höchstwertige Bit (MSB) ein negativesGewicht (Gewicht einer Zweierpotenz, jedoch mit negativen Vorzeichen)! Somit hatbei einer positiven Zahl das höchstwertige Bit den Wert 0, und bei einer negativenZahl hat das höchstwertige Bit den Wert 1.

Merke: Eine eindeutige Interpretation ist wieder nur bei fest vereinbarterWortlänge möglich.

Beispiel: Wortlänge von 3 Bit

Das folgende Bild zeigt am Zahlenkreis die Interpretation einer 3-Bit-Zahl als Dualzahl(innerer Kreis) und als Zweierkomplementzahl (äußerer Kreis) (Bsp: −2 = −1 · 22 + 1 ·21 + 0 · 20, etc.)


Die Zahlen im inneren Kreis ergeben sich als 3-stellige positive Dualzahlen. Die Werte derZahlen steigen mit der Schrittweite 1, und von 111 nach 000 erfolgt ein Sprung um -7. DieZahlen außerhalb des äußeren Kreises ergeben sich als Zweierkomplement-Zahl. Die Werteder Zahlen steigen ebenfalls mit der Schrittweite 1, aber der Sprung um -7 erfolgt von 011auf 100.

Die Vorzeichenstelle muss nicht (wie vorher) getrennt behandelt werden, sondern zumVorzeichenwechsel kann einfach das Zweierkomplement der gesamten Zahl einschließlichder Vorzeichenstelle gebildet werden.

Regel für die Rechnung mit dem Zweierkomplement:

Negation im Zweierkomplement Die Negation einer Zahl in Zweierkomplementdar-stellung wird durch Bildung des Zweierkomplements der gesamten Zahl bewirkt.Hierzu wird zunächst das Einerkomplement (=Inversion aller Bits) gebildet undanschließend erfolgt eine Addition von 1 unter Beibehaltung der Stellenzahln.

Beispiel: 8-stellige Zweierkomplentdarstellung (n = 8):

118(10) = 64 + 32 + 16 + 4 + 2 = 111 0110(2)

Umwandlung 118 → −118

ursprüngliche Zahl 118(10) = 0 1 1 1 . 0 1 1 0

Einerkomplement 1 0 0 0 . 1 0 0 1Addition von 1 1

Zweierkomplement −118(10) = 1 0 0 0 . 1 0 1 0

Rückumwandlung −118 → 118

ursprüngliche Zahl −118(10) = 1 0 0 0 . 1 0 1 0


Zweierkomplement 118(10) = 0 1 1 1 . 0 1 1 0


Umwandlung 0 → −0 = 0

ursprüngliche Zahl −118(10) = 0 0 0 0 . 0 0 0 0


Zweierkomplement 118(10) = 1− 0 0 0 0 . 0 0 0 0

Merke: Die 1 des Übertrags in die neunte Spalte wird dabei nicht beachtet!(Es wird ja vereinbarungsgemäß nur mit 8 Stellen gerechnet!)

Es gibt eine weitere einfache Methode zur Bildung des Zweierkomplements:

Negation im Zweierkomplement Alle Binärziffern werden invertiert, die „links von derersten 1“ stehen, wenn man die Zahl von rechts beginnend liest.

Um eine Zahl im Zweierkomplement darzustellen, muss eine ausreichende Stellenzahlvorliegen. Mit einer n-stelligen Zweierkomplementzahl Bn kann man den folgenden Zah-lenbereich darstellen:

−2n−1 ≤ Bn < 2n−1 (2.1)

Beispiel:

• für n = 3 gilt: −4 ≤ Bn < 4 (siehe Zahlenkreis zuvor)

• für n = 4 gilt: −8 ≤ Bn < 8

• für n = 5 gilt: −16 ≤ Bn < 16

• für n = 8 gilt: −128 ≤ Bn < 128

2.9 Rechnen im Dualsystem

2.9.1 Addition

Bei der Addition sind folgende Regeln zu beachten:

0 + 0 = 00 Erste Stelle = Übertrag; zweite Stelle = Summe)0 + 1 = 01

1 + 0 = 01

1 + 1 = 10

1 + 1 + 1 = 11 (= 2 + 1 = 3(10))


Beispiel:

5(10) + 3(10) = 8(10)

mit 5(10) = 101(2)

und 3(10) = 11(2)

1 0 1+ 1 1

1 1 1 ← Übertrag

1 0 0 0 = 8 + 0 + 0 + 0 = 8√

Beispiel:

6(10) + 6(10) = 12(10)

mit 6(10) = 110(2)

1 1 0+ 1 1 0

1 1 0 ← Übertrag

1 1 0 0 = 8 + 4 + 0 + 0 = 12√

2.9.2 Subtraktion

Bei der Subtraktion kann man zwischen der direkten Subtraktion und dem Rechnen mitHilfe des Zweierkomplements unterscheiden.

2.9.2.1 Direkte Subtraktion

Bei der direkten Addition sind folgende Regeln zu beachten:

0− 0 = 00 Erste Stelle = Entleihung; zweite Stelle = Differenz0− 1 = 11

1− 0 = 01

1− 1 = 00

1− (1 + 1) = 11

Beispiel:

5(10) − 3(10) = 2(10)

mit 5(10) = 101(2)

und 3(10) = 11(2)

1 0 1 (Minuend)- 1 1 (Subtrahend)

0 1 0 ← Entleihung

0 0 1 0 = 0 + 0 + 2 + 0 = 2√


2.9.2.2 Rechnen mit dem Zweierkomplement

Beim Rechnen mit dem Zweierkomplement wird die Subtraktion des Subtrahenden ersetztdurch die Addition des Zweierkomplements des Subtrahenden.

Beispiel 1: Berechnung mit Zweierkomplementzahlen:

9− 6 = 9 + (−6) = 3

9(10) = 1001(2)

6(10) = 110(2)

Zur Berechnung sind 5 binäre Stellen notwendig, da für n = 5 der darstellbare Zahlen-bereich mit −16 ≤ Bn < 16 gegeben ist.

+6 = 00110(2)

EK = 11001(2)

+1 = +00001(2)

-6 = 11010(2)

9 = 01001(2)

+(-6) = 11010(2)

3 = 1− | 00011(2) = 3(10)

Beispiel 2: Berechnung mit Zweierkomplementzahlen:

6− 9 = 6 + (−9) = −3

9(10) = 1001(2)

6(10) = 110(2)

Zur Berechnung sind 5 binäre Stellen notwendig, da für n = 5 der darstellbare Zahlen-bereich mit −16 ≤ Bn < 16 gegeben ist.

+9 = 01001(2)

EK = 10110(2)

+1 = +00001(2)

-9 = 10111(2)

6 = 00110(2)

+(-9) = 10111(2)

3 = 11101(2) = −24 + 23 + 22 + 20 = −3(10)

2.10 Gleitkommazahlen im IEEE-754 Format

Kapitel 3

Codes und Codierung

3.1 Rechencodes

3.1.1 BCD-Code, 3-Exzeß-Code und Aiken-Code

Rechencodes dienen der Darstellung der dezimalen Ziffern mit Hilfe binärer Co-des. Der Aiken-Code und der 3-Exzeß-Code sind symmetrische Codes und erlauben aufeinfache Art eine Rundungserkennung (< 5 bzw. ≥ 5). Der BCD-Code entspricht derentsprechenden 4-Bit Dualzahl der dezimalen Ziffer. Der Aiken-Code gehört zur Gruppeder 2-4-2-1-Codes. Der Glixon-Code ist einschrittig (bei einem Wechsel zur nächsten Zifferändert sich immer nur eine Stelle). Eng verwandt mit dem Glixon-Code ist der Gray-Code. Dieser ist ebenfalls einschrittig, umfasst jedoch alle 16 Tetraden. Für die erstenneun Tetraden (0-8) stimmt der Gray-Code mit dem Glixon-Code überein, danach erge-ben sich folgende Zählzustände: 9→ 1101; 10→ 1111; 11→ 1110; 12→ 1010; 13→ 1011;14 → 1001; 15 → 1000. Trägt man die Zustände in ein KV-Diagramm (siehe später) ein,so erkennt man, dass die Zustandsänderungen immer den Übergang auf ein Nachbarfeldbedeuten.

Dezimal BCD 3-Exzeß Aiken Glixon

Wertigkeit 8-4-2-1 2-4-2-1

0 0000 0011 0000 00001 0001 0100 0001 00012 0010 0101 0010 00113 0011 0110 0011 00104 0100 0111 0100 01105 0101 1000 1011 01116 0110 1001 1100 01017 0111 1010 1101 01008 1000 1011 1110 11009 1001 1100 1111 1000

18

KAPITEL 3. CODES UND CODIERUNG 19

3.2 Übertragungscodes für alphanumerische Zeichen

3.2.1 Morse-Code

3.2.2 7-Bit-ASCII-Code


3.2.3 Unicode

3.3 CodesicherungBei der Übertragung von binären Daten kann es vorkommen, dass einzelne Bits fehlerhaftübertragen werden.


Um dieses Problem in den Griff zu bekommen, kann man spezielle fehlererkennendeund fehlerkorrigierende Codes verwenden.

Fehlererkennende Codes sind prüfbar, d.h. bestimmte Übertragungsfehler könnenbeim Empfänger erkannt werden. Die Daten müssen dann ggfs. noch einmal gesendetwerden.

Fehlerkorrigierende Codes sind ebenfalls prüfbar. Darüber hinaus können aber be-stimmt Fehler auch automatisch vom Empfänger korrigiert werden, so dass ein er-neutes Senden in vielen Fällen unterbleiben kann.

Fehlererkennung und -korrektur ist nur möglich bei der Verwendung zusätzlicher (redun-danter) binärer Stellen.

3.3.1 Minimale Hamming-Distanz

Eine wichtige Größe bei der Konstruktion von fehlererkennenden und fehlerkorrigierendenCodes ist die minimale Hamming-Distanz Dmin zwischen den unterschiedlichen Datenwor-ten eines Codes.

Zur Ermittlung der minimalen Hamming-Distanz Dmin muss die Hamming-Distanz Dzwischen allen Codeworten paarweise ermittelt werden. Der dabei auftretende minimaleWert ist Dmin.

Regeln für die Fehlererkennung und Fehlerkorrigierbarkeit:

Ist die Mindest-Hamming-Distanz Dmin gerade, können (Dmin − 1)-Fehler erkannt und(Dmin/2− 1)-Fehler korrigiert werden.IstDmin ungerade, so können (Dmin−1)-Fehler erkannt und ((Dmin−1)/2)-Fehler korrigiertwerden.

Beispiel:

Dmin = 3 → 3− 1 = 2 fehlerhafte Bits können erkannt werden(3− 1)/2 = 1 fehlerhaftes Bit kann korrigiert werden

3.3.2 Gleichgewichtige Codes

Alle zugelassenen Codewörter eines gleichgewichtigen Codes haben dasselbe Gewicht g,d.h. dieselbe Anzahl darin vorkommender Einsen.


Beispiel: (2-aus-5)-Codes, jedes Codewort besteht aus m = 5 Bits mit einem Gewichtw = 2. Die folgende Tabelle zeigt zwei solcher Codes für die Codierung der Dezimalziffern0 bis 9. Die Codes haben eine Mindest-Hamming-Distanz von Dmin = 2, so dass ein Fehlersicher erkannt werden kann. Automatisch korrigierbar ist der Fehler aber nicht, da diefehlerhafte Stelle nicht ermittelt werden kann.

Ziffer Rechencode Walking-CodeStellenwertigkeit

0-1-2-4-7

0 0 0 0 1 1 0 0 0 1 11 1 1 0 0 0 0 0 1 0 12 1 0 1 0 0 0 0 1 1 03 0 1 1 0 0 0 1 0 1 04 1 0 0 1 0 0 1 1 0 05 0 1 0 1 0 1 0 1 0 06 0 0 1 1 0 1 1 0 0 07 1 0 0 0 1 0 1 0 0 18 0 1 0 0 1 1 0 0 0 19 0 0 1 0 1 1 0 0 1 0

Anschaulich ist klar, dass wegen des gleichen Gewichts aller Codewörter der (2-aus-5)-Code prüfbar ist. Wird nämlich ein Bit falsch übertragen, so ändert sich das Gewicht desCodewortes, und das Vorliegen eines Fehlers wird erkannt.

Es können auch mehrere Fehler erkannt werden, solange das fehlerhafte Datenwortnicht wieder das Gewicht 2 hat. Mehr als die in der Tabelle aufgeführten zehn verschiedenen5-stelligen Codewörtern mit w = 2 sind aufgrund der Permutationstheorie nicht möglich.Beliebige gleichgewichtige Codes werden als (w-aus-m)-Codes bezeichnet.

3.3.3 Paritätsbits

Ein Code mit m informationstragenden Stellen x0 bis xm−1 wird um eine weitere (m+1)-teStelle ergänzt, die Prüfstelle y (Prüfbit). Das Prüfbit ergänzt die Anzahl der Einsen in deninformationstragenden Stellen auf eine gerade (even parity) oder ungerade (odd parity)Anzahl.

Beispiel: 4-Bit-Datenwort (w = 0100) plus 1 Prüfbit (gerade Parität): 01001

Diese Prüfung wird als Quer-Paritätsprüfung (parity check) oder als VRC (verticalredundancy check) bezeichnet. (VRC = Sicherung eines Codewortes mit einem Prüfbit).

Im Code selbst mit n = m + 1 Binärstellen unterscheidet sich jedes Codewort vonjedem anderen in mindestens zwei Binärstellen, d.h. es gilt Dmin = 2.

Eine gerade Anzahl von Bitfehlern in einem Datenwort kann bei der Überprüfung aufgerade oder ungerade Parität nicht erkannt werden.


Die Bildung eines Längsparitätsbits LRC (longitudinal redundancy check) erfolgtnach demselben Mechanismus wie bei der Querparitätsprüfung, nur das in diesem Fallspaltenweise die Datenworte eines Blocks überprüft und die einzelnen Prüfbits als neu-es Datenwort an den Block angefügt werden. (LRC = Bits gleicher Wertigkeit werdengeprüft!)

Beispiel einer Längsparitätsprüfung:

1101 01000100 01010100 11000100 0011

LRC even 1001 1110LRC odd 0110 0001

3.3.4 Blockprüfung

Bei dem im vorigen Abschnitt beschriebenen Verfahren der Paritätsprüfung können nurFehler erkannt, aber nicht korrigiert werden. Durch eine Kombination von VRC undLRC durch blockweise Übertragung mehrerer Codewörter ist eine einfache Fehlerkorrekturmöglich. (Codewort ist nun ein ganzer Block!)

Beispiel einer Längs- und Querparitätsprüfung:

VRC (even parity)1101 0100 00100 0101 10100 1100 10100 0011 1

LRC (even parity) 1001 1110

Einbau und Lokalisation eines Einzelfehlers:VRC (even parity)

1101 0100 00100 1101 1 ←0100 1100 10100 0011 1

LRC (even parity) 1001 1110↑

Durch die Prüfung der zeilen- und spaltenweisen Prüfbits kann der Fehler lokalisiertwerden. Zur Korrektur muss das fehlerhafte Bit nur invertiert werden!

Der hier vorgestellte Blockcode ist konzeptionell einfach, in der Praxis jedoch nichtanzutreffen, da das Verhältnis von Prüfbits zu Nutzbits ungünstig ist. Deutlich effizienterarbeitet hier der im nächsten Abschnitt vorgestellte Hamming-Code.


3.3.5 Hamming-Code

Der Hamming-Code ist ebenfalls ein fehlerkorrigierender Code, jedoch benötigt er wenigerPrüfbits als der Block-Code. Der Hamming-Code gehört zu den sog. systematischen Codes,die aus m informationstragenden und k zur Prüfung dienenden Stellen bestehen.

Die Gesamtzahl der Binärstellen eines systematischen Codes beträgt

n = m + k

Es lässt sich zeigen , das für die Konstruktion eines 1-Fehler-korrigierbaren Codes gilt:

2k ≥ m + k + 1 (3.1)

Aus dieser Beziehung lässt sich die notwendige Anzahl der Prüfstellen ermitteln.

Wir wollen uns den Hamming-Code in seiner einfachsten Variante mit vier Nutzbitsansehen. Gemäß Gleichung 3.1 werden dazu drei Prüfbits benötigt (23 ≥ 4 + 3 + 1).


3.3.6 CRC

Kapitel 4

Schaltalgebra

4.1 BegriffeSchaltvariable Variable, die nur endlich viele Werte annehmen kann. Die Menge dieser

Werte bildet den Zeichenvorrat. Die binäre Schaltvariable (nur zwei Werte) wird inder Digitaltechnik am häufigsten verwendet.

Speicherglied Element, das den Wert einer Schaltvariable aufnimmt, speichert und ab-gibt.

Verknüpfungsglied Element, das eine logische Verknüpfung von Schaltvariablen be-wirkt.

Schaltnetz Kombination von Verknüpfungsgliedern, wobei der Wert am Ausgang zu ei-nem bestimmten Zeitpunkt eine eindeutige Funktion der Eingangswerte zu diesemZeitpunkt ist. (Kein Gedächtnis!) Realisierungsbedingung: Die Schaltungen enthal-ten keine Rückführungen. (Schaltnetze werden in Kapitel 5 behandelt)

Schaltwerk Funktionseinheit zum Verarbeiten von Schaltvariablen, wobei der Ausgangs-wert zu einem bestimmten Zeitpunkt abhängt von den Eingangswerten zu diesemZeitpunkt und endlich vielen vorausgegangenen Zeitpunkten ist. Ein Schaltwerk kannendlich viele innere Zustände annehmen; es enthält also Speicherelemente (wird inKapitel 7 behandelt).

Kombinatorische Logik = Kombinatorische Schaltung = SchaltnetzSequentielle Logik = Sequentielle Schaltung = Schaltwerk

4.2 Logische GrundverknüpfungenDie Schaltalgebra geht von folgenden drei Grundverknüpfungen aus:

1. Negation (NICHT-Verknüpfung)

27

KAPITEL 4. SCHALTALGEBRA 28

2. Disjunktion (ODER-Verknüpfung)

3. Konjunktion (UND-Verknüpfung)

Fundamentalsatz der Schaltalgebra Alle Schaltfunktionen lassen sich auf die dreiGrundverknüpfungen (Negation, Disjunktion, Konjunktion) zurückführen.

4.2.1 Negation, NICHT-Verknüpfung, NOT

Die Negation ist die Funktion einer einzigen Variablen. Hat die Variable den Wert 1, dannist die negierte Variable 0 und umgekehrt.

Funktionstabelle:A Y0 11 0

Die entsprechende schaltalgebraische Gleichung lautet:

Y = A

Lies: „Y = A negiert“ oder „Y = A nicht“.Es gelten folgende Spezialfälle: 0 = 1 und 1 = 0.Eine mehrfache Anwendung der Negation ist ebenfalls möglich: 1 = 1.

Schaltsymbol:

4.2.2 Disjunktion, ODER-Verknüpfung, OR

Funktionstabelle:A B Y0 0 00 1 11 0 11 1 1

Die Funktionstabelle zeigt, dass Y = 1 ist, wenn mindestens eine Eingangsvariablegleich 1 ist. Diese Funktion wird auch als inklusives ODER bezeichnet.

Schaltalgebraische Gleichung:

Y = A ∨B

Lies: „Y gleich A oder B“.

Schaltsymbol:


Schalterdarstellung (Parallelschaltung):

Es gelten folgende Spezialfälle:

A ∨ 1 = 1

A ∨ A = A

A ∨ 0 = A

A ∨ A = 1

Bei mehr als zwei Variablen gilt:

Y = A1 ∨ A2 ∨ · · · ∨ An =

{0 falls alle Ai = 0

1 sonst

4.2.3 Konjunktion, UND-Verknüpfung, AND

Funktionstabelle:

A B Y0 0 00 1 01 0 01 1 1

Die Funktionstabelle zeigt, dass Y = 1 ist, wenn A und B gleich 1 sind.


Y = A ∧B = AB

Lies: „Y gleich A und B“.

Schaltsymbol:

Schalterdarstellung (Reihenschaltung):


Es gelten folgende Spezialfälle:

A ∧ 1 = A

A ∧ A = A

A ∧ 0 = 0

A ∧ A = 0

Bei mehr als zwei Variablen gilt:

Y = A1 ∧ A2 ∧ · · · ∧ An =

{1 falls alle Ai = 1

0 sonst

4.3 Abgeleitete Verknüpfungen

4.3.1 NAND-Verknüpfung

Funktionstabelle:

A B Y0 0 10 1 11 0 11 1 0


Y = A ∧B = AB

Schaltsymbol:

4.3.2 NOR-Verknüpfung

Funktionstabelle:

A B Y0 0 10 1 01 0 01 1 0



Y = A ∨B

Schaltsymbol:

4.3.3 Äquivalenz-Verknüpfung

Funktionstabelle:

A B Y0 0 10 1 01 0 01 1 1


Y = (A ∧B) ∨(A ∧ B

)Schaltsymbol:

4.3.4 Antivalenz-Verknüpfung

Funktionstabelle:

A B Y0 0 00 1 11 0 11 1 0


Y =(A ∧B

)∨(A ∧ B

)Schaltsymbol:


4.4 Schaltverhalten bei positiver und negativer LogikReale Verknüpfungsglieder sind Schaltungen, die mit auf gewisse physikalische Ein-gangsspannungspegel (im Low- oder High-Bereich) mit bestimmten Ausgangsspannungen(ebenfalls im Low- oder High-Bereich) reagieren. Die Zuordnung der logischen Größenkann entweder in positiver Logik (L=0 ; H=1) oder negativer Logik (L=1 ; H=0) erfolgen.

Gegeben sei die Funktionstabelle eines Verknüpfungsgliedes auf der Basis von Ein- undAusgangsspannungen:

A B YL L LL H LH L LH H H

Bei positiver Logik (L=0 ; H=1) gilt folglich:

A B Y0 0 00 1 01 0 01 1 1

→ Verhalten eines UND-Gliedes!

Bei negativer Logik (L=1 ; H=0) gilt hingegen:

A B Y1 1 11 0 10 1 10 0 0

→ Verhalten eines ODER-Gliedes!Das Verhalten eines realen Verknüpfungsgliedes ist also abhängig von der

gewählten Logik! Ein UND-Glied in positiver Logik wird zu einem ODER-Glied innegativer Logik und umgekehrt. In dieser Vorlesung wird - falls nichts anderes gesagt wird- stets die positive Logik verwendet, da sie auch technisch die größere Bedeutung besitzt.

4.5 Rechenregeln der SchaltalgebraAus den Definitionen der logischen Grundfunktionen können Rechenregeln abgeleitet wer-den; die Beweise sind anhand der Funktionstabellen leicht zu führen.


Kommutativgesetz („Vertauschungsgesetz“) für Konjunktion und Disjunktion:

A ∧B = B ∧ A

A ∨B = B ∨ A

Assoziativgesetz („Verknüpfungsgesetz“) für Konjunktion und Disjunktion:

A ∧B ∧ C = (A ∧B) ∧ C = A ∧ (B ∧ C)

A ∨B ∨ C = (A ∨B) ∨ C = A ∨ (B ∨ C)

Distributivgesetz („Verteilungsgesetz“):

A ∧ (B ∨ C) = (A ∧B) ∨ (A ∧ C)

A ∨ (B ∧ C) = (A ∨B) ∧ (A ∨ C)

De Morgan’sche Gesetze:

A ∧B = A ∨ B

A ∨B = A ∧ B

bzw.

A ∧B = A ∨ B

A ∨B = A ∧ B

Bedeutung des De Morgan’schen Gesetzes: UND- und ODER-Verknüpfunglassen sich - unter Verwendung von Negationen - gegenseitig ersetzen!

Die Gesetze können entsprechend auch auf mehr als zwei oder drei Variablen erweitertwerden!

Bindungsregel:

Ohne Klammern gilt folgende Reihenfolge der Operationen:

1. Negation

2. Konjunktion

3. Disjunktion

4.5.1 Bedeutung der NOR und NAND-Verknüpfung für die Pra-xis

Ergebnis aus der klassischen Schaltalgebra: „Alle logischen Verknüpfungen und binärenSchaltwerke lassen sich mit Hilfe der drei Grundfunktionen UND, ODER und NICHTbeschreiben.“


Aus den De Morgan’schen-Gesetzen folgt: Eine Konjunktion lässt sich durch eine Dis-junktion und mit Negationsgliedern nachbilden. Eine Disjunktion lässt sich durch eineKonjunktion und Negationsglieder nachbilden. Es werden also nur zwei Verknüpfungs-typen benötigt: (UND und NICHT) oder (ODER und NICHT).

Frage: Kann die Anzahl der benötigten Verknüpfungsgliederarten noch weiter re-duziert werden? Antwort: Ja! Eine Realisierung nur mit NAND oder nur mir NOR-Verknüpfungselementen ist möglich! Um dies zu demonstrieren, wollen wir versuchen diedrei Grundverknüpfungsarten jeweils mit NAND- und NOR-Gattern nachzubilden.

Nachbildung eines NICHT-Gliedes mit NAND-Gliedern

NICHT-Gatter

A Y0 11 0

NAND-Gatter

A B Y→ 0 0 1

0 1 1 ←1 0 1

→ 1 1 0 ←Zwei Realisierungsmöglichkeiten:

Nachbildung eines NICHT-Gliedes mit NOR-Gliedern

NICHT-Gatter

A Y0 11 0

NOR-Gatter

A B Y→ 0 0 1 ←

0 1 01 0 0 ←

→ 1 1 0Zwei Realisierungsmöglichkeiten:

Nachbildung eines UND-Gliedes mit NAND-Gliedern


Nachbildung eines ODER-Gliedes mit NOR-Gliedern

Nachbildung eines UND-Gliedes mit NOR-Gliedern

Nachbildung eines ODER-Gliedes mit NAND-Gliedern

Kapitel 5

Schaltnetze

5.1 Beschreibung logischer Funktionen

5.1.1 Funktionstabelle

In der Digitaltechnik sind Problemstellungen oft in Form einer Funktionstabelle (Wahr-heitstabelle) gegeben. Schaltalgebraische Beziehungen zwischen den unabhängigen Ein-gangsvariablen A1, A2, . . . , An und der abhängigen Ausgangsvariablen Y können in Formeiner Tabelle dargestellt werden, die jede mögliche Kombination der Eingangsvariablenund der dazugehörigen Ausgangsvariablen umfasst. Jede dieser Variablen kann die Werte0 und 1 annehmen, d.h. bei n Eingangsvariablen ergeben sich 2n verschiedene Eingangs-kombinationen.

Beispiel: Funktionstabelle der Schaltfunktion Y mit den 3 Eingangsvariablen A,B,C.

A B C Y0 0 0 00 0 1 10 1 0 10 1 1 11 0 0 01 0 1 01 1 0 01 1 1 0

Alternativ zur Darstellung der Schaltfunktion als Funktionstabelle kann auch eineschaltalgebraische Gleichung angegeben werden. Dies ist häufig in einer deutlich kom-pakteren Form möglich. Im folgenden werden Wege von der Funktionstabelle zur schaltal-gebraischen Gleichung gezeigt.

Aus der Funktionstabelle liest man eine sog. „Normalform“ der schaltalgebraischenGleichung ab. Es gibt zwei mögliche Normalformen: die disjunktive und die konjunktiveNormalform.

36

KAPITEL 5. SCHALTNETZE 37

5.1.2 Minterme und disjunktive Normalform

Disjunktive Normalform (DNF) Sämtliche Zeilen, für die die Ausgangsvariable denWert Eins annimmt, werden zusammengefasst. Hierbei ist für jede dieser Zeilen ei-ne Konjunktion aller Variablen mit dem Wert Eins sowie aller negierten Variablenmit dem Wert Null zu bilden. Die so gebildeten Konjunktionen werden disjunktivverknüpft.

Minterm Die Terme, die alle Eingangsvariablen konjunktiv verknüpfen, bezeichnet manauch als Minterme bzw. als Vollkonjunktionen.

1. Fundamentalsatz der Schaltalgebra Jede binäre Funktion Y kann als Disjunktionvon Mintermen angegeben werden, für die die Funktion den Wert Eins annimmt.

Beispiel DNF zur vorhergehenden Funktionstabelle:

Y =(A ∧ B ∧ C

)∨(A ∧B ∧ C

)∨(A ∧B ∧ C

)5.1.3 Maxterme und konjunktive Normalform

Konjunktive Normalform (KNF) Definition: Sämtliche Zeilen, für die die Ausgangs-variable den Wert Null annimmt werden zusammengefasst. Hierbei ist für jede dieserZeilen eine Disjunktionen aller Variablen mit dem Wert Null sowie aller negiertenVariablen mit dem Wert Eins zu bilden. Die so gebildeten Disjunktionen werdenkonjunktiv verknüpft.

Maxterme Die Terme, die alle Eingangsvariablen disjunktiv verknüpfen, bezeichnet manauch als Maxterme bzw. als Volldisjunktionen.

2. Fundamentalsatz der Schaltalgebra Jede binäre Funktion Y kann als Konjunktionvon Maxtermen angegeben werden, für die die Funktion den Wert Null annimmt.

Beispiel KNF zur vorhergehenden Funktionstabelle:

Y = (A ∨B ∨ C) ∧(A ∨B ∨ C

)∧(A ∨B ∨ C

)∧(A ∨ B ∨ C

)∧(A ∨ B ∨ C

)5.2 Vereinfachung logischer Schaltungen

5.2.1 Gesetze der Schaltalgebra

Unter Verwendung der verschiedenen Gesetze für die Schaltalgebra können komplexeSchaltfunktionen vereinfacht - d.h. mit einer reduzierten Anzahl von logischen Gatternrealisiert - werden. Angestrebt wird in der Regel eine zweistufige Realisierung, wobei dieerste Stufe Konjunktionen und die zweite Stufe Disjunktionen enthält. Das Ergebnis ist


dann eine disjunktive Minimalform (DMF). Eine DMF ist im Gegensatz zur DNFnicht eindeutig bestimmt. Häufig gibt es mehrere gleich gute Realisierungen.

Beispiel:

Y = ABC ∨ ABC ∨ ABC

=[AB ∨ AB ∨ AB

]C

=[AB ∨ AB ∨ AB ∨ AB

]C

=[B(A ∨ A)

)∨ A

(B ∨B

))]C

= [B ∨ A] C ← (KMF)= AC ∨BC ← (DMF)

Die ursprüngliche Schaltfunktion, die drei UND-Gatter mit je drei, zum Teil negiertenEingängen und ein ODER-Gatter mit drei Eingängen benötigte, wurde minimiert aufeine Funktion, die nur noch zwei UND-Gatter mit je zwei, zum Teil negierten Ausgängenbenötigt und ein ODER-Gatter mit zwei Eingängen.

Ebenso kann man durch Umstellungen eine konjunktive Minimalform (KMF) erhalten,die Variablen werden dabei erst disjunktiv verknüpft und dann konjunktiv. Häufig gibt esmehrere gleichberechtigte DMF oder KMF!

DNF, DMF, KNF und KMF stellen also 2-stufige Realisierungen der Form UND-ODERbzw. ODER-UND dar. DNF und DMF besitzen in der Praxis gegenüber KNF und KMFdie größere Bedeutung.

Da eine zielgerichtete Anwendung bei der Schaltungsminimierung häufig schwierig ist,weicht man in der Regel auf graphische Verfahren (z.B. KV-Diagramm) und algorithmischeVerfahren (z.B. Methode von Quine) aus, die weitaus einfacher zu handhaben sind.

5.2.2 KV-Diagramme

Karnaugh-Veitch-(KV)-Diagramme sind grafische Darstellungen von logischen Funk-tionen für bis zu sechs Variablen.

Vorteil: Übersichtliches Verfahren, weil graphisch orientiert.

Nachteil: Unübersichtlich bei mehr als 6 Variablen.

Allgemeine Vereinfachungsregeln für KV-Diagramme:

• Fasst man benachbarte 1-Felder in möglichst große und damit wenige rechteckigeoder quadratische Blöcke mit 2, 4, 8, 16... Feldern zusammen, gewinnt man die zueinem Block gehörende Konjunktion, indem man nur die Eingangsvariablen berück-sichtigt, die in allen Feldern des Blockes einen konstanten Wert haben.

• Bei Blöcken mit 2m Feldern entfallen so m Variable bei der Konjunktion.

• Die disjunktive Verknüpfung der Konjunktionen aller Blöcke liefert die DMF.


• Einzelne Felder können mehreren Blöcken angehören (Überlappungen).

• Blöcke können auch über die Ränder des KV-Diagramms hinaus gebildet werden.

(Alternativ zum Zusammenfassen der Einsen können Nullen zusammengefasst werden.Dies führt zur konjunktiven Minimalform (KMF). Obige Regeln sind dann sinngemäß zuändern: Jeder Block entspricht einer Disjunktion, usw.)KV-Diagramm für zwei Variable

Das Diagramm besteht aus 22 = 4 Feldern:Beispiel:

A B Y0 0 00 1 11 0 11 1 1

B\A 0 1

0 AB AB

1 AB AB

B\A 0 1

0 0 1∩1 1⊂ 1⊃∪

Y = A ∨B ← DMFY = A ∨B ← KMF

KV-Diagramm für drei Variable

Das Diagramm besteht aus 23 = 8 Feldern. Es ergeben sich Nachbarschaftsverhältnissezwischen den Feldern des linken und rechten Randes.

C\AB 00 01 11 10

0 ABC ABC ABC ABC

1 ABC ABC ABC ABC

C\AB 00 01 11 10

0 1⊃ 0 0 1⊂1 0 1⊂ 1⊃ 0

Y = BC ∨ BC ← DMFY =

(B ∨ C

)∧(B ∨ C

)← KMF

KV-Diagramm für vier Variable

Das Diagramm besteht aus 24 = 16 Feldern. Es ergeben sich Nachbarschaftsverhältnissezwischen den Feldern des linken und rechten sowie des oberen und unteren Randes.


CD\AB 00 01 11 10

00 ABCD ABCD ABCD ABCD




CD\AB 00 01 11 10

00 1⊂ 1∪ 1 1⊃01 0 0 0 0

11 0 0 1© 0

10 0 1∩ 0 0

Y = CD ∨ ABD ∨ ABCD

KV-Diagramm für fünf Variable

Ein KV-Diagramm für fünf Variablen benötigt 25 = 32 Felder. Diese werden in zweiKV-Diagrammen für vier Variablen angeordnet. Hierbei gilt für das erste Diagramm E = 1und für das zweite Diagramm E = 0.

Diagramm für E = 1:CD\AB 00 01 11 10

00 ABCDE ABCDE ABCDE ABCDE



10 ABCDE ABCDE ABCDE ABCDE E

Diagramm für E = 0:

CD\AB 00 01 11 1000 ABCDE ABCDE ABCDE ABCDE



10 ABCDE ABCDE ABCDE ABCDE E

Die beiden Diagramme kann man sich übereinander angeordnet vorstellen, so dassNachbarschaftsverhältnisse zusätzlich auch zwischen aufeinander liegenden Feldern beste-hen.

KV-Diagramm für sechs Variable

Ein KV-Diagramm für fünf Variablen benötigt 26 = 64 Felder. Diese werden in vierKV-Diagrammen für vier Variablen angeordnet. Hierbei gilt für das erste Diagramm E = 0und F = 0 und für das zweite Diagramm E = 0 und F = 1 für das dritte Diagramm E = 1und F = 1 sowie für das vierte Diagramm E = 1 und F = 0.


Weitere Beispiele werden in Übungsaufgaben vorgestellt.

5.2.3 Methode von Quine

Ein anderer Weg zur Minimierung von Schaltfunktionen ist das Verfahren von Quine.

Vorteil des Verfahrens: Algorithmisch orientiert, d.h. gut auf einem Computer zu pro-grammieren.

Nachteil des Verfahrens: Hoher Schreibaufwand bei der manuellen Berechnung.

Beschreibung des Verfahrens:

1. Man schreibt alle Minterme einer disjunktiven Normalform untereinander. (Ist eineFunktion nicht als disjunktive Normalform gegeben, so muss sie vor der Bearbeitungin eine solche umgewandelt werden.)

2. Jeder Term wird mit jedem anderen Term verglichen.

3. Stimmen zwei Terme bis auf eine Variable überein, wobei diese eine Variable in demanderen Term negiert vorkommen muss, trägt man diesen Term unter Weglassender entsprechenden Variablen in die nächste Spalte ein. Die beiden ursprünglichenTerme werden markiert.

4. Dieser Vorgang wird für die erste Spalte wiederholt, bis alle Terme miteinanderverglichen worden sind.

5. Anschließend wiederholt sich der gesamte Vorgang in der nächsten Spalte.

6. Die am Ende übrig bleibenden nicht markierten Terme sind die Primterme.

7. Über eine Primterm-Minterm-Tabelle wird die einfachste Primterm-Kombination ge-sucht. Die disjunktive Verknüpfung dieser Terme ergibt die disjunktive Minimalform.

Beispiel: Gegeben sei die folgende Schaltfunktion Y :

Y = ABCD ∨ ABCD ∨ ABCD ∨ ABCD ∨ ABCD ∨ ABCD

Aufstellen der Tabelle zur Ermittlung der Primterme:


1. Spalte 2. Spalte 3. Spalte

(1) ABCD ∗ (1,2) ABD ∗ (1,2; 5,6) AB

(2) ABCD ∗ (1,6) ABC ∗ (1,6; 2,5) AB

(3) ABCD ∗ (2,3) ACD

(4) ABCD ∗ (2,5) ABC ∗(5) ABCD ∗ (3,4) BCD

(6) ABCD ∗ (5,6) ABD ∗

Primterme: ACD BCD AB

Primterm-Minterm-Tabelle:

ABCD ABCD ABCD ABCD ABCD ABCDACD x xBCD x xAB x x x x

Einfachste Primtermkombination: Y = AB ∨ BCD

Aufgabe: Führen Sie die Vereinfachung der Schaltfunktion zum Vergleich mit dem KV-Diagramm durch.

5.3 Nicht vollständig spezifizierte Funktionen (Don’tcare Felder)

Bei der bisher in der Funktionstabelle dargestellten Funktion handelt es sich um einevollständig spezifizierte Funktion, weil jeder Eingangsvariablen ein bestimmter Wert (0oder 1) für die Ausgangsvariable zugewiesen worden ist. In der Praxis treten jedoch sehrhäufig unvollständig spezifizierte Funktionen auf (siehe Kapitel über Codewandler), beidenen die Aufgabenstellung für bestimmt Eingangskombinationen nicht eindeutig eine 0oder 1 vorgibt. Diese Felder werden mit einem „x“ gekennzeichnet.

In diesen Fällen können beim KV-Diagramm „don’t-care-Felder“ zu weiteren Vereinfa-chungen benutzt werden, indem den Feldern geeignete Werte zur Vergrößerung der Blöckezugewiesen werden.

Beispiel: Schaltfunktion mit drei Eingangsvariablen


A B C Y0 0 0 00 0 1 x ← don’t care0 1 0 00 1 1 11 0 0 x ← don’t care1 0 1 x ← don’t care1 1 0 11 1 1 0

Indem zwei der don’t-care-Feld auf den Wert Eins gesetzt werden und das dritte don’t-care-Feld auf den Wert Null gesetzt wird, wird eine besonders einfach DMF gefunden.

C\AB 00 01 11 10

0 0 0 1⊂ x⊃1 x⊂ 1⊃ 0 x

Y = AC ∨ AC

5.4 Realisierung mit GrundverknüpfungselementenAus einer schaltalgebraischen Gleichung kann direkt eine Schaltungsrealisierung ausGrundverknüpfungselementen (UND, ODER, NICHT) abgelesen werden. Aus Gründender Übersicht bietet es sich an die Schaltung nach dem Prinzip des Kreuzschienenvertei-lers zu zeichnen. Hierbei werden zunächst alle Eingangsvariablen sowie deren Negierte aufsenkrechten Linien verfügbar gemacht. Im zweiten Schritt werden die weiteren Schaltele-mente waagerecht an diese senkrechten Linien angeschlossen.

Beispiel Gegeben sei folgende Schaltfunktion:


Mit dem Prinzip des Kreuzschienenverteilers ergibt sich dann folgende Realisierung:


Bei der Art der Schaltungsminimierung, die wir in den vorherigen Kapiteln kennengelernt haben, läuft die Lösung immer auf eine zweistufige Schaltungsrealisierung hinaus:die erste Stufe besteht in konjunktiven Verknüpfungen und nachfolgend geschaltet ist einedisjunktive Verknüpfung.

5.5 Realisierung mit NAND und NORStehen zur Schaltungsrealisierung entweder nur NAND- oder nur NOR-Verknüpfungselemente zur Verfügung, so muss die schaltalgebraische Gleichung zunächstgeeignet umgeformt werden.

5.5.1 Realisierung mit NAND

Betrachten wir das gleiche Beispiel wie zuvor:


Ziel ist es die Grundverknüfungen (UND, ODER, NICHT) durch NANDs zu ersetzen. EineNegation (NICHT) kann einfach durch ein NAND ersetzt werden (siehe Kapitel 4.5.1), sodass wir uns um die Negationen zunächst nicht kümmern. Beim Ersetzen stört zunächstam stärksten das ODER, so dass wir den gesamte Ausdruck doppelt negieren und danndas De Morgan-Gesetz anwenden.


= CD ∨ ABD ∨ ABCD

= CD ∧ ABD ∧ ABCD

Diese Form der schaltalgebraischen Gleichung können wir dann direkt mit NAND-Elementen zeichnen:


Hieraus können wir folgende Regel ableiten:

Realisierung mit NAND Die DNF oder DMF wird zunächst im gesamten doppelt ne-giert. Dann wird der untere Negationsstrich nach dem De Morgan-Gesetz aufgespal-ten.

5.5.2 Realisierung mit NOR

Betrachten wir das gleiche Beispiel wie zuvor:


Ziel ist es die Grundverknüfungen (UND, ODER, NICHT) durch NORs zu ersetzen. EineNegation (NICHT) kann einfach durch ein NOR ersetzt werden (siehe Kapitel 4.5.1), sodass wir uns um die Negationen zunächst nicht kümmern. Beim Ersetzen stört am stärks-ten das UND, so dass wir die Konjunktionen doppelt negieren und dann das De Morgan-Gesetz anwenden. Um schließlich aus den anfänglichen ODER-Verknüpfungen noch NORszu machen, muss der gesamte Ausdruck zweimal negiert werden.


= CD ∨ ABD ∨ ABCD

= C ∨D ∨ A ∨ B ∨D ∨ A ∨ B ∨ C ∨ D

= C ∨D ∨ A ∨ B ∨D ∨ A ∨ B ∨ C ∨ D

Diese Form der schaltalgebraischen Gleichung können wir dann direkt mit NOR-Elementenzeichnen:


Hieraus können wir folgende Regel ableiten:

Realisierung mit NOR Die Konjunktionen der DNF oder DMF werden zunächst dop-pelt negiert. Dann wird der untere Negationsstrich jeweils nach dem De Morgan-Gesetz aufgespalten. Schließlich wird der gesamte Ausdruck doppelt negiert.

Kapitel 6

Codewandler

6.1 EntwurfsverfahrenEin Codewandler wandelt Zahlen eines (Zahlen-)Codes in einen anderen (Zahlen-)Codeum. Zum Beispiel wird eine Zahl im Aiken-Code in eine Zahl im BCD-Code gewandelt.

Codewandler lassen sich nach den Regeln der Schaltungssynthese (siehe Kapitel überSchaltalgebra und Schaltnetze) berechnen. Im folgenden Abschnitt soll dies exemplarischeinmal vorgestellt werden.

6.2 Aiken-BCD-CodewandlerEin Aiken-BCD-Codewandler wandelt eine Zahl im Aiken-Code in eine Zahl im BCD-Codeum.

1. Schritt: Aufstellen der Aiken-BCD-Codewandler-Wahrheitstabelle

47

KAPITEL 6. CODEWANDLER 48

Dezimal Aiken BCDD C B A Q4 Q3 Q2 Q1

0 0 0 0 0 0 0 0 01 0 0 0 1 0 0 0 12 0 0 1 0 0 0 1 03 0 0 1 1 0 0 1 14 0 1 0 0 0 1 0 0− 0 1 0 1 x x x x− 0 1 1 0 x x x x− 0 1 1 1 x x x x− 1 0 0 0 x x x x− 1 0 0 1 x x x x− 1 0 1 0 x x x x5 1 0 1 1 0 1 0 16 1 1 0 0 0 1 1 07 1 1 0 1 0 1 1 18 1 1 1 0 1 0 0 09 1 1 1 1 1 0 0 1

Am Eingang des Codewandlers können auch Tetraden angelegt werden, die kein gülti-ges Aiken-Codewort darstellen. In diesen Fällen sind die Signale an den Ausgängen beliebigwählbar („don’t-care Felder“).

2. Schritt: Ermittlung der Ausgangsfunktion über KV-Diagramme

KV-Diagramm für Q1:

BA\DC 00 01 11 10

00 0 0 0 x

01 1| x 1 x |11 1| x 1 1 |10 0 x 0 x

Q1 = A


BA\DC 00 01 11 10

00 0 0 1| x |01 0 x 1| x |11 1| x | 0 0

10 1| x | 0 x

Q2 = BD ∨BD



BA\DC 00 01 11 10

00 0 1| 1 | x∩01 0 x| 1 | |x |

11 0 x 0 | 1 |

10 0 x 0 x∪Q3 = BC ∨ CD


BA\DC 00 01 11 10

00 0 0 0 x

01 0 x 0 x

11 0 x| 1 | 0

10 0 x| 1 | x

Q4 = BC

3. Schritt: Realisierung (z.B.: hier in NAND)

Q1 = A

Q2 = BD ∨BD

= BD ∨BD

= BD ∧BD

Q3 = BC ∨ CD

= BC ∨ CD

= BC ∧ CD

Q4 = BC

= BC

Damit ergibt sich für den Aiken-BCD-Codewandler (nach dem Prinzip des Kreuzschie-nenverteilers):


6.3 BCD-7-Segment-CodewandlerEine 7-Segment-Anzeige besteht aus sieben Anzeige-Elementen zur Darstellung der dezi-malen Ziffern von 0 bis 9. Das nachfolgende Bild zeigt die Bezeichnung der Elemente sowiedie Verwendung der 7-Segment-Anzeige.

Ein BCD-7-Segment-Codewandler setzt eine BCD-Zahl in entsprechende Signale zurAnsteuerung der 7-Segment-Anzeige um. BCD-codierte Zahlen können so direkt lesbarausgegeben werden.

Kapitel 7

Schaltwerke

7.1 Bistabile Kippstufen

7.1.1 Konventionen und Klassifizierung

Bistabile Kippstufen (auch: „Flipflops“) sind Schaltelemente, die logische Zustände spei-chern können. Ein Flipflop besitzt in seiner einfachsten Form zwei Eingänge E1 und E2

sowie zwei Ausgänge Q1 und Q2. Die Ausgänge besitzen stets entgegengesetzte logischeWerte, d.h. Q1 = Q2.

Schaltzeichen:

Wirkungsweise:

Setzvorgang : (E1 = 1) ∧ (E2 = 0)→ Q1 = 1

Rücksetzvorgang : (E1 = 0) ∧ (E2 = 1)→ Q1 = 0

Speicherfall : (E1 = 0) ∧ (E2 = 0)→ Ausgangswerte bleiben unverändert

Verbotener Fall : (E1 = 1) ∧ (E2 = 1) → Wirkung hängt vom Flipflop-Typ ab: Beieinfachen Flipflops darf diese Kombination nicht verwendet werden.

E1 E2 Q1 Q2 Bedeutung0 0 ∗ ∗ Speicherfall0 1 0 1 Rücksetzvorgang1 0 1 0 Setzvorgang1 1 − − Verbotener Fall

51

KAPITEL 7. SCHALTWERKE 52

Die Eingänge E1 und E2 sind sog. statische Eingänge, d.h. sie sprechen auf Ein-gangszustände an. Weiter gibt es Flipflops mit dynamischen Eingängen, die auf Ein-gangszustandsänderungen ansprechen. Dynamische Eingänge werden gesondert gekenn-zeichnet.

Dynamischer Eingang, der bei ansteigender Taktflanke reagiert:

Dynamischer Eingang, der bei fallender Taktflanke reagiert:

Flipflops können mehrere Eingänge haben, die miteinander verknüpft sind. Diese wer-den entsprechend gekennzeichnet:

S Setz-Abhängigkeit

R Rücksetz-Abhängigkeit

G UND-Abhängigkeit

V ODER-Abhängigkeit

C Steuer-Abhängigkeit

Zusätzlich werden die zusammengehörigen Eingänge durch Ziffern gekennzeichnet. Beisteuernden Eingängen steht die Kennzahl nach dem Buchstaben. Bei gesteuerten Eingän-gen steht die Kennzahl vor dem Buchstaben.

Klassifizierung von Flipflops

1. Nicht-taktgesteuertes FF: reagiert auf Eingangssignale


2. Taktzustandsgesteuertes FF: reagiert auf Eingangssignale, wenn gleichzeitig einTaktsignal anliegt

3. Taktflankengesteuertes FF: reagiert auf Eingangssignale, wenn gleichzeitig eineTaktsignalflanke anliegt. Unterschieden werden positive und negative Taktflanken-steuerung.

7.1.2 Nicht-taktgesteuerte Flipflops

7.1.2.1 NOR-Latch

2 NOR-Gatter mit rückgekoppelten Signa-len:

NOR-GatterA B A ∨B

0 0 10 1 01 0 01 1 0

Merke: Sobald eine 1 am Eingang liegt, er-scheint eine Null am Ausgang.

Funktionsweise:

(E1 = 1) ∧ (E2 = 0) → (Q2 = 0) ∧ (Q1 = 1)

(E1 = 0) ∧ (E2 = 1) → (Q1 = 0) ∧ (Q2 = 1)

E1 = E2 = 0 → Ausgangssignale unverändertE1 = E2 = 1 → Q1 = Q2 = 0 d.h. Kombination ist verboten

Die Eingangskombination E1 = E2 = 1 ist verboten, da die Ausgänge ja vereinbarungsge-mäß entgegengesetzte Signale aufweisen müssen.

Wahrheitstabelle des NOR-Latches:

E1 E2 Q1 Q2 Bedeutung0 0 ∗ ∗ Speicherfall0 1 0 1 Rücksetzvorgang1 0 1 0 Setzvorgang1 1 − − Verbotener Fall


7.1.2.2 NAND-Latch

2 NAND-Gatter mit rückgekoppelten Signa-len:

NAND-GatterA B A ∧B

0 0 10 1 11 0 11 1 0

Merke: Sobald eine 0 am Eingang liegt, er-scheint eine Eins am Ausgang.

Funktionsweise:

(E1 = 1) ∧ (E2 = 0) → (Q1 = 1) ∧ (Q2 = 0)

(E1 = 0) ∧ (E2 = 1) → (Q2 = 1) ∧ (Q1 = 0)

E1 = E2 = 0 → Q1 = Q2 = 1 d.h. Kombination ist verbotenE1 = E2 = 1 → Ausgangssignale unverändert

Wahrheitstabelle des NAND-Latches:

E1 E2 Q1 Q2 Bedeutung0 0 − − Verbotener Fall0 1 0 1 Rücksetzvorgang1 0 1 0 Setzvorgang1 1 ∗ ∗ Speicherfall

Um das gewünschte Flipflop-Verhalten zu erzeugen, sind noch zwei Änderungen not-wendig: Erstens müssen die Eingangssignale negiert werden und zweitens müssen die Aus-gangsbezeichnungen getauscht werden.

NAND- und NOR-Latches sind die einfachsten Flipflops und bilden die Basis komple-xerer Flipflops, NAND- und NOR-Latches werden daher auch Basis-Flipflops genannt.

7.1.3 Taktzustandsgesteuerte Flipflops

7.1.3.1 SR-Flipflop

Schaltet man den Eingängen eines Basis-Flipflops jeweils ein UND-Glied vor, so erhältman ein taktzustandsgesteuertes SR-(Setz-Rücksetz-)Flipflop. Signale an den Eingängenerreichen das innere Basisflipflop nur, wenn ein Taktsignal T = 1 anliegt.


Als Wahrheitstabelle ergibt sich formal:

T S R Q1 Q2 Bedeutung0 0 0 ∗ ∗ Keine Signaländerung0 0 1 ∗ ∗ Keine Signaländerung0 1 0 ∗ ∗ Keine Signaländerung0 1 1 ∗ ∗ Keine Signaländerung1 0 0 ∗ ∗ Keine Signaländerung1 0 1 0 1 Rücksetzen1 1 0 1 0 Setzen1 1 1 − − Verbotener Fall

Man erkennt an den vielen ∗-Einträgen, dass diese aus der statischen Betrachtung(Schaltnetze) bekannte Form der Wahrheitstabelle hier bei der Beschreibung eines dyna-mischen Verhaltens wenig hilfreich ist. Wir führen daher eine neue Form der Wahrheits-tabelle ein.

tn tn+1

S R Q1,n Q1,n+1

0 0 0 0 Speicherfall0 0 1 1 Speicherfall0 1 0 0 Rücksetzen0 1 1 0 Rücksetzen1 0 0 1 Setzen1 0 1 1 Setzen1 1 0 − Verbotener Fall1 1 1 − Verbotener Fall

Mit:

tn : Zeitpunkt vor Anliegen des Taktsignals (T = 0)

tn+1 : Zeitpunkt nach Anlegen des Taktsignals (T = 1)

Obige Wahrheitstabelle lässt sich auch in Kurzform schreiben.

tn tn+1

S R Q1,n+1

0 0 Q1,n

0 1 01 0 11 1 −


7.1.3.2 E-Flipflop

Durch Zusatzbeschaltung eines SR-FF ergibt sich auch für E1 = E2 = 1 ein Speicherfall.

Wahrheitstabelle:

tn tn+1

E1 E2 Q1,n+1

0 0 Q1,n

0 1 01 0 11 1 Q1,n

7.1.3.3 SR-Flipflop mit dominantem Rücksetzeingang

Durch Zusatzbeschaltung eines SR-FF ergibt sich auch für E1 = E2 = 1 ein Rücksetzfall.

Wahrheitstabelle:

tn tn+1

E1 E2 Q1,n+1

0 0 Q1,n

0 1 01 0 11 1 0

7.1.3.4 D-Flipflop

Durch folgende Zusatzbeschaltung eines SR-FF ergibt sich ein D-FF(D=Delay=Verzögerung).


Wahrheitstabelle:

tn tn+1

D Q1,n+1

0 01 1

7.1.4 Taktflankengesteuerte Flipflops

Bei der Taktflankensteuerung werden die Flipflops synchron (zeitgleich) geschaltet. Ge-schaltet wird je nach Ausführungsform beim Übergang des Taktes von Null nach Eins(0→ 1; positive Taktflanke) oder beim Übergang des Taktes von Eins nach Null (1→ 0;negative Taktflanke).

Da nur zu diesen kurzen Zeitintervallen die Eingangssignale wirksam werden, sind dieseFlipflops sehr störsicher.

Zum Aufbau werden sog. Impulsglieder benötigt.

7.1.4.1 Impulsglieder

Impulsglieder sind UND-Verknüpfungen mit einem statischen und einem dynamischenEingang. Der dynamische Eingang liefert entweder bei fallender oder steigender Flankekurzzeitig das Signal 1.

Aufbau eines dynamischen Eingangs durch Ausnutzen der endlichen Laufzeit in einemrealen NICHT-Glied.


7.1.4.2 Einflankengesteuertes SR-Flipflop

Ein einflankengesteuertes SR-FF lässt sich aus zwei Impulsgliedern und einem Basis-FFaufbauen.

Schaltzeichen für ein SR-FF mit positiver Taktflankensteuerung:

Schaltzeichen für ein SR-FF mit negativer Taktflankensteuerung:

Wahrheitstabelle:

tn tn+1

S R Q1,n+1

0 0 Q1,n

0 1 01 0 11 1 −

Weitere Ausführungsform:Einflankengesteuertes SR-FF mit zusätzlichen taktunabhängigen Setz-und-Rücksetz-

Eingängen. Diese zusätzlichen Eingänge werden oft mit invertierten Signalen gesteuert.


7.1.4.3 Einflankengesteuertes D-Flipflop

Wie in Kapitel 7.1.3.4, das Eingangssignal wird verzögert übernommen, diesmal jedochmit Flankensteuerung.Schaltzeichen für ein D-FF mit positiver Taktflankensteuerung:

Wahrheitstabelle:

tn tn+1

D Q1,n+1

0 01 1

7.1.4.4 Einflankengesteuertes T-Flipflop

Aus einem SR-Flipflop kann mit rückgekoppelten Signalen ein T-Flipflop(T=Toggle=Umschalten) aufgebaut werden. Bei der entsprechenden Taktflanke än-dert sich der Ausgangswert.

Schaltzeichen für ein T-FF mit positiver Taktflankensteuerung:

Wahrheitstabelle:

tn tn+1

Q1,n Q1,n+1

0 11 0

7.1.4.5 Einflankengesteuertes JK-Flipflop

Der verbotene Zustand S = R = 1 bei einem SR-FF ist störend. Daher kann durchzusätzliche Beschaltung das universelle JK-FF abgeleitet werden. Das JK-FF verhält sichbei S = R = 1 wie ein T-FF.


Schaltzeichen für ein JK-FF mit positiver Taktflankensteuerung:

Wahrheitstabelle:

tn tn+1

S R Q1,n+1

0 0 Q1,n

0 1 01 0 11 1 Q1,n

7.1.4.6 Zweiflankengesteuertes (Master-Slave) SR-Flipflop

Zusammenschaltung zweier SR-FF mit entgegengesetzter Taktflankensteuerung. Beispiel:Das erste FF (Master-FF) nimmt das Eingangssignal bei steigender auf und das zweiteFF (Slave-FF) schaltet das Signal bei der folgenden fallenden Flanke durch („retadierteAusgänge“). (Eine entsprechende Steuerung durch entgegengesetzte Taktflanken ist ebensomöglich.)

Schaltzeichen für ein SR-Master-Slave-FF:

Die Symbole ¬ zeigen an, dass das Signal am Ausgang sich eine Taktflanke späterändert als ein Signal am Eingang aufgenommen wird.


7.1.4.7 Zweiflankengesteuertes (Master-Slave) JK-Flipflop

Wirkungsweise wie bei SR-Master-Slave-FF aber mit Umschaltfunktion für J = K = 1.Aufbau aus einem JK-FF und einem SR-FF:

Schaltzeichen für ein JK-Master-Slave-FF:

7.1.5 Zeitablaufdiagramme

Für vorgegebene Eingangssignale können die Ausgangssignale aus dem beschriebenen Ver-halten der verschiedenen FF abgeleitet werden.

Beispiel: Basis-Flipflop

tn tn+1

S R Q1,n+1

0 0 Q1,n

0 1 01 0 11 1 −


7.1.6 Charakteristische Gleichung

Eine charakteristische Gleichung beschreibt die Arbeitsweise eines Flipflops in schaltalge-braischer Form. Die Werte aus der ausführlichen Wahrheitstabelle werden hierzu in einKV-Diagramm überführt und hieraus wird die schaltalgebraische Gleichung abgeleitet.

Beispiel: Taktflankengesteuertes JK-FF

Wahrheitstabelle (Kurzform):

tn tn+1

S R Q1,n+1

0 0 Q1,n

0 1 01 0 11 1 Q1,n

Wahrheitstabelle (Ausführliche Form):

tn tn+1

J K Q1,n Q1,n+1

0 0 0 0 Speicherfall0 0 1 1 Speicherfall0 1 0 0 Rücksetzen0 1 1 0 Rücksetzen1 0 0 1 Setzen1 0 1 1 Setzen1 1 0 1 Toggle1 1 1 0 Toggle

KV-Diagramm für Q1,n+1

Q1,n\JK 00 01 11 10

0 0 0 1⊂ 1⊃1 1⊃ 0 0 1⊂

Charakteristische Gleichung:

Q1,n+1 =(J ∧ Q1,n

)∨(K ∧Q1,n

)


7.2 Monostabile KippstufeEine monostabile Kippstufe (Monoflop) hat einen stabilen Zustand (Q = 0) und eineninstabilen Zustand (Q = 1). Man unterscheidet nachtriggerbare und nicht-nachtriggerbareMonoflops.

7.2.1 Nicht-nachtriggerbares Monoflop

Ändert sich das Eingangssignal E von Null auf Eins, so geht der Hauptausgang Q dermonostabilen Kippstufe für eine bestimmte Zeit tQ in den instabilen Zustand und kehrtnach dieser Zeit selbständig wieder in den stabilen Zustand zurück.

Zeitverlauf:

Schaltzeichen:

Die Verweildauer tQ im instabilen Zustand wird vom weiteren Verlauf des Eingangssignalsnicht beeinflusst (nicht-nachtriggerbar):

Die Dauer tQ kann in der Regel durch externe Beschaltung mit einem Widerstand Rund einem Kondensator C festgelegt werden.

tQ = 0,69RC

Monostabile Kippstufen existieren auch mit Taktflankensteuerung. Im Folgenden istein Monoflop mit negativer Taktflankensteuerung gezeigt. Das Monoflop kippt dann beieiner negativen Flanke in den instabilen Zustand.


7.2.2 Nachtriggerbares Monoflop

Bei einem nachtriggerbaren Monoflop kann die Verweilzeit im instabilen Zustand durchgeeignete Änderung des Eingangssignals verlängert werden.

Zeitverlauf:

Schaltzeichen:

In dem Beispiel sorgt die zweite negative Taktflanke dafür, dass das Monoflop ab dieserTaktflanke für eine Dauer von tQ im instabilen Zustand bleibt.

7.3 VerzögerungsgliederVerzögerungsglieder haben die Aufgabe Taktflanken des Eingangssignals verzögert amAusgang auszugeben. Die Verzögerungszeit t1 gibt an, um welche Zeit die steigende Takt-flanke verzögert wird und t2 gibt an, um welche Zeit die fallende Taktflanke verzögertwird.

Zeitverlauf:


Schaltzeichen:

Beispiel eines Einschaltverzögerungsgliedes:

Zeitverlauf:

Aufbau eines Einschaltverzögerungsgliedes (1. Idee):


Aufbau eines Einschaltverzögerungsgliedes (2. Idee: Verbesserte Schaltung ohne Nade-limpuls): Es werden zwei Negationsglieder hinzugefügt, um auch das Signal am oberenUND-Gatter-Eingang zu verzögern.

7.4 Astabile KippstufeEine astabile Kippstufe hat zwei nicht-stabile Zustände.Zeitverlauf:

Schaltzeichen:

Anwendung: Erzeugung von Rechteck-Taktsignalen für Digitalschaltungen.

Kapitel 8

Zähler

8.1 ZählerartenZähler sind sequentielle Schaltungen, die binäre Codes in Abhängigkeit eines Taktsignalszählen. Entsprechend gibt es Zähler für den Dual-Code, den BCD-Code, den Aiken-Codeusw. Weiterhin kann man Vorwärts- und Rückwärtszähler unterscheiden.

Bei der Realisierung ist die Unterteilung in synchrone und asynchrone Zähler wichtig:

Synchrone Zähler Alle verwendeten Flipflops werden durch einen gemeinsamen Taktgeschaltet.

Asynchrone Zähler Mindestens zwei Flipflops verwenden unterschiedliche Taktsignale.

Da asynchrone Zähler vom Aufbau einfacher sind, werden wir uns diese zunächst anse-hen. Für synchrone Zähler wollen wir dann schließlich ein allgemeines Entwurfsverfahrenkennenlernen.

8.2 Asynchrone Zähler

8.2.1 3-Bit Dualvorwärtszähler

Werden drei Toggle-FF (realisiert durch JK-FF mit J = K = 1) mit negativer Taktflanken-steuerung aneinander gehängt, so entsteht ein 3-Bit Dualvorwärtszähler. Der Hauptaus-gang der FF ist jeweils mit dem dynamischen Eingang der nachfolgenden FF verbunden.

Zeitablaufdiagramm:

67

KAPITEL 8. ZÄHLER 68

Der Zähler zählt die DualzahlQ3Q2Q1 (mitQ3 =MSB undQ1 =LSB) von 0(10) = 000(2)

bis 7(10) = 111(2) und springt dann wieder auf die Null zurück.

Schaltzeichen:

Der Text im Steuerblock zeigt an, dass es sich um einen Zähler (CTR = Counter) mit 8Zählschritten (0 . . . 7) handelt. Es wird vorwärts (+) gezählt. Der Funktionsblock enthältdie Ausgänge und zeigt mit dem „Plus“-Symbol ebenfalls die Zählrichtung an.

8.2.2 3-Bit Dualrückwärtszähler

Realisierung wie zuvor, jedoch diesmal werden die Signale der invertierten Ausgänge mitden nachfolgenden Takteingängen verbunden.

Zeitablaufdiagramm:


Der Zähler zählt die DualzahlQ3Q2Q1 (mitQ3 =MSB undQ1 =LSB) von 7(10) = 111(2)

bis 0(10) = 000(2) rückwärts und springt dann wieder auf die 7 zurück.

Schaltzeichen:

Der Text im Steuerblock zeigt an, dass es sich um einen Zähler (CTR = Counter) mit 8Zählschritten (0 . . . 7) handelt. Es wird rückwärts (-) gezählt. Der Funktionsblock enthältdie Ausgänge und zeigt mit dem „Minus“-Symbol ebenfalls die Zählrichtung an.

8.2.3 3-Bit Dualzähler mit umschaltbarer Zählrichtung

Durch eine Zusatzbeschaltung wird die Zählrichtung mit einem Umschaltsignal U wählbar.Die Schaltung sieht dann folgendermaßen aus:


U=1 Vorwärtszählen

U=0 Rückwärtszählen

Schaltzeichen:

8.2.4 BCD-Vorwärtszähler

Ein BCD-Zähler zählt die Dualzahl Q4Q3Q2Q1 (mit Q4 =MSB und Q1 =LSB) von 0(10) =0000(2) bis 9(10) = 1001(2) und springt dann wieder auf die 0 zurück. Der Aufbau kann mitvier JK-FF und einem UND-Gatter erfolgen.

Zeitablaufdiagramm:


Schaltzeichen:

8.2.5 Dekaden-Zähler

Mit einem BCD-Zähler kann eine Dekade gezählt werden (0−9). Mit der Zusammenschal-tung von zwei BCD-Zählern kann über zwei Dekaden (0− 99) gewählt werden.


Funktionsweise: Immer, wenn der BCD-Zähler für die Einerziffer von Neun auf Null zu-rückspringt, entsteht an Q4 eine negative Taktflanke. Diese negative Taktflanke veranlasstden zweiten BCD-Zähler (für die Zehnerziffer) eine Ziffer weiterzuzählen.

Vorteil eines Dekadenzählers gegenüber einem Dualzähler: Einfache Ausgabe des Dezi-malwertes der Zahl möglich (mit Hilfe von BCD-7-Segment-Codewandlern und 7-Segment-Anzeige-Elementen, siehe Kapitel 6.3).

8.2.6 Modulo-n-Zähler

Der Modulo-n-Zähler zählt n duale Schritte bei der 0 beginnend. Zum Aufbau dieser Zählerwerden JK-Flipflops mit taktunabhängigen Rücksetzeingängen benötigt. Der Aufbau istbesonders einfach, jedoch erscheint für kurze Zeit ein unerwünschter Zustand.Beispiel: Modulo-5-Zähler

Zeitablaufdiagramm:


Funktionsweise: Zunächst verhält sich die Schaltung wie ein 3-Bit-Dual-Vorwärtszähler.nach dem 5. Taktsignal liefert die NAND-Verknüpfung von Q1 und Q3 kurzzeitig eineNull an den taktunabhängigen Rücksetzeingängen der Flipflops, so dass diese auf Nullzurückgesetzt werden und die Schaltung wieder bei Q1 = Q2 = Q3 = 0 beginnt. (Nachteil:Unerwünschter 6. Zustand wird kurzfristig angezeigt.)

8.3 Synchrone ZählerBei Synchron-Zählern werden alle FF durch einen gemeinsamen Takt zeitgleich (synchron)geschaltet. Die schaltungstechnische Realisierung ist im allgemeinen aufwendiger als beiasynchronen Zählern, da ja ein Freiheitsgrad (Wahl des Taktsignals) weniger vorhandenist.

8.3.1 3-Bit Dualvorwärtszähler

Regel für den Aufbau von synchronen Dual-Vorwärtszählern mit JK-FF:

1. Die Eingänge J und K sind bei jedem FF miteinander zu verbinden (J=K)

2. Beim 1. FF wird ein 1-Signal an die Eingänge gelegt. Beim 2. FF das Ausgangssignalvom 1. FF. Alle folgenden FF erhalten als Eingangssignal die UND-Verknüpfung derHauptausgänge aller vorangehenden FF.


Zeitablaufdiagramm:

8.3.2 3-Bit Dualrückwärtszähler

Aus einem synchronen 3-Bit-Dual-Vorwärtszähler lässt sich ein Rückwärtszähler aufbauen,wenn statt der Hauptausgänge die invertierenden Ausgänge verwendet werden.

8.4 Entwurfsverfahren

8.4.1 Entwurfsverfahren mit Hilfe der charakteristischen Glei-chung

Vorgehensweise für den Entwurf mit JK-FF:

1. Aufstellen der Wahrheitstabelle, aus der die gewünschte Funktion des Zählers her-vorgeht

2. Mittels KV-Diagrammen Ablesen von vereinfachten schaltalgebraischen(Anwendungs-)Gleichungen für die Ausgangsvariablen des Zählers

3. Koeffizienten-Vergleiche der charakteristischen Gleichungen der FF und der Anwen-dungsgleichungen liefern die Verknüpfungsgleichungen für die Ansteuerung der FF-Eingänge

4. Zeichnen des Schaltbildes aus den Verknüpfungsgleichungen

Beispiel: 4-Bit-Dual-Vorwärtszähler

1. Schritt: Aufstellen der Wahrheitstabelle


Dezimal tn tn+1 DezimalQD QC QB QA QD QC QB QA

0 0 0 0 0 0 0 0 1 11 0 0 0 1 0 0 1 0 22 0 0 1 0 0 0 1 1 33 0 0 1 1 0 1 0 0 44 0 1 0 0 0 1 0 1 55 0 1 0 1 0 1 1 0 66 0 1 1 0 0 1 1 1 77 0 1 1 1 1 0 0 0 88 1 0 0 0 1 0 0 1 99 1 0 0 1 1 0 1 0 1010 1 0 1 0 1 0 1 1 1111 1 0 1 1 1 1 0 0 1212 1 1 0 0 1 1 0 1 1313 1 1 0 1 1 1 1 0 1414 1 1 1 0 1 1 1 1 1515 1 1 1 1 0 0 0 0 0

2. Schritt: Bestimmung der Anwendungsgleichungen durch Koeffizientenvergleich

KV-Diagramm für QA,n+1

QBQA\QDQC 00 01 11 10

00 1| 1 1 1 |01 0 0 0 0

11 0 0 0 0

10 1| 1 1 1 |

QA,n+1 = QA,n

KV-Diagramm für QB,n+1

QBQA\QDQC 00 01 11 10

00 0 0 0 0

01 1⊂ 1 1 1⊃11 0 0 0 0

10 1⊂ 1 1 1⊃QB,n+1 =

[QAQB ∨ QAQB

]n

KV-Diagramm für QC,n+1

QBQA\QDQC 00 01 11 10

00 0 1|| 1 || 0

01 0 1| 1 | 0

11 1⊃ 0 0 1⊂10 0 1| 1 | 0

QC,n+1 =[QAQC ∨ QBQC ∨QAQBQC

]n

KV-Diagramm für QD,n+1

QBQA\QDQC 00 01 11 10

00 0 0 1|| 1 ||∩01 0 0 1| | 1 ||11 0 1© 0 | 1 |

10 0 0 1| 1 |∪QD,n+1 =

[QBQD ∨QDQC

∨ QDQA ∨QAQBQCQD

]n


3. Schritt: Charakteristische Gleichungen der FF

Die charakteristische Gleichung eines JK-FF lautet:

Qn+1 =[(J ∧ Q

)∨(K ∧Q

)]n

Für jeder der 4 JK-FF (A,B,C,D) gilt eine Gleichung dieser Form.

Bestimmung der Verknüfungsgleichungen durch Koeffizientenvergleich:

Charakteristische Gleichung für Flipflop A im Vergleich mit der Anwendungsgleichung:

QA,n+1 =[(JA ∧ QA

)∨(KA ∧QA

)]n

QA,n+1 = QA,n

Koeffizientenvergleich liefert:

JA = 1 und KA = 0 → KA = 1

Charakteristische Gleichung für Flipflop B im Vergleich mit der Anwendungsgleichung:

QB,n+1 =[(JB ∧ QB

)∨(KB ∧QB

)]n

QB,n+1 =[QAQB ∨ QAQB

]n


JB = QA und KB = QA

Charakteristische Gleichung für Flipflop C im Vergleich mit der Anwendungsgleichung:

QC,n+1 =[(JC ∧ QC

)∨(KC ∧QC

)]n

QC,n+1 =[QAQC ∨ QBQC ∨QAQBQC

]n

=[QC ∧

(QA ∨ QB

)∨QAQBQC

]n

=[QC ∧

(QA ∧QB

)∨QAQBQC

]n


JC = QA ∧QB und KC = QA ∧QB

Charakteristische Gleichung für Flipflop D im Vergleich mit der Anwendungsgleichung:

QD,n+1 =[(JD ∧ QD

)∨(KD ∧QD

)]n

QD,n+1 =[QBQD ∨QDQC ∨QDQA ∨QAQBQCQD

]n

=[QD ∧

(QA ∨ QB ∨ QC

)∨QAQBQCQD

]n

=[QD ∧

(QA ∧QB ∧QC

)∨QAQBQCQD

]n


JC = QA ∧QB ∧QC und KC = QA ∧QB ∧QC

4. Schritt: Zeichnen der Schaltung


Überprüfung des Ergebnisses: Schaltung stimmt mit den Regeln aus Kapitel 8.3.1 über-ein.

8.4.2 Vereinfachtes Entwurfsverfahren mit direktem Aufstellender Verknüpfungsgleichungen

Zunächst werden die aufeinander folgenden Zählzustände des Zählers in die linken 4 Spal-ten der einer Tabelle eingetragen. In diesem Beispiel wollen wir einen 3-Exzeß-Code-Zählerentwerfen, so dass hier die Zählschritte 0011 bis 1100 auftauchen. Schließlich soll der Zählerwieder am Anfang beginnen, so dass der letzte Zustand gleich dem ersten ist.

Bei einem Zähler mit 4-Stellen benötigen wir 4-Flipflops FF-A bis FF-D. Die J- und K-Eingänge der Flipflops sind ebenfalls in der Tabelle aufgeführt. Nun ist bei jedem Flipflopund jedem Zählschritt einzutragen, wie die Signale am J− und K−Eingang aussehenmüssen, um das gewünscht Verhalten zu erreichen. Geht zum Beispiel ein Flipflop vomZustand Null in den Zustand Null über (0 → 0), so kann dies durch den Speicherfall(J = K = 0) oder den Rücksetzfall (J = 0, K = 1) erreicht werden. Daraus folgt, dass JNull sein muss (J = 0) und K beliebig sein darf (K = x, don’t care-Term). Alle möglichenÜbergangsfälle sind in der folgenden Tabelle aufgeführt.

Qn Qn+1 J K Bedeutung

0 0 0 x Speichern oder Rücksetzen

0 1 1 x Setzen oder Toggeln

1 0 x 1 Rücksetzen oder Toggeln

1 1 x 0 Setzen oder Speichern


QA QB QC QD JA KA JB KB JC KC JD KD

0 0 1 1 0 x 1 x x 1 x 1

0 1 0 0 0 x x 0 0 x 1 x

0 1 0 1 0 x x 0 1 x x 1

0 1 1 0 0 x x 0 x 0 1 x

0 1 1 1 1 x x 1 x 1 x 1

1 0 0 0 x 0 0 x 0 x 1 x

1 0 0 1 x 0 0 x 1 x x 1

1 0 1 0 x 0 0 x x 0 1 x

1 0 1 1 x 0 1 x x 1 x 1

1 1 0 0 x 1 x 1 1 x 1 x

0 0 1 1

Die Werte aus der Tabelle werden in die folgenden KV-Diagramme übertragen. Dienicht ausgefüllten Felder entsprechen den Pseudotetraden, sind also wie don’t care Felder zuwerten. Nach Auslesen der disjunktiven Minimalform kann die Schaltung direkt gezeichnetwerden.

KV-Diagramm für JA

QCQD\QAQB 00 01 11 10

00 0 x x

01 0 x

11 0 1 x

10 0 x

JA = QBQCQD

KV-Diagramm für KA

QCQD\QAQB 00 01 11 10

00 x 1 0

01 x 0

11 x x 0

10 x 0

KA = QB

KV-Diagramm für JB

QCQD\QAQB 00 01 11 10

00 x x 0

01 x 0

11 1 x 1

10 x 0

JB = QCQD

KV-Diagramm für KB

QCQD\QAQB 00 01 11 10

00 0 1 x

01 0 x

11 x 1 x

10 0 x

KB = QA ∨QCQD


KV-Diagramm für JC

QCQD\QAQB 00 01 11 10

00 0 1 0

01 1 1

11 x x x

10 x x

JC = QD ∨QAQB

KV-Diagramm für KC

QCQD\QAQB 00 01 11 10

00 x x x

01 x x

11 1 1 1

10 0 0

KC = QCQD

KV-Diagramm für JD

QCQD\QAQB 00 01 11 10

00 1 1 1

01 x x

11 x x x

10 1 1

JD = 1

KV-Diagramm für KD

QCQD\QAQB 00 01 11 10

00 x x x

01 1 1

11 1 1 1

10 x x

KD = 1

Hieraus ergibt sich das folgende Schaltbild des 3-Exzess-Code-Zählers mit 4 JK-Flipflops.

Kapitel 9

Einstieg in die Automatentheorie

Nach [3] ...

9.1 Autonomer Automat, Moore-, Mealy undMedwedjew-Automat

9.2 Zustandsdiagramme

9.3 Zustandsfolgetabelle

9.4 Entwurf mit JK- und D-Flip-Flops

80

Kapitel 10

Ausgewählte Schaltungen

10.1 SchieberegisterSchieberegister sind Schaltwerke, die eine Information taktgesteuert Bit für Bit aufnehmenund dann wieder abgeben. Mögliche Einsatzgebiete ergeben sich bei Rechenschaltungensowie bei der Parallel/Seriell-Umsetzung.

10.1.1 Serielle Ein- und Ausgabe

Im Folgenden ist ein 3-Bit-Schieberegister - aufgebaut aus drei D-Flipflops - gezeigt. Esbesitzt einen seriellen Eingang (E) und einen seriellen Ausgang (Q). Das Schaltzeichen fürdas Schieberegister (SRG=„Shift Register (engl.)“) ähnelt dem eines Zählers.

Das zugehörige Zeitablaufdiagramm im nächsten Bild zeigt, wie das Eingangssignaltaktweise aufgenommen und von Flipflop zu Flipflop weitergeschoben wird.

81

KAPITEL 10. AUSGEWÄHLTE SCHALTUNGEN 82

10.1.2 Serielle und parallele Ein- und Ausgabe

Das folgende Bild zeigt ein Schieberegister - aufgebaut aus SR-Flipflops - mit parallelerund serieller Daten-Ein- und Ausgabe.

E: Serieller Eingang (aktiv falls Steuersignal U = 0)

Q: Serieller Ausgang

A,B: Parallele Eingang (aktiv falls Steuersignal U = 1)

QA,QB: Parallele Ausgänge


10.1.3 Ringregister

Verbindet man des Ausgang eines Schieberegisters mit seinem Eingang, so erhält man einRingregister, in dem die Informationen im Kreis geschoben werden können.

U = 0: Serieller Schieberegisterbetrieb

U = 1: Ringregisterbetrieb


10.2 Frequenzteiler

10.2.1 Begriffe

Frequenzteiler sind Schaltungen, die die Frequenz eines Taktsignals in einem bestimm-ten Verhältnis hinunterteilen. Wichtige Begriffe sind die Frequenz und das Puls-Pausen-Verhältnis.

Die Frequenz f ergibt sich aus dem Kehrwert der Periodendauer T :

f =1

T

Das Puls-Pausen-Verhältnis ist definiert als Verhältnis der Pulsdauer tPuls zur PausendauertPause. Für ein Taktsignal ist ein Puls-Pausen-Verhältnis von 1 gewünscht, da dann derOberwellenanteil (Fourier-Reihenentwicklung) minimal wird.

10.2.2 Teilerverhältnis 1:2n

Asynchrone Frequenzteiler mit einem Teilerverhältnis 1:2n lassen sich einfach durch an-einandergehängte T-Flipflops realisieren. Mit einem Flipflops lässt sich eine Teilung 1:2,mit zwei Flipflops eine Teilung 1:4 und so weiter realisieren. Wir erkennen bei diesenSchaltungen sofort eine enge Verwandschaft mit Zählern (siehe Kapitel 8)!Frequenzteiler 1:2 (f2 = 1

2f1):

Frequenzteiler 1:4 (f2 = 14f1):


10.2.3 Teilerverhältnis 1:3

Das folgende Bild zeigt einen synchronen Zähler, der als synchroner Frequenzteiler miteinem Teilerverhältnis 1:3 verwendet wird.

10.2.4 Entwurfsverfahren

Aufgrund der engen Verwandtschaft mit Zählern können die dort (Kapitel 8) eingeführtenEntwurfsverfahren verwendet werden.

In der Übung wird dies am Beispiel des synchronen 1:3 Frequenzteiler demonstriert.Der Frequenzteiler entspricht einem Zähler mit folgender Zählfolge: 00-01-10-00.


10.3 RechenschaltungenMit digitalen Schaltungen können auch Rechnungen (Addition, Subtraktion, Multiplikaionund Division) durchgeführt werden. Wir wollen uns hier auf die Addition und Subtrak-tion geschränken, da Multiplikation und Division in einfacher Weise auf Addition undSubtraktion zrückgeführt werden können.

10.3.1 Addierschaltungen

10.3.1.1 Halbaddierer

Ein Halbaddierer kann zwei duale Ziffern (A + B) addieren. Das Ergebnis ist zweistel-lig (Übertrag U (CO=„ Carry-Out Output“) und Summe S). Im Symbol kann statt desSummenzeichens (

∑) auch HA stehen.

Die Wahrheitstabelle lautet:A B U S0 0 0 00 1 0 11 0 0 11 1 1 0

S =(A ∧B

)∨(A ∧ B

)U = A ∧B

Aufbau der Schaltung:

10.3.1.2 Volladdierer

Ein Volladierer kann drei duale Ziffern (A + B + CI) addieren, wie dies beim Summierenvon zwei mehrstelligen Dualzahlen benötigt wird. (Neben den gleichwertigen Stellen mussmöglicherweise noch ein Übertrag (CI , „Carry-In Input“) aus der Addition der nächstnie-derwertigeren Stelle berücksichtigt werden.)


A B CI U S0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1

Ein Volladdierer kann aus zwei Halbaddierern und einem ODER-Gatter aufgebautwerden. Die Funktion lässt sich anhand der Wahrheitstabelle einfach belegen.

10.3.1.3 Parallele 4-Bit Addierschaltung

Zur Addition von zwei vierstelligen Dualzahlen werden drei Volladdierer (VA) und einHalb-Addierer (HA) benötigt. Die zu addierenden Summanden werden dazu zunächst einzwei 4-Bit-Register geschrieben. Das Ergebnisregister muss 5-Stellen besitzen.

Mit steigender Stellenzahl steigt auch die Zahlt der benötigten Volladdierer. Obgleichbei der Addition alle Stellen parallel verarbeitet werden, steigt die Verarbeitungsdauer mit


steigender Stellenzahl, da möglicherweise ein serieller Übertrag alle Volladdierer durchlau-fen muss!

10.3.1.4 Serielle 4-Bit Addierschaltung

Eine serielle Addierschaltung kann unter Verwendung eines einzigen Volladdierers aufge-baut werden. Zusätzlich werden ein D-Flipflop, zwei 4-Bit-Schieberegister für die Sum-manden sowie ein 4-Bit-Schieberegister für das Ergebnis benötigt. Der letzte Übertrag(5. Ergebnisstelle steht nach 4 Taktschritten am Ausgang des D-Flipflops). Die eigentli-che Addition läuft taktgesteuert ab und benötigt daher also mehr Zeit als die paralleleAddition.

10.3.2 Subtrahierschaltungen

10.3.2.1 Halbsubtrahierer

Ein Halbsubtrahierer kann eine duale Ziffern (B, Subtrahend) von einer anderen dualenZiffer (A, Minuend) abziehen. Das Ergebnis ist zweistellig (Entleihung E = BO(„Borrow-Out Output“) und Differenz D).

Die Wahrheitstabelle lautet:A B E D0 0 0 00 1 1 11 0 0 11 1 0 0

D =(A ∧B

)∨(A ∧ B

)E = A ∧ B

Aufbau der Schaltung:


10.3.2.2 Vollsubtrahierer

Ein Vollsubtrahierer kann zum Wert der abzuziehenden Ziffer B (Subtrahend) eine Entlei-hung (E = BI(„Borrow-In Input“)) hinzuaddieren und so den vergrößerten Subtrahendenvom Minuend A abziehen.

A− (B + BI) = A−B −BI

Das Ergebnis ist zweistellig (Entleihung E = BO(„Borrow-Out Output“) und DifferenzD).

A B BI E D0 0 0 0 00 0 1 1 10 1 0 1 10 1 1 1 01 0 0 0 11 0 1 0 01 1 0 0 01 1 1 1 1

10.3.2.3 4-Bit Subtrahierschaltung

Eine 4-Bit Subtrahierschaltung kann eine (positive) 4-Bit-Dualzahl von einer ande-ren 4-Bit-Dualzahl abziehen (Die beiden 4-Bit Zahlen können auch als positive 5-Bit-Zweierkomplementzahlen aufgefasst werden, da die 5. Stelle dann ja eine Null enthielte).

Grundsätzlich kann das Ergebnis negativ werden, deshalb hat das Ergebnisregister 5Stellen. Das Ergebnis erscheint dann als 5-stellige Zweierkomplementzahl.


10.3.2.4 Subtrahierschaltung mit Volladdierern

Unter Ausnutzung des Zweierkomplements (siehe Kapitel 2.8.2) kann auch eine 4-Bit Ad-dierschaltung mit Hilfe von 4 Volladdierern aufgebaut werden. Die abzuziehende Zahlwird hier unter Verwendung von Negationsgliedern und durch die Addition des Wertes 1invertiert. Für die benötigte Stellenzahl gilt das im Kapitel über das Zweierkomplementgesagte.


10.3.2.5 Addier-Subtrahierwerk

Durch leichte Abwandlung der vorherigen Schaltung kann durch Vorgabe eines Steuersi-gnals S wahlweise addiert oder subtrahiert werden. Hierzu werden die Negationsgliederdurch Exklusiv-ODER-Glieder ersetzt und die Schaltung wie folgt geändert.

S = 0 : Addition

S = 1 : Subtraktion

Wahrheitstabelle der Exklusiv-ODER-Schaltung

S A X0 0 00 1 11 0 11 1 0

Für S = 0 ergibt sich X = A. Für S = 1 ergibt sich X = A.D.h. für S = 1 werden die Bits des Registers invertiert und es wird eine Eins am

CI-Eingang von VA0 hinzuaddiert. Für S = 0 werden die Bits des Registers unverändertdurch das XOR-Gatter geleitet und am CI-Eingang von VA0 wird eine Null hinzuaddiert.


10.4 Digitale Auswahl- und Verbindungsschaltungen

10.4.1 Multiplexer

Ein Multiplexer gibt ein oder mehrere Eingangssignale in Abhängigkeit von Steuersignalenan einen oder mehrere Ausgänge weiter.

10.4.1.1 4-Bit-zu-1-Bit-Multiplexer

Ein 4-Bit-zu-1-Bit-Multiplexer wählt über zwei Steuersignale S0 und S1 aus vier Eingangs-signalen A−D eines aus, das an den Ausgang Z weitergeleitet wird.

Wahrheitstabelle:

S1 S0 Z0 0 A0 1 B1 0 C1 1 D

Schaltung:


Werden die Steuersignal S0 und S1 über einen 2-Bit-Dual-Zähler gesteuert, so liegenam Ausgang Z nacheinander die Signale A−D an (→ Zeitmultiplex).

10.4.1.2 2x2-Bit-zu-2-Bit-Multiplexer

Ein 2-Bit-zu-2-Bit-Multiplexer wählt über ein Steuersignal S aus 2-mal-2 EingangssignalenA1, A2 bzw. B1, B2 ein Paar aus, das an die Ausgänge Z1 und Z2 weitergeleitet wird.

Wahrheitstabelle:

S Z1 Z2

0 A1 A2

1 B1 B2

Schaltung:

10.4.2 Demultiplexer

10.4.2.1 1-Bit-zu-4-Bit-Demultiplexer

Ein 1-Bit-zu-4-Bit-Demultiplexer gibt in Abhängigkeit von zwei Steuersignalen S1 und S0

ein Eingangssignal A an einen der Ausgänge QA bis QB weiter. Alle anderen Ausgängeführen eine Null.


Wahrheitstabelle:

S1 S0 QA QB QC QD

0 0 E 0 0 00 1 0 E 0 01 0 0 0 E 01 1 0 0 0 E

Schaltung:

Multiplexer und Demultiplexer können im Zusammenspiel dazu verwendet werden übereine Signalleitung im Zeitmultiplexverfahren verschiedene Übertragungs-Kanäle zu reali-sieren.

Kapitel 11

Programmierbare Logische Schaltungen(PLD)

11.1 EinleitungProgrammierbare Logische Schaltungen werden als PLD = „Programmable Logic Device“bezeichnet.

Schaltalgebraische Funktionen lassen sich (wie bisher dargestellt) durch Verwendungvon einzelnen logischen Gattern realisieren, also z.B. durch Verwendung der drei logischenGrundfunktionen NOT, AND, OR oder durch Verwendung der abgeleiteten FunktionenNAND und NOR. Bei komplexen schaltalgebraischen Funktionen lassen sich solche Schal-tungen aber platzsparender und mit höherer Schaltgeschwindigkeit unter Verwendung vonprogrammierbaren ICs aufbauen.

Man unterscheidet programmierbare ICs, die vom Hersteller unter Verwendung spe-zieller Masken programmiert werden (→ ASICs, „Application specific integrated circuit“)und programmierbaren ICs, die vom Anwender programmiert werden können (→ „PLD“).

11.2 GrundlagenJede schaltalgebraische Funktion kann durch ihre disjunktive Normalform ausgedrücktwerden. Wie wir gesehen haben, handelt es sich dabei um eine zweistufige Realisierung (1.Stufe: konjunktiv, 2. Stufe: disjunktiv).

Beispiel: PLD mit zwei EingangsvariablenWill man in einer PLD jede Schaltfunktion mit zwei Eingangsvariablen realisieren

können, so müssen zunächst vier Vollkonjunktionen programmierbar sein. Anschließendmüssen diese Vollkonjunktionen disjunktiv verknüpfbar sein.

Um die Programmierbarkeit ausdrücken zu können, benötigen wir zunächst eine geeig-nete Notation:

95

KAPITEL 11. PROGRAMMIERBARE LOGISCHE SCHALTUNGEN (PLD) 96

Die PLD kann dann wie folgt aufgebaut sein:

Die waagerechnten Leitungen führen eine logische Null, falls keine programmierbareVerbindung mit einem Eingangssignal anliegt. Dies kann durch einen hochohmigen Wi-derstand gegen Masse (pull down Widerstand) realisiert sein. (Alternativ können die Lei-tungen auch hochohmigen gegen die Versorgungsspannung geschaltet sein und somit einelogische Eins führen. Man spricht dann von einem pull up Widerstand).

Mit dieser Schaltung lässt sich jede denkbare diskunktive Normalform mit zwei Varia-blen realisieren.

Beispiel: ÄquivalenzverknüpfungFunktionstabelle:


A B Y0 0 10 1 01 0 01 1 1

Die Programmierung besteht also darin, an den richtigen Leitungskreuzungen leitendeVerbindungen herzustellen. Dies kann zum Beispiel bei Schaltungen mit MOS-FETs (Me-tall Oxyd Semiconductor Feldeffekttransistoren) dadurch geschehen, dass das Gate einessolchen FET aufgeladen wird und der Kanal des FET leitend wird. Die Gateladung kannbei einigen Ausführungen entweder durch UV-Licht geslöscht werden (EPLD = „ErasablePLD“) oder durch elektrische Impulse (EEPLD = „Electrical Erasable PLD“).

Alternativ kann eine Programmierung dadurch erfolgen, dass Verbindungen - durchdurchbrennen von Sicherungen - geeignet getrennt werden. Ein Löschen und Neuprogram-mieren ist hier nicht möglich.

11.3 Allgemeine PLD-SchaltungEine allgemeine PLD-Schaltung besteht aus einer UND-Matrix und einer ODER-Matrix.Sowohl UND- als auch ODER-Matrix können programmierbar sein.

Beispiel: 3 Eingänge und 2 Ausgänge


Vereinfachte Darstellung durch Verwendung mehradriger Leitungen.

Beispiel:

Q1 = ABC ∨ ABC

Q2 = ABC ∨ ABC

Programmierte Verbindungen siehe oben.

11.4 Einteilung von PLDs

11.4.1 PAL/GAL Schaltungen

PAL = „Programmable Array Logic“= programierbare Matrix LogikEigenschaften:


• UND-Matrix ist vom Anwender programmierbar.

• ODER-Matrix ist fest verdrahtet.

GAL = „Generic rray Logic“(wie PAL, aber elektrisch löschbar)

11.4.2 PROM Schaltungen

PROM = „Programmable Read Only Memory“= programierbarer Nur-Lese-SpeicherEigenschaften:

• UND-Matrix ist nicht programmierbar.

• ODER-Matrix ist vom Anwender programmierbar.

11.4.3 FPLA Schaltungen

FPLA = „Field Programming Logic Array“= feldprogramierbare Logik-MatrixEigenschaften:

• UND-Matrix und ODER-Matrix sind vom Anwender programmierbar.

11.5 Programmierung von PLDsPLDs lassen sich über den Computer mittels Software und Programmiergerät komfortabelprogrammieren.

Die logische Funktion, die in dem Baustein verwirklicht werden soll, kann z.B. in Formder schaltalgebraischen Gleichung oder Wahrheitstabelle oder als Zeichnung eingegebenwerden.

Nach erfolgter Programmierung wird der PLD-Baustein von der Software auf die rich-tige Funktionsweise geprüft.

11.5.1 Beispiel: PAL16L8

• UND-Matrix ist vom Anwender programmierbar.

• ODER-Matrix ist fest verdrahtet.

Logikdiagramm des PAL16L8


Erläuterungen zum LogikdiagrammAllgemeines:

• IC mit 20 PINs


• PIN 10: GND (Ground, Masse)

• PIN 20: VCC (Versorgungsspannung)

• max. 16 Eingänge

• max. 8 Ausgänge

• „L“: Low-Active (negierte Ausgänge!)

• PAL → programmierbare UND-Matrix, festverdrahtete ODER-Matrix

Elemente des LogikdiagrammsEingangsverstärker:

Abschaltbarer negierter Ausgangsverstärker:

Y =

{A , falls X = 1

hochohmig abgeschlossen, falls X = 0

Beispiel: PIN 18 kann als negierter Ausgang (X=1) oder als Eingang (X=0) verwendetwerden.

Programmierbare UND:

Festverdrahtete ODER:

Besonderheit:


• Signalleitungen zu den Eingängen sind ohne weitere Beschaltung zunächst auf High-Potential (pull-up-Widerstand), also anders als bei den Schaltungen bisher im PLD-Kapitel.

• Die Leitungen sind 32-adrig (0 . . . 31).

Beispiel zur PLD-Programmierung:Funktionstabelle:

A B C Y0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 11 0 1 11 1 0 11 1 1 1

KV-Diagramm:

C\AB 00 01 11 10

0 0 0 1 1

1 0 1 1 1

Aufgrund des invertierenden Ausgangsverstärkers des PAL16L8 müssen nun die Nullen,also Y , ausgelesen werden.

Y = AC ∨ AB

11.6 FPGAs(siehe Vorlesung)

Kapitel 12

Hardwarebeschreibungssprachen

12.1 VHDL

12.2 Xilinx ISE WEBPACK(siehe Vorlesung)

103

Kapitel 13

Schaltkreisfamilien

13.1 Eigenschaften digitaler Schaltungen

13.1.1 Allgemeines

Für verschiedene technische Anwendungen existieren verschiedene Schaltkreisfamilien. Zu-meist muss bei der Auswahl für eine Realisierung ein Kompromiss zwischen Geschwindig-keit, Leistungsaufnahme, Baugröße, Störsicherheit, Preis etc. gesucht werden. Im folgen-den sollen einige wichtige technische Kenngrößen realer digitaler Schaltungen vorgestelltwerden.

13.1.2 Leistungsaufnahme

Digitalschaltungen sind als aktive Schaltungen aus Widerständen, Transistoren, etc. auf-gebaut. Diese Bauelemente nehmen elektrische Leistung auf.

Hohe Leistungsaufnahme bedeuten

• Geringe Betriebszeit bei Batterie-/Akku-Betrieb.

• Hohe Verlustwärme (geringere Integrationsdichte möglich).

13.1.3 Pegelbereiche

Die Pegelbereiche geben an in welchen Bereichen der Spannungswerte die Signale alsHigh und Low interpretiert werden (Eingangsspannungspegel Uin, Ausgangsspannungs-pegel Uout).

Beispiel: TTL (Ub = 5 V)

104

KAPITEL 13. SCHALTKREISFAMILIEN 105

13.1.4 Schaltzeiten

Zur Beurteilung der Geschwindigkeit von digitalen Schaltungen haben sich zwei wichtigeZeiten etabliert: die Signallaufzeit tp und die Signalübergangszeit tT .

13.1.4.1 Signallaufzeit

Die mittlere Signallaufzeit tp (p=propagation) gibt die mittlere Impulsverzögerung zwi-schen Eingangs- und Ausgangsspannung an. Zur Festlegung der Signallaufzeit wird einBezugspegel UBezug festgelegt.

Beispiel:

tp =tpLH + tpHL

2

13.1.4.2 Signalübergangszeit

Die mittlere Signalübergangszeit tT (t=transition) gibt die mittlere Steilheit der anstei-genden und abfallenden Flanke des Ausgangssignals an.


tT =tTLH + tTHL

2

13.1.5 Lastfaktoren

Digitale Schaltungen werden mit bestimmten Spannungen und Strömen gesteuert, die fürvorgeschaltete Elemente eine Belastung darstellen.

Wie stark eine Schaltung ein vorgeschaltetes Element belastet wird durch den Ein-gangslastfaktor FI (Fan-in) beschrieben. Für eine Standardelement gilt FI = 1. Wie starkein Element durch nachfolgende Elemente belastbar ist wird durch den AusgangslastfaktorFQ (Fan-out) beschrieben. Für ein zuverlässiges Funktionieren der Schaltung muss sichergestellt sein, dass gilt

FQ ≥∑

FI (13.1)

Beispiel:

Ein Standard-Element habe FQ = 10 und FI = 1. Folgende Schaltung ist damit mög-lich. Der IC soll die Schaltung dreimal so stark belasten wie ein Standard-Element, es geltehier FI = 3.


13.2 Dioden-Transistor-Logik (DTL)Zum Schaltungsentwurf werden Dioden, Transistoren und Widerstände verwendet.

13.2.1 Passives ODER-Gatter

Die Schaltung beinhaltet zunächst eine Geberschaltung zur Vorgabe der Eingangsspan-nungen. Die logische Schaltung selbst besteht dann aus zwei Dioden D1 und D2 undeinem Widerstand R.

Bei der Analyse kann von einem vereinfachten Verhalten der Dioden ausgegangenwerden. (Begriffe: PN-Übergang, Raumladungszone, Diffusionsspannung, Flussrichtung,Sperrrichtung, Kennzeichnung: Ring an Kathode, Anode (Pluspol, nimmt Elektronen auf),Kathode (Minuspol, gibt Elektroden ab))

Bei zwei Schaltern ergeben sich vier mögliche Signaleingangskombinationen.

1. Fall: A=High=1, B=Low=0

• D1 ist in Durchlassrichtung geschaltet

• D2 sperrt

• → Spannungsabfall an der Diode 0,7 V

• → Spannungsabfall am Widerstand 11,3 V → Q=High=1

2. Fall: A=Low=0, B=High=1


• D2 ist in Durchlassrichtung geschaltet

• D1 sperrt

• → Spannungsabfall an der Diode 0,7 V


3. Fall: A = B=High=1

• D2 und D1 sind in Durchlassrichtung geschaltet

• → Spannungsabfall an den Dioden 0,7 V



• kein Stromfluss: UQ = 0 V → Q=Low=0

Es ergibt sich also insgesamt das Verhalten eines ODER-Gatters:

A B Q0 0 00 1 11 0 11 1 1

13.2.2 Aktive NICHT-Stufe

Die Schaltung besteht aus einem bipolaren Transistor einem Vorwiderstand RV und demKollektorwiderstand RC .

Bei der Analyse kann von einem vereinfachten Verhalten des Transistors ausgegangenwerden.


Bei einem Schalter in der Geberschaltung ergeben sich zwei mögliche Signaleingangskom-binationen.

1. Fall: A=Low=0

• Es fließt kein Strom durch die Basis des Transistors

• Es fließt kein Kollektorstrom und damit auch kein Strom durch RC

• Spannungsabfall an RC ist Null → Q=High=1

2. Fall: A=High=1

• Es fließt ein Strom durch die Basis des Transistors

• Es fließt ein Kollektorstrom (Kollektor-Emitter-Strecke wird niederohmig)

• Spannungsabfall an RC ca. 11,9 V → Q=Low=0

Es ergibt sich also insgesamt das Verhalten eines NICHT-Gatters:

A Q0 11 0

13.2.3 Aktives NOR-Gatter

Zusammenführung der ODER- und der NICHT-Stufe zu einem aktivem NOR-Gatter:


13.2.4 Passives UND-Gatter

Die logische Schaltung selbst besteht nun aus drei Dioden D1, D2 und D3 und einemWiderstand R. Damit die Schaltung funktioniert muss noch der Lastwiderstand RLast � R(Eingangswiderstand der nachfolgenden Stufe) berücksichtigt werden.

Bei zwei Schaltern ergeben sich vier mögliche Signaleingangskombinationen.


• Stromfluss durch R, D3 und RLast

• Wegen RLast � R ist auch der Spannungsabfall an RLast deutlich größer als derSpannungsabfall an R (An der Diode fallen wieder ca. 0,7 V ab.)

• → Q=High=1

2. Fall: A = B=Low=0

• Stromfluss über D1, D2 und R

• Diodenspannung (D1, D2) ca. 0,7 V

• Durch D3 fließt kein Strom.

• → Q=Low=0

3.+4. Fall: A=Low=0 oder B=Low=0 (andere Variable jeweils Eins)

• Wie im 2. Fall, jedoch ist jeweils nur eine Diode (D1 oder D2) stromdurchflossen.

Es ergibt sich also insgesamt das Verhalten eines UND-Gatters:

A B Q0 0 00 1 01 0 01 1 1


13.2.5 Aktives NAND-Gatter

Zusammenführung der UND- und der NICHT-Stufe zu einem aktivem NAND-Gatter:

13.3 Transistor-Transistor-Logik (TTL)„TTL-Gatter arbeiten im Prinzip genauso wie DTL-Gatter.“(Tietze/Schenk - Halbleiter-schaltungstechnik)

Die Diodenschaltung wird jedoch durch einen Multi-Emitter-Transistor ersetzt.NAND Standard-TTL-Bauelement

Vorteil des Transistors gegenüber den Dioden:

• Kleinerer Aufbau bei integrierten Schaltungen

• Der Transistor ist nie gesperrt. Entweder ist er im Normalbetrieb durchgesteuert(Stromfluss von der Basis zum Emitter) oder er ist im Inversbetrieb (Stromflussvon der Basis zum Kollektor). Es fließt somit also immer ein Basisstrom und dieBasisladung muss nie ausgeräumt werden. Damit ist es schnelles Umschalten möglich!

In der TTL-Schaltkreisfamilie gibt es Unterfamilien für verringerte Leistungsaufnahme(z.B. Low-Power-Schottky-TTL) oder verringerte Impulsverzögerungszeit (Fast-TTL).


13.4 MOS-Schaltungen

13.4.1 Einführung

Bei CMOS (Complementary MOS)- Schaltungen werden selbstsperrende P- und N-KanalMOS FETs verwendet (MOS = Metal Oxid Semiconductor, FET=Feld-Effekt Transistor)

Beim N-Kanal-MOS-FET führt eine positive Gate-Source-Spannung bei geeigneter Be-schaltung zu einem positivem Drain-Strom (Drain-Source-Strecke wird leitfähig).

Beim P-Kanal-MOS-FET führt eine negative Gate-Source-Spannung führt zu negati-vem Drain-Strom (Drain-Source-Strecke wird leitfähig).

CMOS Eigenschaften:

• Gut miniaturisierbar (Es werden nur Transistoren verwendet)

• Geringe statische Leistungsaufnahme (kaum Stromfluss, da immer ein Transistorsperrt)

• Mit steigender Frequenz erhöhte Leistungsaufnahme (Umladeströme parasitärer Ka-pazitäten)

• Leichte Zerstörung der dünnen Oxydschichten durch elektrostatische Entladung (Di-odenschutzschaltungen)


13.4.2 CMOS-Nicht-Stufe

13.4.3 CMOS-NAND-Gatter

Anhang A

Code-Tabellen

A.1 Codes zur Darstellung dezimaler Ziffern

Besonderheit lexikografisch angeordnet einschrittigWertigkeit 2-4-2-1

4-Bit Muster BCD/8

-4-2-1

Exzeß-3

Aiken

Jump-at-2

Jump-at-8

4-2-2-1

5-4-2-1

5-2-2-1

5-3-1-1

White

Glix

on

Petherick

O’Brian

1

O’Brian

2

Tompk

ins1

Tompk

ins2

Reflex-E

xz.3

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 00 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 10 0 1 0 2 2 2 2 2 2 3 3 3 2 3 0 00 0 1 1 3 0 3 3 3 3 3 2 2 2 2 2 1 2 10 1 0 0 4 1 4 4 4 3 7 4 4 40 1 0 1 5 2 5 4 3 6 0 3 30 1 1 0 6 3 6 4 4 4 4 4 3 4 10 1 1 1 7 4 7 5 4 5 2 21 0 0 0 8 5 2 5 5 5 5 9 9 91 0 0 1 9 6 3 6 6 6 6 8 8 9 71 0 1 0 7 4 7 7 6 6 7 9 91 0 1 1 8 5 5 8 8 7 7 7 7 8 81 1 0 0 9 6 6 6 9 8 8 5 8 5 51 1 0 1 7 7 7 9 8 9 7 6 61 1 1 0 8 8 8 8 9 5 5 6 5 81 1 1 1 9 9 9 9 9 6 7

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Literaturverzeichnis

[1] Jürgen Reichardt (2011) Lehrbuch Digitaltechnik. Oldenbourg Verlag, München

[2] Klaus Beuth (2006) Digitaltechnik. Vogel Buchverlag, Würzburg

[3] Martin V. Künzli, Marcel Meli (2007), Vom Gatter zu VDHL; Eine Einführung indie Digitaltechnik. VDF Hochschulverlag der ETH Zürich, Zürich

Weiterführende Literatur (Schaltungen):

[4] U. Tietze, C. Schenk (2010) Halbleiterschaltungstechnik. Springer Verlag, Berlin

Weiterführende Literatur (CPLD, FPGA, VHDL):

[5] Jürgen Reichardt (2009) VHDL Synthese. Oldenbourg Verlag, München

[6] Günter Jorke (2004) Rechnergestützer Entwurf digitaler Schaltungen, Hanser Verlag,München

[7] Frank Kesel, Ruben Bartholomä (2009), Entwurf von digitalen Schaltungen und Sys-temen mit HDLs und FPGAs (2. Auflage). Oldenbourg Verlag, München

[8] Andrew Rushton (2011) VHDL for Logic Synthesis. John Wiley & Sons, Chichester

[9] Pong P. Chu (2008) FPGA Prototyping by VHDL Examples, John Wiley & Sons,Hoboken

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Vorlesungsskript - Fachhochschule Dortmund · INHALTSVERZEICHNIS iv 9 EinstiegindieAutomatentheorie...

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