1Ausgewählte Themen des analogen Schaltungsentwurfs Intro Integrating single slope and dual slope...

1 Ausgewählte Themen des analogen Schaltungsentwurfs

Integrating single slope and dual slope ADCs Integrator 1, 2 Komparator einfach und getaktet Ladungsinjektion Rauschen Flash ADC Sukzessive Approximation Current-mode DAC Matching Charge redistribution ADC Subranging ADCs Fehlerkorrektur Zyklischer ADC Sigma-Delta ADC Switched capacitors Multiply by 2

ADC Speed Accuracy (max Signal / max INL, DNL, Noise) Power Resolution (number of output bits)

0 1 2 3

Vin/Vdac

Flash ADC

Komparator

Widerstand als Last

Vdssat

22 thgsox

dssat VVL

thgsdssat VVV

satds I

thgsoxgs

dssatm VV

2dssatm

2 dssatox

dssat VL

Vgs<Vt

Matching

Offset

)('ThGSox VV

4 ' ThiGSox

2/4 ThiThi V

WLVThi ~

Komparator mit Offset-Kompensation

Vref+Voffs

Rückkopplung!

Vref+Voffs

Vref+Voffs+(Vsig-Vth)

Ladungsinjektion

THGSoxch VVWLCQ ''

THsigGoxch VVVWLCQ ''

Kompensierung von Ladungsinjektion

Vref-QC/C

Vref-QC/C-QA/Cp

Vth-QA/Cp Cp

Vref-QC/C+(Vsig-Vth)

Vsig Cp

Zweistufiger Komparator

f1aa=1Vref

Vref-QC/C

f1aaVref-QD/C2

Vref-QC/C

f1aaVref-QD/C2-A1(Vsig-Vth)

Vref-QC/C+(Vsig-Vth)

Vsig Cp

Volldifferentieller Komparator

f1aaVsigP

VthN f1

f2f1a f1aa

Komparator mit positiver Rückkopplung

VthN f1

f1aaf2a

f2a f2a

Rauschen

1CuE kTE

kTuCE2

Ramp ADCs

Integrating single slope ADC

Thr AND

Integrating dual slope ADC

v inRCVT

refRCVT

Integrator

COL ZA 1

AAOL 2

tv ininout )(1

dttvRC

tv inout )(1

Widerstand als Last

A – Transistor sperrt

B – Transistor im Sättigung

B – Transistor im linearen Bereich

Widerstand als Last

Vdssat

22 thgsox

dssat VVL

thgsdssat VVV

satds I

thgsoxgs

dssatm VV

2dssatm

2 dssatox

dssat VL

Vgs<Vt

Stromquelle als Last

dssatLVV min

dsLmRgA

dsLmLmmL

mLdsLm Rg

gRgA min

„Common-Source“ Verstärker

01)))1(()(()(2 gdmfgdfddfdgfgdg CRgCRCCRsCCCCCCRRs

1)))1(()(()(

gdmfgdfddfdgfgdg

CRgCRCCRsCCCCCCRRs

gsCRRgEingang

Ausgang

Rd||Rds

RgRs m

dmgout Guu

„Common-Source“ Verstärker

01)))1(()(()(2 gdmfgdfddfdgfgdg CRgCRCCRsCCCCCCRRs

1)))1(()(()(

gdmfgdfddfdgfgdg

CRgCRCCRsCCCCCCRRs

gsCRRgEingang

Ausgang

Rd||Rds

RgRs m

dmgout Guu

dfdgfgf g

CCCCCCsC

ADC mit sukzessiven Approximationen

Algorithmus

i=1VDA=Vref/2

VDA=VDA+Ref/2i+1 VDA=VDA-Ref/2i+1

B(n-i) = 0B(n-i) = 1

i = i +1

neinVin>VDA

)('ThGSox VV

)( ThGS

WLdVTh /1~

ADC mit sukzessiven Approximationen

Algorithmus 2

i=1VDA=Vref/2

Vin=Vin-Ref/2i+1 Vin=Vin+Ref/2i+1

B(n-i) = 0B(n-i) = 1

i = i +1

neinVin>Vref/2

ADC mit gewichteten Kondensatoren

KCC2C4C8C

Vin Vref

KCC2C4C8C

Vin Vref

KCC2C4C8C

Vin Vref

KCC2C4C8C

Vin Vref

KCC2C4C8C

Vin Vref

KCC2C4C8C

Vin Vref

-Vin+Vre/2

0 oder 1

KCC2C4C8C

Vin Vref

-Vin+Vre/2

KCC2C4C8C

Vin Vref

KCC2C4C8C

Vin Vref

-Vin+Vref/4

0 oder 1

KCC2C4C8C

Vin Vref

-Vin+Vref/4

KCC2C4C8C

Vin Vref

-Vin+Vref/4+Vref/8

0 oder 1

KCC2C4C8C

Vin Vref

-Vin+Vref/4+Vref/8

KCC2C4C8C

Vin Vref

-Vin+Vref/4+Vref/8

0 oder 1

KCC2C4C8C

Vin Vref

-Vin+Vref/4+Vref/8

KCC2C4C8C

Vin Vref

-Vin+Vref/4+Vref/8

ADC = 0111

Algorithmus

Vin=2(Vin-Ref/4) Vin=2(Vin+Ref/4)

B(n-i) = 0B(n-i) = 1

i = i +1

neinVin>0

4-bit Subranging ADC

SH 2bit ADC 2bit DAC

2bit ADC

0 1 2 3

ErrRNRNIn LSBLSB 21 )(4

4/)4/( 21 ErrRNNIn LSB

Vin/Vdac

2bit ADC 2bit DAC 2bit ADC

0 1 2 3

Vin/Vdac

2bit ADC 2bit DAC 3bit ADC

0 1 2 3

Vin/Vdac

1.5bit ADC 1.5bit DAC 1.5bit ADC

-1 0 1

Vin/Vdac

VinErrRNRNIn LSBLSB 21 )(2

Algorithmischer ADC

1.5bit ADC 1.5bit DAC

Vin/Vdac

-1 0 1

Algorithmischer ADC

1bit ADC 1bit DAC

Vin/Vdac

ErrRbRbRbA nn 021 ...))2)((

1bit ADC 1bit DAC

Vin/Vdac

ErrRbRbNA N 01 ...

Half range

1bit ADC 1bit DAC

Switched Capacitor

Q=V1XC Q=V2XC ΔQ=(V1-V2)XC

<I>=(V1-V2)XCXfCK

Kondensator und parasitäre Kapazitäten

B<I>=(V1-V2)X(C+CT)XfCK

Ladungspumpe

V2* V2*

Ladungspumpe

V2* V2*

Q=(V1-V2)C

Negativer Widerstand

V2* V2*

Q=(V1-V2)CQ=(V1-V2)C

1/R=-C

V2* V2*

1/R=-C

V2* V2*

Verstärker – Switched Capacitor

inV outV

inout VC

inV outV

SC – Multiply by two circuit

Vin Ck1

Ck1del

Ck2 Ck1

Ck1del

Floating switches

Constant Resistance Floating Switch

Vin Vin

Vin+Vdd

Principle

Off State On State

On: VddOff: Vdd+Vin

Off: 0On: Vdd+Vin

Off: VddOn: Vdd+Vin

On: VddOff: Vdd

Gate: 2VddGate: Vdd

Gate: VddGate: Vin

On: VinOff: Vin

On: VinOff: 0

Gate: Vdd+VinGate: 0

Practical implementation of switches

Wich gate voltages do we need to control the transistors?

OnB OnB

How to generate the gate voltages?

Practical implementation of switch drivers

Level shifter!

OnB OnB

Where to connect wells?

Level shifter!

2Vdd-Vdd

Vdd-2Vdd

2Vdd-Vdd

Vdd-2Vdd

Implementation of the level shifter

Subtraction of Reference Voltage

Vin Ck1

Ck1del

Ck2 Ck1

Ck1del

2Vin+aVref-bVref

-Vref +Vref

ADC Cell

Vin Ck1

Ck1del

-Vref +Vref-Vref/4

+Vref/4

Ld=Ck2

En -Vref

En +Vref

Pipeline and Cyclic ADC

Ck1 Ck2 Ck1 Ck2 Ck1 Ck2 Ck1 Ck2

Ck1 Ck2

InPipeline

Cyclic Needs two iputs and sample signal

Cyclic ADC Cell

Ck1del

-Vref +Vref

To Comp

Ck1delCk2

-Vref +Vref

Cyclic ADC Cell with parallel S+A

-Vref +Vref

Ck1del

In Ck2

Ck2del

-Vref +VrefCk2

To Comp

Types of Amplifier

Single Input, Single Output

Fully Differential

Pseudo-Differential

Fully Differential Amplifier with CM Feedback

InPInN CMOutP OutN OutPOutN

CM FeedbackFolded Cascode Amplifier

3-Stage Pseudo-Differential Amplifier

InPInN CM

OutNOutP

Symmetry of the Differential CircuitVinP

-Vref +Vref

Ck1del

InP Ck2

Ck2del

-Vref +Vref

To Comp

Ck2Ck1del

InNInN

Ck2delCk1

To Comp

Ground in Single endend c. is mid point in differential circ.

SignalN = (SignalN+SignalP)/2+(SignalN-SignalP)/2

Fully Differential AmpVinP

-Vref +Vref

Ck1del

InP Ck2

Ck2del

-Vref +Vref

To Comp

Ck2Ck1del

InNInN

Ck2delCk1

To Comp

Common Mode BiasVinP

-Vref +Vref

Ck1del

InP Ck2

Ck2del

-Vref +Vref

To Comp

Ck2Ck1del

InNInN

Ck2delCk1

To Comp

SCM CM

Pseudo-Differential AmpVinP

-Vref +Vref

Ck1del

InP Ck2

Ck2del

-Vref +Vref

To Comp

Ck2Ck1del

InNInN

Ck2delCk1

To Comp

Common Mode BiasVinP

-Vref +Vref

Ck1del

InP Ck2

Ck2del

-Vref +Vref

To Comp

Ck2Ck1del

InNInN

Ck2delCk1

To Comp

Common Mode SubcircuitVinCM

Ck1del

VinCMS

InCM Ck2

Ck2del

Auto-Zero Feedback

Nonidealities of simple Current Memory Cells

IOutput Resistance

Charge Injection

Nonlinearity

Biasing

Nonidealities of simple Current Memory Cells

IOutput Resistance

Charge Injection

Nonlinearity

Biasing

An Active Current Memory Cell

Simple Idea, only one problem solved

Better Implementation

Three problems solved

Active Current Memory Cell with Switches Shown

Wr Wr Rd

In Out

Current Memory Cell with Current Replication

Wr Wr Rd

In Out

Cyclic ADC Principle

CurrentMemory

Sig Too High

Too Low

Cyclic ADC with four Current Cells

Ck Add/Sub

Too High

Too Low

Too High

Too Low

Cyclic ADC with for Cells – Illustration

Go to 3…

wr r r nc

nc nclt lt

nc c c wr

nc nclt lt

rd lt lt rd

wr ncr r

rd lt lt rd

nc wrc c

wr r r nc

rd rdlt lt

nc c c wr

rd rdlt lt

rd lt lt rd

wr ncr r

rd lt lt rd

nc wrc c

2(S-h0R+l0R) 2(S-h0R+l0R)

2(2(2(2(S - h0R + l0R) - h1R + l1R) – h2R + l2R) – h3R + l3R) = Res

wr r r nc

nc nclt lt

sample state 1 sample state 2 state3 state4

state1 state2 state3 state4 sample state 1

2(2(S-h0R+l0R)-h1R+l1R)

2(2(2(S-h0R+l0R)-h1R+l1R)–h2R+l2R)

memory cell

comparator

rd – readwr – writenc – not connectedr – resetc – comparelt - latched

States:

3. 4.ck2ck1 ck3 ck4

ck6ck5 ck7 ck8 ck9

DCD2 (CNT = 2)

Reg. cascode

Double sampling

DEPFET

1234567

7 76 65 5

6 67 7

DCD2 (CNT = 3)

01234567

Reg. cascode

Double sampling

DEPFET

7 76 65 54 4

6 67 7

DCD2 (CNT = 4)

Reg. cascode

Double sampling

DEPFET

01234567

7 76 65 54 4

6 67 7

DCD2 (CNT = 5)

Reg. cascode

Double sampling

DEPFET

6 67 7

7 76 65 54 43 3

5 56 67 7

DCD2 (CNT = 6)

Reg. cascode

Double sampling

DEPFET

6 67 7

7 76 65 54 43 3

5 56 67 7

DCD2 (CNT = 7)

Double sampling

Reg. cascode

DEPFET

7 76 6

6 67 7

7 76 65 54 43 32 2

6 67 7

DCD2 (CNT = 8)

Double sampling

Reg. cascode

DEPFET

7 76 6

6 67 7

7 76 65 54 43 32 2

6 67 7

DCD2 (CNT = 9)

Double sampling

Reg. cascode

DEPFET

7 76 65 5

6 67 7

7 76 65 54 43 32 21 1

DCD2 (CNT = 10)

Reg. cascode

Double sampling

DEPFET

7 76 65 5

6 67 7

1234567

DCD2 (CNT = 11)

Reg. cascode

Double sampling

DEPFET

7 76 65 54 4

6 67 7

01234567

DCD2 (CNT = 12)

Reg. cascode

Double sampling

DEPFET

7 76 65 54 4

6 67 7

01234567

DCD2 (CNT = 13)

Reg. cascode

Double sampling

DEPFET

7 76 65 54 43 3

5 56 67 7

6 67 7

DCD2 (CNT = 14)

Reg. cascode

Double sampling

DEPFET

7 76 65 54 43 3

5 56 67 7

6 67 7

DCD2 (CNT = 15)

Double sampling

Reg. cascode

DEPFET

7 76 65 54 43 32 2

6 67 7

7 76 6

6 67 7

DCD2 (CNT = 0)

Double sampling

Reg. cascode

DEPFET

7 76 65 54 43 32 2

6 67 7

7 76 6

6 67 7

DCD2 (CNT = 1)

Double sampling

Reg. cascode

DEPFET

7 76 65 54 43 32 21 1

7 76 65 5

6 67 7

DCD2 (CNT = 2)

Reg. cascode

Double sampling

DEPFET

1234567

7 76 65 5

6 67 7

DCD2 (CNT = 3)

01234567

Reg. cascode

Double sampling

DEPFET

7 76 65 54 4

6 67 7

DCD2 (CNT = 4)

Reg. cascode

Double sampling

DEPFET

01234567

7 76 65 54 4

6 67 7

1Ausgewählte Themen des analogen Schaltungsentwurfs Intro Integrating single slope and dual slope...

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