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Überblick über die Chipentwicklungvon gestern bis morgen
Theo Jakobus
Theo.Jakobus@iaf.fraunhofer.de
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Überblick über die Chipentwicklung von gestern bis morgen
T. Jakobus
Inhalt
• CMOS Technologie
• Lithographie
• Extrem Ultraviolett Lithographie (EUV)
• Kupferverdrahtung und Chemisch-Mechanisches Polieren (CMP)
• Dielektrika für die Verdrahtung (low-k, k ª er )
• Halbleiter-Silizium auf Siliziumdioxid (SOI)
• 1992 Beginn und 2002 Ende des Alpha Prozessors
• ITRS: International Technology Roadmap for Semiconductors
• Technologie in 10 Jahren und später
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CMOS Transistor (CMOS: Complementary Metal Oxide Semiconductor)
µ [ cm2 / Vs ]
10000Ga0,47In0,53As / InP
6000Ga0,8In0,2As / GaAs
4000GaAs
3000Si0,85Ge0,15 / Si
(bipolar)
1350Si
Maximale Schaltfrequenz:
fT = µ•V / ( Lg )2
µ : Ladungsträgerbeweglichkeit
NMOS PMOS
Source Gate Drain Source Gate Drain
Marc Rocchi, „High Speed Digital IC Technologies“, Artech House Inc., 1990
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110 GHz MHEMT Traveling-Wave Matrix Amplifier(MHEMT: Metamorphic High Electron Mobility Transistor)
Gate Length: 100 nm Chip size: 1mm x 1.5mm 94 GHz FMCW Radar Sensor
AlInAs/GaInAs on GaAs wafer Bandwidth: 110 GHz
Gain: 8 dB
IAF: Konzept, Design, Fertigung, Aufbau, Test
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Module für 40 Gbit/s Datenübertragung
Multiplexer 2:1 Multiplexer 4:1 Demultiplexer 1:2
Statischer Frequenzteiler 2:1 Dynamischer Frequenzteiler 4:1Dynamischer Frequenzteiler 2:1
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CMOS Technologie
• Lithographie
25 — 30 Masken
• Ionen-Implantation: B, P
• Abscheiden: Si, SiOx, SiNx,
TiSi2, CoSi2, TaN, TiN, Al,
Cu, W
• Oxidieren: Si
• Ätzen: Si, SiOx, SiNx, TiSi2,
CoSi2, TaN, TiN, Al, Cu, W
• Galvanik: Cu
• Polieren: CuGatelänge: gezeichnet, im Lack, poly-Si, elektrisch ???
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Minimale Abstände
Die Chipfläche für
Digitalschaltungen wird
bestimmt durch:
• Minimale Breite
• Minimaler Abstand
der Leiterbahnen.
Die Verbindung einzelner
Verdrahtungsebenen
erfolgt mittels
Kontaktlöcher (Via) deren
minimale Abmessung für
eine quadratische Struktur
angegeben wird.
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Lithographie
Auflösung: R = k1•l / NA
Tiefenschärfe: DOF = k2•l / NA2
Numerische Apertur: NA: 0,2 – 0,8
Prozesskonstanten: k1: 0,4 – 0,9, k2: 0,5 – 1
256 nm90 nm157
315 nm110 nm193
405 nm142 nm248
596 nm208 nm365
712 nm249 nm436
k2•l / NA2
k2=0,8, NA=0,7
k1•l / NA
k1=0,4, NA=0,7
l[ nm ]
Abb. 4.2.17 aus „Technologie hochintegrierter
Schaltungen“, Springer-Verlag, 1988„Limits of Lithography“, L.R. Harriott, Proc. of the IEEE,
Vol. 89, No. 3, 2001, pp. 366-374
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Optik eines Wafer-Steppers
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Simulation der Belichtung
EmbPsm: Embedded Phase Shift Mask
AltPsm: Alternate Phase Shift Mask
Die Abbildung von Strukturen
wird unter Verwendung von
Simulations-Software optimiert.
OPC: Optical Proximity Correction
Maske Wafer
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Optimierung der Belichtung
Variation der:
Stepperoptik fl NA
Photomaske fl si und so
http://www.sequoiadesignsystems.com und http://www.sigma-c.de/solid-c/solid-c.html
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Stepper von ASML, Holland
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Optik von Carl Zeiss SMT AG, Oberkochen
Die Wellenlänge 193 nm liegt
an der Absorptionskante von
Quarzglas, deshalb werden in
diesem System erstmalig auch
Linsen aus künstlichen
Calciumfluorid-Kristallen
eingesetzt. Zur Bearbeitung
wird das Ion Beam Figuring
eingesetzt, hierbei werden
quasi einzelne Atomlagen
durch Ionenbeschuß entfernt.
Bildfeld: 22 mm x 33 mm.
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Laser von Lambda Physik, Göttingen
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Lithographie für 90 nm
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CMOS Höhenprofil
Die Tiefenschärfe (DOF)
der Optik eines Steppers
bestimmt das maximale
Höhenprofil der einzelnen
Ebenen.
596 nm365 nm
315 nm193 nm
405 nm248 nm
DOFWellenlänge
Marc Rocchi, High Speed Digital IC Technologies, Artech House Inc., 1990
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Revolution der Verdrahtung durch IBM
• Chemo-Mechanisches
Polieren (CMP)
Wafer, prozessiert bis zur
Verdrahtungsebene n,
wird poliert bis die
Unebenheit kleiner als der
DOF-Wert ist. Fotolack
wird aufgebracht und die
Strukturen der nächsten
Verdrahtungsebene n+1
mittels Stepper belichtet.
• Ersatz von Al durch Cu
Vergleichbar mit dem
Sturz des Dogmas „Die
Erde ist eine Scheibe“
R. H. Havemann et al, „High-Performance Interconnects:
An Integration Overview“, Proc. of the IEEE, Vol. 89, No.
5, May 2001, pp. 586-601
IBM CMOS 7S
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Elektrische Verluste einer Leitung
• Widerstand: P = I2 • R
- kleiner spez. Widerstand Ø Cu
• Kapazität: P = C • U2 • f
C = er • e0 • A • 1/Tox
- kleine Spannung Ø U = 1,1 V
- kleine Fläche Ø Bahnbreite
- kleine Kapazität Ø erLuft hat er = 1
Marc Rocchi, „High Speed Digital IC Technologies“, Artech House Inc., 1990
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Materialien mit kleinem er
Spin-on2,2LKD 5109
Spin-on1,2 – 2,2Silica Aerogels
Spin-on1,5 – 2,2Silica Xerogels
Spin-on2,2Nanofoams
Spin-on2,0 – 2,2XLK
Spin-on2,3Porous SiLK
Spin-on2,7SiLK
Chemical Vapour Deposition4,2SiO2
1,0Luft
BeschichtungsverfahrenDielektrizitätskonstante erMaterial
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SOI CMOS (SOI: Silicon On Insulator)
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IBM Technology Silicon-On-Insulator (SOI)
435 ps ( -11% )489 ps ( -21% )615 ps64 bit Adder
0,63 µm0,81 µm0,81 µmContacted M2-M4 pitch
7 layers Cu6 layers Cu6 layers CuMetallization
2,3 nm3,5 nm3,5 nmThickness Gateoxide
0,08 µm0,12 µm0,12 µmLeff NFET
0,18 µm0,22 µm0,22 µmPoly-Si Pitch/2
1,5V1,8V1,8VSupply Voltage
CMOS 8S2 SOICMOS 7S SOICMOS 7S
D. L. Stasiak, et. al. IEEE Journal of Solid-State Circuits, Vol. 36, No. 10, Oct 2001, pp. 1546-1552
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IBM CMOS 8S3 SOI technology and Power4 chip
1.6 VVdd
~4.2Dielectric er
0.92 µm1.26 µmM7 pitch/ thickness
0.92 µm 1.26 µm M6 pitch/ thickness
0.42 µm 0.63 µmM3–M5 pitch/ thickness
0.31 µm0.63 µm M2 pitch/ thickness
0.31 µm0.50 µmM1 pitch/ thickness
2.3 nmGate oxide
0.09 µm Gate Leff
1015 / 4341Macros (unique/total)
115 W (@ 1.1 GHz, 1.5 V)Power
1/2 fcBus frequency
>500 Mb/sI/O bandwidth
2200Signal I/Os
174,000,000Transistors
>1.3 GHzClock frequency (fc)
The chip (23.6 mm x 15.5 mm) includes two
microprocessors, 1.44 MB of shared L2 cache
memory plus the directory for a 32MB off-chip
cache, a 500 MHz interconnection fabric, each
microprocessor core is an out-of-order, speculative,
eight-issue superscalar design containing eight
execution units, a 64KB L1 instruction cache, and a
32KB dual-ported data cache.
IBM J. of Research and Development, Vol. 46, No. 1, 2002
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DEC CMOS Technology
0,62 µm / 1,225 µm 0,85 µm / 1,75 µm 0,75 µm / 2,675 µm M2 thick / pitch
212642116421064CPU
1,53 µm / 2,8 µm1,53 µm / 6,0 µmn/aM4 thick / pitch
1,53 µm / 2,8 µm1,53 µm / 5,0 µm2,0 µm / 7,5 µmM3 thick / Pitch
0,62 µm / 1,225 µm0,85 µm / 1,5 µm0,75 µm / 2,25 µmM1 thick / pitch
2,0 - 2,5 V3,3 V3,3 VSupply Voltage
0,35 V / -0,35 V0,5 V / -0,5 V0,5 V / -0,5 VVth NFET / PFET
6,0 nm9,0 nm10,5 nmGate Oxide
0,25 µm0,35 µm0,50 µmChannel Leff
0,35 µm0,50 µm0,75 µmFeature size
CMOS6CMOS5CMOS4
P. E. Gronowski, et al, IEEE Journal of Solid-State Circuits, Vol. 33, No. 5, May 1998, pp. 676-686
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1992: Alpha 21064 in 0,75 µm Technologie
1992: Baubeginn der Fab-6 in Hudson, Massachusetts
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Alpha 21064 im Vergleich mit anderen RISC chips
“How DEC developed Alpha”, IEEE Spectrum July 1992, pp. 26-31
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Workstation im Jahr 1992
40 MHzSPARCTISPARCstation IPXSUN
33 MHzR3000AMIPSIris IndigoSilicon Graphics
33 MHzClipper C400FairchildIP2430Intergraph
33 MHzPowerRiscIBMPowerstation 220IBM
50 MHzPA-RISCHPApollo 9000/710HP
33 MHzR3000AMIPSESV 20/33Evans&Sutherland
33 MHzR3000AMIPSDECstation 5000/20DEC
50 MHz80486 DXIntelPowerLine 450DEDell
33 MHz88100IntelAViiON AV 530Data General
50 MHz80486 DXIntelDeskpro 486/50LCompaq
25 MHz68040MotorolaMacintosh Quadra 900Apple
TaktCPUCPU vonModellAnbieter
„Engineering Workstations“, IEEE Spectrum, April 1992, pp. 25-59
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6”FAB-4 & FAB-5
Flagship ChipFlagship Chip
Min. Feature Min. Feature Clock Rate Clock Rate -- MHzMHz
CMOS 5 CMOS 5 CMOS 3 CMOS 3 CMOS 4 CMOS 4 1989 1991 1995
Mariah NVAX/EV4 EV5
1.0 um .75 um .5 um
63 200 300
FABFAB--4 & FAB4 & FAB--55
0.8M 1.5M 9.3M
2001
EV8
.13 um
1200+
250M
Wafer SizeWafer Size
400-600TransistorsTransistors
CMOS 6 CMOS 6 1998
EV6
.35 um
500-600
FABFAB--668”8”
15M
CMOS 7 CMOS 7 1999
EV67
.25 um
700-800
15M
1996
EV56
.35 um
9.3M
Foundry FABFoundry FABFoundry FAB
2000EV7
.18 um
900-1050
100+M
1999EV68
.18 um
800-1000
15M
6”6”
Im April 1998 verkaufte DEC die Fab-6 nach einem Prozess an Intel. Intel
fertigt seitdem die Alpha Prozessoren.
http://www.bershad.com/ds/
Alpha Semiconductor Technology RoadmapAlpha Semiconductor Technology Roadmap
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Alpha 21364 (EV7) 0.18 micron 64-bit RISC microprocessor
Performance: 70 SPECint95 and 120 SPECfp95 at speeds above 1 GHz.
750MHz - 1.2 GHz.
On-chip transistor count will jump to the 100 million range.
Integrated memory controller and a faster, next-generation EV7 bus.
21364 will also implement some of the same advanced code-optimization techniques
Intel Merced is eyeing. The major difference between Merced and Alpha 21364 in this
respect is static vs. dynamic. That is, Merced is doing everything as statically as it
possibly can, the 21364 is doing everything as dynamically as it possibly can.
21364 (EV7) will be followed by 21364A (EV78) - the same design, re-implemented in
0.125 micron IC process.
“Alpha 21364: Scalable Single-chip SMP”, Peter Bannon, MicroProcessor Forum, Oct 12-15, 1998
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Alpha 21464 (EV8) "Arana" 2003Entwicklung wurde eingestellt !!! And the winner is: Intel !!!
• 0.125 µm SOI-compatible CMOS process
• copper interconnects
• low-k dielectrics
• Vdd ~1.2 V
• 1.2 GHz through 2 GHz
• transistor count - about 250 million
• power dissipation 150 W
• 64-bit Simultaneous MultiThreading (SMT)
• Performance ~140-200 SPECint95
and ~300-400 SPECfp95 @ 1.4 GHz
(Shannon Knows Compaq Vol. 6, No. 28, October 10, 1999)
Itanium chip
set work
Sept 24, 0190HP chip set
team
Finishing
Compaq‘s last
Alpha chips
Spring 02200Alpha EV-7
Developing
next
generation
Itanium
Aug 27, 01200Alpha EV-8
StatusTransition
date
SizeDesign
team
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April 23, 1998 Federal Trade Commission in the matter of DEC against Intel
• Intel pays $700 Million to DEC.
• Cross licensing of patents.
• Intel acquires Digital's semiconductor manufacturing facility (Fab-6) in Hudson, Ma.
• Intel agrees to manufacture Alpha microprocessors for Digital.
• Digital grant a license to AMD, or another company, of the Alpha microprocessor
technology. (See, Agreement, Section II.)
• Digital grant a license to Samsung, or another company, of the Alpha microprocessor
technology. (See, Agreement, Section III.)
• Digital enter into an agreement with IBM, or another company, allowing IBM to
become an alternative production source of Alpha chips. (See, Agreement, Section IV.)
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Lizenz an Samsung Juni 1996ergänzt im Februar 1998
The February 9, 1998 Alpha
licensing pact granted Samsung
carte blanche access to all Alpha
intellectual property, including all
current and future chip design
patents. The deal also allows
Samsung to design and produce its
own versions of Alpha "for specific
markets," providing the firm
maintains binary compatibility with
DEC parts. Moreover, the pact laid
the groundwork for Samsung to
play the leading role in the
AlphaPowered alliance.
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Samsung‘s Technologie
Alpha CPU
Part number decoder
http://www.samsungelectronics.com/semiconductors/alpha_cpu/part_number_decoder/part_number_decoder.htm
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Alpha Semiconductor Technology RoadmapAlpha Semiconductor Technology Roadmap
6”FAB-4 & FAB-5
Flagship ChipFlagship Chip
Min. Feature Min. Feature Clock Rate Clock Rate -- MHzMHz
CMOS 5 CMOS 5 CMOS 3 CMOS 3 CMOS 4 CMOS 4 1989 1991 1995
Mariah NVAX/EV4 EV5
1.0 um .75 um .5 um
63 200 300
FABFAB--4 & FAB4 & FAB--55
0.8M 1.5M 9.3M
2001
EV8
.13 um
1200+
250M
Wafer SizeWafer Size
400-600TransistorsTransistors
CMOS 6 CMOS 6 1998
EV6
.35 um
500-600
FABFAB--668”8”
15M
CMOS 7 CMOS 7 1999
EV67
.25 um
700-800
15M
1996
EV56
.35 um
9.3M
Foundry FABFoundry FABFoundry FAB
2000EV7
.18 um
900-1050
100+M
1999EV68
.18 um
800-1000
15M
6”6”
http://http://wwwwww..compaqcompaq..comcom//hpchpc//resourcesresources//slidesslides_12/sld004.htm_12/sld004.htm
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Kupferverdrahtung rettet die Firma AMD
IBM stellte 1997 einen komplexen Prozess zur Herstellung einer Kupferverdrahtung vor. Die neuen Prozesse waren: galvanisches Abscheiden von Kupfer und chemomechanisches Polieren von Kupfer. Bis dahin galt Kupfer als „tödlich“ in der Silizium Prozesstechnologie.
AMD entschied 1998 die Kupferverdrahtung in der neuen Fab 30 in Dresden einzuführen. Diese Entscheidung wurde damals als sehr riskant bewertet, wäre die Einführung misslungen, so würde es heute keine AMD geben. Die erfolgreiche Prozesseinführung war die Basis für den Erfolg, den AMD derzeit mit 21% Marktanteil bei den Prozessoren für PC‘s hat.
AMD ist Marktführer bei PC‘s für Computerspiele.
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AMD‘s Technologie
Seite 36
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AMD und UMC starten gemeinsam in Singapur eine 300 mm Fab
31. 1. 2002
United Microelectronics Corp., Hsinchu City, Taiwan, has struck a deal to manufacture
an unknown amount of AMD processors, according to an announcement made late
Thursday by both companies. Advanced Micro Devices Inc., Sunnyvale, California, and
UMC announced an alliance under which the two companies will establish a joint
venture AU Pte Ltd. to own and operate a state-of-the-art, 300-mm wafer fabrication
facility in Singapore for high-volume production of PC processors and other logic
products. The facility is expected to enter high-volume production in 2005, and produce
65-nm wafers. At peak production, the fab will produce 10,000 300-mm wafers per
month, far more than AMD's current fab in Dresden produces, AMD chairman and chief
executive W.J. "Jerry" Sanders III said in a conference call Thursday afternoon. AMD's
upcoming Hammer chip — the company's first 64 bit processor will have a die size of
103 mm2 on its target 0.13 µm silicon-on-insulator (SOI) process.
300 mm fl 70000 mm2 fl 600 Hammer; pro Jahr 70 Mio fl jeder Deutsche 1 Hammer
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UMC L130 Technology
http://www.umc.com/english/process/b.asp
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Entwicklung der Optik
Seite 39
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International Technology Roadmap for Semiconductors
Zusammenarbeit der Organisationen:
• Semiconductor Industry Association (SIA)
• European Electronic Component Association (EECA)
• Japan Electronics & Information Technology Industries Association (JEITA)
• Korean Semiconductor Industry Association (KSIA)
• Taiwan Semiconductor Industry Association (TSIA)
in der „International Technology Roadmap for Semiconductors (ITRS)“
http://public.itrs.net/Home.htm organisiert durch die International SEMATECH.
Die Technology Working Groups erstellen jährlich eine „Roadmap“ mit detaillierten
technischen Angaben.
Seite 40
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ITRS Roadmap: Gate Length
Seite 41
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ITRS Roadmap: Lithography near term
Seite 42
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ITRS Roadmap: Lithography long term
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ITRS Roadmap: Optical Mask Requirements
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Zukünftige Lithographie Verfahren
• Extreme Ultra Violet (EUV) 13,4 nm
- Übergang von einer Linsenoptik zur Spiegeloptik
- Lichtquelle
- Maskenherstellung
• X-Ray 1 nm
- Keine Abbildung möglich, somit kann nur durch Absorption belichtet werden
- Maskenherstellung ist sehr komplex
• E-Beam Direct Write
- Im Gegensatz zu optischen Verfahren wird jeder Bildpunkt einzeln belichtet
- Geringer Durchsatz (Wafer/Stunde)
• SCALPEL: Scattering with Angular Limitation Projection Electron Beam Lithography
- Quelle mit homogener und zeitlich konstanter Elektronendichte
- Maskenherstellung
• Ion Beam
- Ionenquellen
- Lacke
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MEDEA+ oder wie Europa die Zukunft angeht
MEDEA+ (http://www.medea.org) baut auf den Ergebnissen von:
JESSI (Joint European Submicron Silicon; 1989 - 1996) und
MEDEA (Microelectronics Development for European Applications; 1997 - 2000)
auf und ist selbst das Projekt Σ!2365 von EUREKA (http://www.eureka.be) dem
europäischen Netzwerk für marktorientierte, industrielle Forschung und Entwicklung.
MEDEA+ läuft von 2001 bis 2008 in 2 Phasen. Derzeit werden 38 Projekte gefördert:
22 in Applications
16 in Technologies
an denen 220 Partner aus 17 europäischen Ländern teil nehmen.
Seite 46
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MEDEA+ T4xx Lithography
EUV sources development EUV SourcesT405
Extreme UV Lithography Masks EXTUMASKT404
Extreme UV Alpha Tools Integration ConsortiumEXTATICT403
Frontline Lithography Using Optical Refraction FLUORT401
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MEDEA+ T3xx Other Equipment
Development Initiative in Advanced Metrology and Automation
for New (IC) Technologies
DIAMANTT304
ContactLess Anneal and Silicides Systems CLASST303
Atomic Layer Deposition for 100 nm Devices ALADIN +T302
0.1 µm Fabrication Engineering0.1 µm FabT301
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MEDEA+ T201 - CMOS logic for 0.1 µm and below
• 100 nm gate length
• MOCVD for high-k dielectrics
• Demonstrator with:
- 54 Mio. Transistors
- 300 Mio. Contacts/Vias
- 9 km of interconnections
Seite 49
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Patente
16,47%15692806TI14
-34,75%71203785Motorola15
1,76%14797811Intel13
-12,34%11932817Siemens12
5,13%13839882Philips11
8,63%12904982HP10
3,32%910551090AMD9
-6,96%612641176Toshiba8
3,34%811691208Fujitsu7
22,66%1010461283Hitachi6
0,15%413941392Sony5
0,62%314421451Samsung4
25,80%513061643Micron3
-3,34%220341966NEC2
18,17%129223453IBM1
UnterschiedRang 2000Jahr 2000Jahr 2001FirmaRang 2001
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Auslastung der IC Fabriken
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Rezession in 2001
-11.2%$4. 38 Mrd. $3.89 Mrd.AMD1610
-10.9%$3.99 Mrd. $3.56 Mrd.IBM1814
-29.8%$6.27 Mrd.$4.41 Mrd.Philips99
-32.4%$6.74 Mrd.$4.56 Mrd.Infineon88
-41.5%$8.20 Mrd.$4.80 Mrd.NEC57
-37.4%$7.71 Mrd.$4.83 Mrd.Motorola76
-41.5%$8.94 Mrd.$5.24 Mrd.Samsung45
-34.2%$9.20 Mrd.$6.05 Mrd.TI34
-41.8% $10.43 Mrd.$6.07 Mrd.Toshiba23
-19.4%$7.89 Mrd.$6.36 Mrd.STMicro62
-22.1%$30.21 Mrd.$23.54 Mrd.Intel11
% Änderung2000 Umsatz2001 UmsatzFirma20002001
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Überblick über die Chipentwicklung von gestern bis morgen
T. Jakobus
300-mm Fab Pläne
1. Hj. 2002East Fishkill, USAIBM
2003/04Crolles, FrankreichPhilips/STM/TSMC
2004/05SingapurAU (UMC/AMD)
?SingapurUMCi (UMC/Infineon)
2002Tainan, TaiwanUMC
2005/06Hsin Chu, TaiwanTSMC
Ende 2002Tainan, TaiwanTSMC
Herbst 2001Hsin Chu, TaiwanTSMC
2001Hwasung, KoreaSamsung
2. Hj. 2002Hiroshima, JapanElpida (NEC/Hitachi)
Februar 2002Hillboro, USAIntel
2002Richmond, USAInfineon
12.12.2001DresdenInfineon
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Wer kann das bezahlen ?
Wafer Fab gebaut im Jahr 2000 2014
Wafer Durchmesser 200 mm 300 mm
Durchsatz 25K Wafer/Monat 25K Wafer/Monat
Reinraum Fläche 10K m2 8K m2
Geräte Kosten 0,5 – 2 Mrd.$ 1,7 – 6,7 Mrd.$
Infrastruktur Kosten 200 Mio.$ 160 Mio.$
Gebäude Kosten 150 Mio.$ 120 Mio.$
Personal 1000 1000
„Limits of Integrated-Circuit Manufacturing“, R. Doering, Proc. of the IEEE, Vol. 89, No. 3, 2001
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Zusammenfassung
Die nächsten 10 Jahre geht es so weiter wie bisher: