Vom Transistor zu Integrierten Systemen · Integrierte Digitalschaltungen Vom Transistor zu...

Integrierte Digitalschaltungen

Vom Transistor zu Integrierten Systemen

Vorlesung 10, 16.06.2016

Nils Pohl

FAKULTÄT FÜR ELEKTROTECHNIK UND INFORMATIONSTECHNIK

Lehrstuhl für Integrierte Systeme

Integrierte Digitalschaltungen | 16.06.2016

Nils Pohl | Lehrstuhl für Integrierte Systeme 2

Organisatorisches Umdruck und Folien zur Vorlesung (wird nachgereicht)

Online im Internet (Passwortgeschützt) Klausur: 02.08.2016, 14:30 Terminübersicht

09.06. 12:15 Vorlesung (ID 03/419) 09.06. 15:30 Übung 3 (ID 03/419) Dominic Funke

16.06. 12:15 Vorlesung (ID 03/419)16.06. 15:45 Vorlesung (ID 03/419)

23.06. 12:15 Vorlesung (ID 03/419) 23.06. 15:45 Übung 4 (ID 03/419) Pierre Mayr

30.06. 12:15 Vorlesung (ID 03/419) 30.06. 15:45 Übung 5 (ID 03/419) Pierre Mayr

Lehrstuhl für Integrierte Systeme, ID 1/439, www.insys.rub.de

6. Schaltnetze in CMOS-Technik 6.1. Statische komplementäre CMOS-Logik

6.1.1. Grundlegende Struktur

6.1.2. Logische Grundschaltungen

6.1.3. Umschaltpunkte im Vergleich

6.1.4. Anstiegs- und Abfallzeiten von NAND- und NOR-Gatter

6.1.5. Komplexe logische Gatter

6.2. Pass-Transistor- und Transmission-Gate-Logik6.2.1. Verhalten von Pass-Transistoren - Grundlagen

6.2.2. Transmissions-Gatter (TG) - Grundlagen

6.2.3. Logik mit Pass-Transistoren

6.2.4. Logik mit Transmission Gates

6.3. Pseudo-NMOS-Logik6.4. Dynamische CMOS-Logik

6.4.1. Grundprinzip des dynamischen Gatters

6.4.2. Domino-Schaltung und NORA-Schaltung

Inhalt

Wiederholung: Vergleich der Umschaltpunkte

Wiederholung: Anstiegs- und Abfallzeiten

NAND-Gatter

Wiederholung: Anstiegs- und Abfallzeiten

NOR-Gatter

Zwischenfrage: Wo liegt der Bulk-Anschluss?

pn-Übergang zwischen S/D und Bulk-Gebiet

Verhält sich wie Diode

Bulk-Diode muss in Sperrrichtung betrieben werden

p Substrate

Bulk-Anschluss

PMOS: Bulk an höchstes

Potential (UDD)

NMOS: Bulk an niedrigstes

Potential (GND)

6.1.1. Grundlegende Struktur

6.1.2. Logische Grundschaltungen

Inhalt

Pass Transistor und Transmission Gate Logik

CMOS-Logik: Eingangssignal am Gate

Pass-Transistor: Eingangssignal am Gate, Drain und Source

Vorteil: Weniger Transistoren für ein logisches Gatter

Beispiel: AND-Gatter

Q = AB

Übertragung der „1“ mit NMOS-Transistor

Übertragung der „0“ mit PMOS-Transistor

Lösung des „Voltage Drop“ Problems

Parallelschaltung von Tn und Tp =>Transmission Gate (TG)

TG-Schaltsymbol und Wahrheitstabelle

Anschluss PMOS

Transmissionsgatter-Logik

Elektrische Eigenschaften des TG (PMOS)

Elektrische Eigenschaften des TG (NMOS)

Übersicht der elektrischen Eigenschaften des TG

T ohmschT gesperrt

T ohmschT abgeschnürt

abgeschnürtabgeschnürt

U -UDD thn

abgeschnürtabgeschnürt

T T ohmsch

abgeschnürt

T gesperrtT ohmsch

U -UDD thn

Übertragung log. 1 Übertragung log. 0

RC-Modellierung; Gilt für Übertragung von

logischer 1

(Log 1)

TG-Widerstände für Übertragung von log. 1

T abgeschnürtn

T abgeschnürtp

T abgeschnürtn

T ohmschp

T gesperrtn

T ohmschp

Qualitativ

Minimale Transistoren

Simulation

Symmetrisch dimensionierte Transistoren (kn=kp)

Simulation

Symmetrisch dimensionierte Transistoren (kn=kp)

Anwendungen Transmission Gate

Schalter für statische, logische Netzwerke

Gesteuerter Schalter zur Synthese von komplexen logischen Funktionen

Erzeugung von „High-Impedance“ (Z)

Bus-Zugriffsschaltung

Elektrische Isolation von statischen logischen Netzwerken (vgl. „sleep“-Konzept)

Logik mit Pass-Transistoren

Beispiel: AND-Gatter

Es existiert immer ein niederohmiger Pfad

zu Versorgung/Ground!

Komplementäre Logik mit Pass-Transistoren:

AND/NAND

Komplementäre Logik mit Pass-Transistoren

OR/NOR

Komplementäre Logik mit Pass-Trans.:

XOR/NXOR

Allgemein: Differentielle Pass-Trans. Logik

CPL (DPL)

Pass-Transistor

Netzwerk

Pass-Transistor

Netzwerk

Inverses

Modularer Aufbau: Statische Gatter (Verbindung zu GND oder UDD) Differentielles Signal immer verfügbar (aber routing overhead)

Logik mit Transmissiongates

2:1-Multiplexer mit TG

XOR-Gatter mit 2:1-MUX Struktur

Überblick: (Komplementäre) Logik mit Pass-

Transistoren: CPL

AND/NAND OR/NOR XOR/XNOR

Modularer Aufbau (Alle Gatter identische Topologie) Nur schnelle n-FETs Statische Gatter (Verbindung zu GND oder UDD) Differentielles Signal immer verfügbar (aber routing overhead)

Aber: High-Pegel erreicht nicht UDD (sondern nur UDD-Uth)

Anwendungsbeispiel: Zeilendekoder

A0 A1 A2 Out

0 0 0 Q0

0 0 1 Q1

0 1 0 Q2

… … … …

6.1.1. Gundlegende Struktur

6.1.2. Logische Gundschaltungen

Inhalt

Pseudo-NMOS-Logik

Idee: Kompexitäts-/Flächenverringerung

Ersetzen des PUN durch einen einzigen PMOS-Transistor

PMOS sind i.d.R. größer als NMOS-Transistoren, weil die Ladungsträgerbeweglichkeit der Löcher mp geringer ist als die der Elektronen mn

Näherung (für sym. Schaltverhalten): APUN mn/ mp·APDN

PMOS Transistor als Last

Statische Verlustleistung für Q = 0, da PMOS immer leitend

Pseudo-NMOS-Inverter

Uaus,high = UDD

Uaus,low= UDD

RP klein, für schnelle

Anstiegszeit tr

RP groß, für geringe,

statische Verlust-

leistung PV

Konflikt!

Pseudo-NMOS-Inverter

+ Weniger Transistoren nötig

- Statische Verlustleistung im

Low-Zustand

- Low-Pegel ist höher als

Funktion (Low-Pegel)

abhängig von Transistor-

dimensionierung (kein

dimensionsloses Design

Prinzipieller Aufbau DCVSL

Differential Cascode Voltage Switch Logic:

Differentielle Logik + Pos. Rückkopplung!

Aufgabe:

Erstellen Sie die PDNs der

Gatter AND/NAND und

OR/NOR in DCVSL-Technik

DCVSL - AND/NAND - Gatter

PDN=Q=A·B

DCVSL – NOR/OR - Gatter

PDN=Q=A+B

Dimensionierung DCVSL

Zustand 1)

PDN 1 sperrt

PDN 2 leitet

Uout = UDD

Uout = 0

Wechsel der Eingangssignale

Zustand 2)

PDN 1 leitet

PDN 2 sperrt

P2 sperrt

P1 leitet

Uout = Z P1 leitet

Forderung:

RPDN1 muss so klein sein,

dass Uout < UDD - |Uth,P2|

leitet sperrt

sperrt leitet

leitet sperrt

leitet

DCVSL – Pros + Cons

+Keine Inverter nötig, und

Q und Q‘ nahezu synchron

Funktion abhängig von

Transistordimensionierung

(kein dimensionloses Design)-

o Transistoranzahl ähnlich zu

stat. CMOS-Logik

Keine statischen Verluste+

+PDN teilweise vereinfachbar

XOR - XNOR

Mehr Verdrahtungsaufwand

durch differentielle Signale-

Differential Cascode Voltage Switch Logic:

Differentielle Logik + Pos. Rückkopplung!

Entweder PDN 1

oder PDN 2 leitend DC-Strom bei

Ausgangssignalwechsel-

Weniger PMOS Transistoren

als bei CMOS-Logik+

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