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Integrierte Digitalschaltungen

Vom Transistor zu Integrierten Systemen

Vorlesung 8, 18.05.2017

Nils Pohl

FAKULTÄT FÜR ELEKTROTECHNIK UND INFORMATIONSTECHNIK

Lehrstuhl für Integrierte Systeme

Integrierte Digitalschaltungen | 18.05.2017

Nils Pohl | Lehrstuhl für Integrierte Systeme 2

Organisatorisches Umdruck und Folien zur Vorlesung (wird nachgereicht)

Online im Internet (Passwortgeschützt) Klausur: 08.08.2016, 10:30

Terminübersicht

…09.05. 12:15 Vorlesung (ID 03/419) Pierre Mayr11.05. 12:15 Vorlesung (ID 03/419)

16.05. 12:15 Übung 2 (ID 03/419) Pierre Mayr18.05. 12:15 Vorlesung (ID 03/419) Pierre Mayr

23.05. 12:15 Übung 3 (ID 03/419) Jan Schöpfel25.05. --- Christi Himmelfahrt ---

30.05. 12:15 Vorlesung (ID 03/419)01.06. 12:15 Vorlesung (ID 03/419) Pierre Mayr

Lehrstuhl für Integrierte Systeme, ID 1/439, www.insys.rub.de



Inhalt

I. Einführung in Integrierte Schaltungen1. Überblick2. Varianten und Technologien integrierter Schaltungen

II. Bauelemente und ihre Modelle3. Verbindungsleitungen4. Integrierte Halbleiterbauelemente

III. CMOS-Digitalschaltungen5. CMOS-Inverter6. Schaltnetze in CMOS-Technik7. Häufig verwendete Zellen für elementare arithmetische

Operationen8. Schaltwerke in CMOS-Technik9. Speicherzellen und Speicherstrukturen

IV. Von der Zelle zum System10. Entwurf mit Hardwarebeschreibungssprachen11. Testfreundlicher VLSI-Entwurf



Rückblick:

Lastkapazität: Zusammensetzung von CL

Miller-Effekt



Rückblick: Lastkapazität CL

Achtung!

Miller-Effekt, wenn Kapazität an beiden Knoten umgeladen wird!



Inhalt (Kapitel 5)

5. CMOS-Inverter5.1. Der CMOS-Inverter: Statisches Verhalten5.2. Dynamisches Verhalten

5.2.1. Der Inverter mit kapazitiver Last und rechteckförmigem Eingangssignal

5.2.2. Abfallzeit tHL bei High-to-Low-Übergang

5.2.3. Anstiegszeit tLH bei Low-to-High-Übergang

5.2.4. Maximale Schaltfrequenz

5.2.5. Näherungsweise Berechnungen auf Basis eines einfachen RC-Modells

5.2.6. Verzögerungszeit tp

5.2.7. Zusammensetzung der Lastkapazität CL bei Belastung mit einem

Inverter

5.3. Verlustleistung eines CMOS-Inverters5.3.1. Stromverhalten eines CMOS-Inverters ohne Last

5.3.2. Dynamische Verlustleistung bei kapazitiver Last

5.4. Produkt aus Verlustleistung und Verzögerungszeit (Power-Delay-

Product, PDP)5.5. Layout eines CMOS-Inverters



Verlustleistung (dynamisch!) PQ

3

212

Q Q DD DD thn

kP I U U U

T

3, ,Q DDP f f U

PQ unabhängig von Frequenz (bei konstantem Tastverhältnis /T)

PQ steigt in dritter Potenz mit der Versorgungspannung!

PQ ist vernachlässigbar bei steilen Flanken!



Dynamische Verlustleistung bei kapazitiver Last

UDD (z.B.=+5V)

UGSp

UE

=UGSn

UA= UDSn

UDSp

IDn

IDp

D

S

D

Sn-MOSFET

p-MOSFET

CL

I

Inverter mit kapazitiver Last

DDEGSp

GSpEDD

UUU

UUU

DDADSp

DSpADD

UUU

UUU



E

Dynamische Verlustleistung bei kapazitiver

Last (2)U

DD

0t

t

UA(t)

T/2 T

t

I

U (t)

UDD

f r frT ,Entladen über

N-Kanal

Transistor

Laden über P-

Kanal

Transistor



Dynamische Verlustleistung bei kapazitiver

Last (3)

Mittlerer dynamischer Leistungsverbrauch

/ 2

0 / 2

1T T

dyn Dn A Dp A DD

T

Leistungsverbrauch im Leistungsverbrauch imn Kanal Transistor p Kanal Transistor

P I U dt I U U dtT

ADn L

dUI C

dt A

Dp L

dUI C

dt

0

0

DD

DD

U

L

dyn A A A DD A

U

CP U dU U U dU

T

ALDpALDn dUCdtIdUCdtI



Gesamtverlustleistung

+ Pleak

2 21dyn L DD L DDP C U C f U

T

dynQges PPP

Pdyn steigt quadratisch mit der Versorgungspannung!

Pdyn steigt linear mit Frequenz

dominiert

heute

meist



Gesamtverlustleistung, aktiv und passiv

active

+

passive ddleak

ddL

VTVI

fVCPower

),(

2

α=Switching activity



Regeln zur Leistungsreduzierung

Erste Wahl: Spannung runter! War lange gängige Praxis Ziel: 0,6 … 0,9 V Wie: noch offen

Reduzierung der Umschaltvorgänge: Gated Clocks Überarbeitete architekturelle Konzepte

Reduzierung der physikalischen Kapazität Geometrische Skalierung



Rückblick: Vorführung: CMOS-Inverter

Testobjekt: CD4069 6fach-Inverter (Fairchild) Standardgatter von 1987 UDD 3 V bis 15 V

Überprüfung der Verlustleistung



Inhalt

I. Einführung in Integrierte Schaltungen1. Überblick2. Varianten und Technologien integrierter Schaltungen

II. Bauelemente und ihre Modelle3. Verbindungsleitungen4. Integrierte Halbleiterbauelemente

III. CMOS-Digitalschaltungen5. CMOS-Inverter6. Schaltnetze in CMOS-Technik7. Häufig verwendete Zellen für elementare arithmetische

Operationen8. Schaltwerke in CMOS-Technik9. Speicherzellen und Speicherstrukturen

IV. Von der Zelle zum System10. Entwurf mit Hardwarebeschreibungssprachen11. Testfreundlicher VLSI-Entwurf



6. Schaltnetze in CMOS-Technik 6.1. Statische komplementäre CMOS-Logik

6.1.1. Gundlegende Struktur

6.1.2. Logische Gundschaltungen

6.1.3. Umschaltpunkte im Vergleich

6.1.4. Anstiegs- und Abfallzeiten von NAND- und NOR-Gatter

6.1.5. Komplexe logische Gatter

6.2. Pass-Transistor- und Transmission-Gate-Logik6.2.1. Verhalten von Pass-Transistoren - Grundlagen

6.2.2. Transmissions-Gatter (TG) - Grundlagen

6.2.3. Logik mit Pass-Transistoren

6.2.4. Logik mit Transmission Gates

6.3. Pseudo-NMOS-Logik6.4. Dynamische CMOS-Logik

6.4.1. Grundprinzip des dynamischen Gatters

6.4.2. Domino-Schaltung und NORA-Schaltung

Inhalt



Umschaltpunkte und Betriebszustände

5

OutIn

VDD

PMOS

NMOS

Untersuchung am Inverter: Transistoren im Betriebszustand 3

USP



Wiederholung: Umschaltpunkt des Inverters

OutIn

VDD

PMOS

NMOS



Umschaltvorgang “High – Low” am NAND-

Gatter



NAND 2

Transistor A

Abschnürbereich!



NAND 2

Transistor B

Stromgleichung:

für

Ohmscher Bereich!



NAND2: Umschaltspannung

Stromgleichung: Strom durch TA und TB gleich der Summe der Ströme durch die PMOS-Trans.

und gleichsetzen



NOR2: Umschaltspannung

Entsprechende Ableitung führt zu:



Vergleich: Umschaltspannung NOT, NAND,

NOR

Für kn = kp,

Uth,n = |Uth,p| = 0.4V,

UDD = 1,2 V

= 0,6 V

= 0,66 V

= 0,53 V



Vergleich der Umschaltpunkte

UA

UE

NOR2

NAND2

NOT

UE=UA

UDD



Einschub Y-Diagramm nach Gajski

StrukturVerhalten

Geometrie(physikalische Realisierung)

Transistoren, Leitungsstücke

Gatter, Flip-Flops, Leitungen

Register-Transfer-Spezifikationen

Subsysteme, Busse

System-Spezifikationen

Makro-Zellen



Statische komplementäre MOS-Logik : PUN

und PDN

Erweiterung des Inverters zu einem Netzwerk, Erhalt der Eigenschaften:

Rail to rail swing, d.h. H-L Pegel geht von UDD-GND

Keine statische Verlustleistung

Dimensionsloses Design

Zum Erhalt dieser Eigenschaften ist bestimmte Kombination von Transistoren notwendig!



Syntheseregeln komplexer logischer Gatter



Rückblick: Beispiel zur Synthese

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