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3.4 CPU-Chips und Busse3.4.1 CPU-Chips

© Béat Hirsbrunner, University of Fribourg, Switzerland 7. Dezember 2005

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3.4.2 Computer-Busse (1/2)

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3.4.2 Computer-Busse (2/2)

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3.4.3 Busbreite

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3.4.4 Bustaktung - Synchrone Busse (1/2)

Annahmen

Tx = 25 ns

Zeit der Aenderung eines Signals = 1 ns

Lesen vom Speicher ab dem Zeitpunkt, an dem die Adresse stabil ist ≤ 40 ns

Bedingungen (zum Lesen)

(T1 - TAD) + T2 + (0.5*T3 - TDS) = 46.5 ns ≥ 40 ns

(0.5*T1 - TM) + T2 + (0.5*T3 - TDS ) = 37 muss hinreichen um die Daten auf den Bus zu bekommen nach der Assertion von MREQ und RD

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3.4.4 Bustaktung - Synchrone Busse (2/2)

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3.4.4 Bustaktung - Asynchrone Busse

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3.4.5 Busarbitration (1/2)

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3.4.5 Busarbitration (2/2)

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3.4.6 Busoperationen (1/2)

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3.4.5 Busoperationen (2/2)

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3.5 Beispiele von CPU-Chips 3.5.1 Pentium II

• Abwärtskompatibilität Pentium II (1998) ist abwärtskombatibel bis zum 8088 (1978) !!!

• Aus der Sicht der Software Volle 32-bit-Maschine Gleiche ISA (Instruction Set Architecture) wie 80386 (1986)

• Aus der Sicht der Hardware Kann einen physischen Speicher von 64 GB (= 236 Byte) adressieren Kann Daten in Einheiten von 64 bit mit dem Speicher austauschen

• Auf der Mikroarchitektur Ebene (cf. Fig. 1.2 !)

Ähnlich wie Pentium Pro (1996) mit MMX-Instruktionen Superskalare RISC-Maschine (cf. Fig. 2.6) Zweistufiges Cache-System

• 1. Stufe: auf dem Chip je 16 KB für Daten und Instruktionen• 2. Stufe: 512 KB für Daten und Instruktionen, 32-Byte-Cache-Leitung

CPU-Takte: min 233 MHz, max ~1 GHz

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• Zwei primäre externe synchrone Busse Speicher-Bus E/A-Geräten-Bus (PCI Standard)

• Multiprozessoren Architektur Zwei CPU können sich den gleichen physischen Hauptspeicher

teilen !

• Ganz neue Baueinheit: SEC (Single Edge Cardridge) Grosse kunststoffbox (14 cm * 6.3 cm * 1.6 cm) Enthält: Prozessor, L1- und L2-Cache, 242 Pins (cf. Fig. 3.43) Abgegebene Hitze: 30-50 Watt (!!), je nach Taktfrequenz 3 Zustände:

• Aktiv• Schlummert• Tiefschlaf (Cache und Register werden beibehalten; Uhr und alle

interne Einheiten werden abgeschaltet. Frage: kann er träumen?)

• 242 Pins (cf. Fig. 3.44)

• Pipelining (cf. Fig. 3.45)

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— 8 Bustransaktionen können gleichzeitig ablaufen— 6 Phasen pro Transaktion: Arbitration, Req, Error, Snoop, Resp, Data

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3.6 Busbeispiele