CMOS 게이트의 성능 최적화

IT CookBook, 최신 VLSI 설계, 조준동, 성균관대학교

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MOSFET의 RC 지연 모델을 배운다

논리적 노력 방법으로 전달지연을 예측하는 방법을 익힌다

정적 타이밍을 검증하는 방법을 배운다

학습목표

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목 차

1. MOSFET의 RC 지연 모델

2. 논리적 노력 방법에 의한 전달지연 예측

3. 정적 타이밍 검증

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• 디지털 시스템의 성능을 측정하는 철칙

• 신호가 게이트를 통과하는 신호 전달지연과 게이트를 연결하는 연결선

지연으로 구성

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CGB :게이트와 P형 기판(Bulk) 사이의 정전용량

CGD :게이트와 드레인 사이의 정전용량

CGS :게이트와 소스 사이의 정전용량

CBD :벌크와 드레인 간의 정전용량

CBS :벌크와 소스 간의 정전용량

• 디지털 시스템의 성능을 측정하는 철칙

1.1 MOSFET의 정전용량 .

: 유전율

: 비유전율(산화막:3.9,실리콘:11.8)

: 도체판의면적(L×W)

: 도체판의간격

Section 01 MOSFET의 RC지연 모델

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게이트 정전용량

Section 01 MOSFET의 RC지연 모델

• 차단영역 : MOS 디바이스는 OFF 상태로 채널이 형성되지 않기

때문에 이 된다.

• 선형영역 : 채널이 형성되기 때문에 이다.

• 포화영역 : 채널이 반전되고 채널의 드레인 영역이 핀치오프

상태가 되어 이 되고, 가 된다.

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Section 01 MOSFET의 RC지연 모델

인버터의 PMOS와 NMOS 정전용량

• PMOS인 경우에는 NMOS에 비해 정전용량이 높다. 그 이유를 알아보기 위해

PMOS와 NMOS 트랜지스터의 게이트 길이를 같다고 가정해 보면, PMOS와 의

상승 시간과 하강 시간이 모두 같아야 CMOS가 정상적으NMOS로 동작할

것이다.

• PMOS가 NMOS보다 2배 느리게 동작하기 때문에, 정상 동작을 하기 위해서는

PMOS의 채널폭 (WP)을 NMOS 채널 폭(WN)의 2배로 하여 저항을 같게 만들어

주어야 한다.

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• 그림을 보면 PMOS의 채널 폭을 NMOS의 채널 폭의 2배로 한 것을 알 수

있다.

• [식(7.2) ]에서 알 수 있듯이 PMOS의 채널 폭이 늘어났기 때문에

정전용량이 늘어난 것이다.

Section 01 MOSFET의 RC지연 모델

인버터의 PMOS와 NMOS 정전용량

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부하 정전용량

Section 01 MOSFET의 RC지연 모델

• 부하 정전용량은 식 (7.3)과 [그림 7-5]와 같이 네 가지 요소로 구성된다.

• CDBN : 첫 번째 인버터의 NMOS의 드레인과 벌크 사이의 정전용량

• CDBP : 첫 번째 인버터의 PMOS의 드레인과 벌크 사이의 정전용량

• CWIRE : 두 개의 인버터 사이의 연결선의 정전용량

• Cg: 첫 번째 인버터가 구동하는 팬아웃 게이트의 게이트 정전용량

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Section 01 MOSFET의 RC지연 모델

1.2 RC지연 모델 .

[그림 7-6] 파라미터의 의미

• 전체 스윙 10%에서 90% 사이의 상승 시간

• 전체 스윙 90%에서 10% 사이의 하강시간

• 입력의 상승 시간 50% 지점과, 출력의 하강시간 50% 지점 사이

에서 출력이 1에서 0으로 바뀌는 전달지연

• 입력의 상승시간 50% 지점과, 출력의 하강 시간 50% 지점 사이

에서 출력이 0에서 1로 바뀌는 전달지연

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• CMOS 인버터의 전달 지연 : 입력에서 출력까지 신호가 전달되는 데 필요한

지연, 보통 1ns 이하의 값을 갖는다. 복잡한 논리회로인 경우는 클록 사이클당

20-50ns의 지연을 갖는다.

• [그림7-7]에서 유효 저항은 NMOS와 PMOS가 같다고 가정한다.

• 게이트 정전용량은 드레인 정전용량은 으로

정의한다.

CMOS 인버터의 간략화된 RC 지연 모델

Section 01 MOSFET의 RC지연 모델

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Section 01 MOSFET의 RC지연 모델

전달지연 TPLH

• Vin=0 이면 PMOS가 온 상태가 되어 굵은 선으로 표시된 패스를 형성하고

Cd와 CL에 충전된다.

• 그 지연은 식 (7.4)로 표현된다.

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• 충전의 초기 단계에서는, PMOS는 포화상태, NMOS는 컷-오프 상태에 있게

된다.

• 이 식에서 분자는 Vin이 0으로 바뀌어 CL에 전하를 충전한 후의 CL에 충전된

전하량의 반을 의미하며 가 된다.

• 분모는 Vin = 0 일 때의 충전 전류를 의미하여 식 (7.6)으로 표현된다.

• 따라서 TPHL는 식 (7.7)과 같이 된다.

Section 01 MOSFET의 RC지연 모델

전달지연 TPLH

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Section 01 MOSFET의 RC지연 모델

(7.8)

전달지연 TPLH

• Vin=1 이면 [그림 7-9]처럼 NMOS가 온 상태가 되어 굵은 선으로 표시된

패스를 형성하여 Cd 및 CL에 충전된 정전용량이 패스를 따라 방전된다.

• 그때의 지연은 식 (7.8)로 표현된다.

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• 방전의 초기 단계에서는, NMOS는 포화상태, PMOS는 컷-오프 상태에 있게

된다.

• 이 식에서 분자는 Vin이 1로 바뀌어 CL에 전하를 방전하기 전의 CL에

충남아있는 전하량의 반을 의미하며 가 된다.

• 분모는 Vin = 0 일 때의 충전 전류를 의미하여 식 (7.10)으로 표현된다.

• 따라서 TPHL는 식 (7.11)과 같이 된다.

Section 01 MOSFET의 RC지연 모델

전달지연 TPLH

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Section 01 MOSFET의 RC지연 모델

전달지연에 영향을 미치는 요소

• VDD 가 증가하면 전달지연이 감소한다. 그 이유는 VDD 가 증가하면 ID가

증가하기 때문이다. 그러나 VDD 가 증가하면 전력소모가 증가하는 단점이

있다.

• 채널 길이가 감소하면 전달지연이 감소한다. 그 이유는 채널 길이가 감소하면

ID 가 증가하기 때문이다.

• 그러나 제조 공정이 더욱 미세해지기 때문에 제조 비용이 증가하는 단점이

있다.

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Section 01 MOSFET의 RC지연 모델

1.3 CMOS인버터의 크기 확대에 따른RC지연 비교 .

CMOS 인버터의 크기를 2배로 늘린 경우의 부하 정전 용량과 지연의 차이 비교

• 사이징한 후의 PMOS와 NMOS의 폭이 2배로 늘어난 것을 알 수 있다.

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• [표 7-1]은 공정을 사용한 결과다. 공급전압은 5V이고 NMOS의

최소폭은 이다.

Section 01 MOSFET의 RC지연 모델

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• 부하 정전용량은 팬아웃 게이트의 게이트 정전용량으로 간략화함

• 전달지연 공식을 로 간략화함

• CMOS 인버터를 크게 사이징한 결과 전달지연이 감소된 것을 알 수 있다.

• 주의할 점은 CMOS 인버터를 사이징하면 그 인버터 앞 단의 게이트는

사이징된 게이트를 구동할 만큼 충분히 구동 능력이 높아야 한다는 것이다.

Section 01 MOSFET의 RC지연 모델

정전용량 Cd+CL 및 전달지연 TPLH와 TPHL

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• [그림 7-11]의 NAND와 NOR는 전달지연이 동일하다. 그 이유는 NOR 게이트의

PMOS의 게이트 폭을 2배로 하고 NMOS의 게이트 폭을 2배로 줄여서 두

게이트 지연이 같도록 만들었기 때문이다.

• 게이트 폭의 합은 NAND 게이트는 16인 반면, NOR 게이트는 20이 되어 NOR

게이트의 면적이 더 큰 것을 알 수 있다.

Section 01 MOSFET의 RC지연 모델

1.4 인버터, NOR, NAND게이트에 대한 전달지연 비교 .

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Section 01 MOSFET의 RC지연 모델

• NAND 게이트의 NMOS와 PMOS의 게이트 폭을 모두 2.5로 같게 하고, NOR

게이트의 PMOS의 게이트 폭을 4, NMOS를 1로 하면 두 게이트의 채널 폭의

합은 10으로 동일해진다.

• 하지만 NAND 게이트의 전달지연은 4.65가 되는 반면, NOR 게이트의

전달지연은 5.33이 되는 것을 알 수 있다. 그 이유는 NOR 게이트의 경우

저항이 큰 PMOS 2개가 직렬로 연결되었기 때문이다.

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Section 01 MOSFET의 RC지연 모델

팬아웃의 증가에 따른 게이트 전달지연 비교

• 앞에서 NAND 게이트와 NOR 게이트의 면적이 같을 때 NOR의 지연이

NAND에 비해 크다. ([그림 7-12] 참고)

• 팬아웃이 증가할 경우의 각 게이트별 전달지연을 비교하면 팬아웃이 증가함에

따라 전달지연이 늘어나는 경향이 있다.

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Section 02 논리적 노력 방법에 의한 전달지연 예측

2.1논리적 노력 방법에 의한 전달지연 소개 .

• 논리적 노력 방법 : CMOS 회로의 전달지연을 빠른 계산시간을 이용하여

예측하는 방법

• 동일한 인버터를 구동하는 인버터의 기본 전달지연 tinv는 600nm공정인 경우

50ps, 250nm공정인 경우에는 20ps, 45nm공정인 경우에는 4~5ps가 된다.

• 인버터가 아닌 일반 게이트의 전달지연을 구하기 위해서 인버터 전달지연을

기준으로 정규화시키면, 일반 게이트의 전달지연 D는 단위가 없는 dlogic와

인버터의 기본지연 tinv 의 곱으로 표현된다.

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• 논리적 노력 방법은 dlogic 를 구하는 방법을 제시한 것이다. 그러한 논리적 노력

방법에 의한 전달지연식 유도과정에 대해 1절에서 설명한 식 (7.4)를 다시 쓰면

다음과 같다.

• 정적 인버터는 가장 지연이 작은 게이트 소자인 점을 고려하여, 인버터의

지연을 기준으로 한 일반적인 게이트의 지연을 구하는 식은 다음과 같다.

(인버터의 지연 tinv를 라 정의)

• 여기서 로 치환하면 식 (7.15)가 된다.

Section 02 논리적 노력 방법에 의한 전달지연 예측

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Section 02 논리적 노력 방법에 의한 전달지연 예측

• 정적 인버터는 모든 CMOS 게이트 중에서 가장 적은 지연을 가지고 있기

때문에, 정적 인버터의 지연을 기준으로 다른 게이트의 지연을 구하기 위해서

tinv =1 로 정한다.

• 게이트의 지연 d 는 다음 식으로 표현할 수 있다.

• f는 부하와 관계되는 지연으로 스테이지 노력이라고 하고, p는 부하가 없을

때를 가정하고 구한 게이트의 내부 기생 정전용량에 의한 지연을 말한다.

• 정적 인버터의 내부 기생 정전용량에 의한 지연 P는 1로 정한다.

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• 스테이지 노력 f 는 논리적 노력 g와 전기적 노력 h 두 가지 요소로 나누어진다.

논리적 노력 g : 주어진 게이트의 드레인 정전용량처럼 출력 전류를 전달할 수 있는 인버터의 내부 정전용량과의 비, 인버터를 1로 기준할 때 전류를 전달할 수 있는 주어진 게이트의 상대능력. 게이트 복잡도에 따라 증가.

전기적 노력 h : 부하 정전용량과 게이트의 드레인 정전용량의 비를, 즉 h= CL/CD가 된다.

• 스테이지 노력 f 는 식 (7.17)처럼 논리적 노력g 에 전기적 노력 h를 곱한

값으로 표현할 수 있다.

• 최종적으로 게이트 지연 d는 식 (7.18)로 표현된다.

Section 02 논리적 노력 방법에 의한 전달지연 예측

스테이지 노력 f

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Section 02 논리적 노력 방법에 의한 전달지연 예측

2.2 기본 게이트의 전달지연 .

• 정의에 의해서 인버터의 논리적 노력 g는 1이고, 인버터가 같은 인버터를

구동한다면, h=CL /Cd =1 이 된다.

• 인버터의 내부기생 정전용량에 의한 지연 p는 1이므로 d=gh+p = 1+1 =2가

된다. 조금 더 복잡한 다른 게이트들은 더 큰 논리적 노력과 지연을 가지게

된다.

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Section 02 논리적 노력 방법에 의한 전달지연 예측

• [그림 7-13]의 NAND 게이트의 드레인 정전용량은 4가 되고, 드레인 정전용량이

3인 인버터가 할 수 있는, 같은 전류를 구동할 수 있다. 따라서 g=4/3가 된다.

• 마찬가지로 NOR 게이트의 경우는 g=5/3가 된다. 이 논리적 노력의 차이 때문에

NOR에 비해서 NAND가 선호된다.

• 따라서 2입력 NAND 게이트가 같은 NAND 게이트를 구동한다고 가정하면,

d=gf+p=(4/3)(1)+2=10/3이 되는 것을 알 수 있다. NOR 게이트의 경우는

d=gh+p=(5/3)(1)+2=11/3이 된다.

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• 입력의 개수가 늘어나면 논리적 노력 g가 따라서 늘어나는 경향을 보여주고 있다.

• 부하가 없을 때를 가정하고 구한 각 게이트의 내부 전달지연P에 대한 결과

Section 02 논리적 노력 방법에 의한 전달지연 예측

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• h=1인 경우, [그림 7-14]의 각 스테이지의 지연을 구하면 g=1, h=Cout/Cin=1,

p=1이므로 각 스테이지의 지연 d=gh+p=2가 된다.

• 오실레이터의 주파수는 으로 구해진다. 여기서 n은 스테이지 수를

말한다. 예를 들면 31 스테이지 링 오실레이터의 주파수는 공정을

사용하면 h=4인 경우, [그림 7-15]와 같이 g=1, h=4, p=1이므로 지연

d=gh+p=5가 된다.

Section 02 논리적 노력 방법에 의한 전달지연 예측

2.3 팬아웃에 따른 전달지연 .

h 가 다른 (h = 1, 4)의 두 가지 예

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• F는 경로 노력, P는 경로 기생 지연

• F=GH이며, 여기서 G는 경로 논리적 노력, H는 경로 전기적 노력이 된다.

Section 02 논리적 노력 방법에 의한 전달지연 예측

2.4 멀티 스테이지 네트워크의 전달지연 .

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• 첫 번째 인버터의 경우 논리적 노력 g1=1, 전기적 노력 h1=x/10이 되고,

마지막 게이트의 논리적 노력 g4=1, 전기적 노력 h4=20/z가 된다.

• 따라서 경로 노력은 아래와 같다.

Section 02 논리적 노력 방법에 의한 전달지연 예측

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Section 02 논리적 노력 방법에 의한 전달지연 예측

2.5 게이트 토폴로지에 따른 전달지연 비교 .

• 출력부하 H=1일 때와 H=12 일 때 두

가지 경우에 대한 지연을 계산해 보면

[표7-5]와 같다.

• 경로 전기적 노력 H=1일 때는 토폴로지

B가 가장 적은 지연을 가지고 있고,

H=12일 때는 토폴로지 A가 가장 적은

지연을 갖는다.

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Section 02 논리적 노력 방법에 의한 전달지연 예측

2.6 경로 상에 브랜치를 가지고 있는 경우에 대한 전달지연 .

• [그림 7-18]과 같은 경우에는 F=2GH 가 된다.

• 경로 브랜칭 노력을 고려한 경우에 대한 식은 다음과 같다.

G = 1

H = 90/5 = 18

GH = 18

h1 = (15+15)/5 = 6

h2 = 90/15 = 6

F =g1ㆍg2ㆍh1ㆍh2 = 36 = 2GH

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Section 02 논리적 노력 방법에 의한 전달지연 예측

• 브랜칭 노력을 고려하게 되면, 식 (7.23), (7.24) ,(7.25) 가 되고

(7.23)

(7.24)

(7.25)

• 경로 노력은 식 (7.26)이 된다.

• 경로 노력 지연(7.27), 경로 기생 지연(7.28), 경로 지연(7.29)

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• 경로 지연이 최소가 되는 경우는 각 스테이지가 같은 노력을 가질 때이다.

따라서 N 스테이지 경로의 최소 지연은 다음과 같다.

Section 02 논리적 노력 방법에 의한 전달지연 예측

2.7 N개의 스테이지를 갖는 경로의 전달지연 .

논리적 노력

전기적 노력

브랜칭 노력

경로 노력

최선의 스테이지 노력

기생 지연

지연

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Section 02 논리적 노력 방법에 의한 전달지연 예측

• 최소 경로 지연을 갖기 위한 게이트의 폭

• 각 게이트의 드레인 정전용량을 찾기 위해서 주어진 구동 부하를 이용하여

뒤에서부터 역방향 순으로 정전용량 변환을 적용, [그림 7-20]의 A에서부터

B까지의 최소 지연을 위한 게이트 크기 x와 y를 구하면 다음과 같다.

y = 45 X (5/3)/5 = 15

x = (15X2)X(5/3)/5 = 10

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Section 03 정적 타이밍 검증

타이밍 검증 방법

• 정적방법 : 입력 벡터를 사용하지 않고(즉, 입력 값의 변화에 무관하게)

주요경로를 찾아 지연을 구하는 방법. 정적 타이밍 검증에 대한 CAD 툴은

Primetime이 있다.

• 동적방법 : 입력 벡터를 사용하여 회로 수준 시뮬레이션을 통해 실제 지연을

조금 더 정확하게 구하는 방법. 실제 회로 시뮬레이터를 사용하면 시간이 오래

걸린다. 따라서 대략적인 지연을 빠른 시간에 구하는 정적방법을 이용하여

주요경로 지연을 찾아낼 수 있다.

• 주요지연 : 배치 배선시 타이밍 최적화 과정에서 사용됨. 배치 배선 시

레이아웃으로부터 지연을 추출하여 정적 타이밍 검증을 수행한 후 원하는

성능을 얻지 못하였을 경우에 반복적으로 배치 배선을 수정하여 성능을 최적화

하게 된다.

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Section 03 정적 타이밍 검증

• 정적 타이밍 검증은 모든 플리플롭 사이의 조합회로 내에서 여러 가지

경로(그림의 화살표) 중 가장 긴 시간을 주요지연으로 계산한다.

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Section 03 정적 타이밍 검증

• 경로 P1은 AND 게이트(지연:1)와 OR 게이트(지연:1)를 거치므로 최종

출력에서의 지연은 2가 되고, 경로 P2는 OR 게이트(지연:2), AND

게이트(지연:1), OR 게이트(지연:1)를 거치므로 출력에서의 지연은 4가 되며,

경로 P3인 경우는 OR 게이트(지연:2), INV 게이트(지연: 3), OR 게이트(지연:1)를

거치므로 출력에서의 지연은 6이 된다.

• 여기서 P3가 가장 긴 지연을 갖기 때문에 주요 경로가 된다.

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Section 03 정적 타이밍 검증

주요지연을 찾는 알고리즘

• 첫 번째 단계 : 주 입력에 지연을 0으로 초기화시키고 회로를 레벨로 나눈다.

[그림 7-23]에서와 같이 게이트 ABCD는 레벨 1, E는 레벨 2, F는 레벨 3 이

된다. 이렇게 레벨로 나누어 각 노드에게 레벨을 할당하는 것을 토폴로지컬

소팅이라고 한다.

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Section 03 정적 타이밍 검증

주요지연을 찾는 알고리즘

• 두 번째 단계 : 각 출력 노드에서 입력의 도착 시간을 그 게이트의 지연을

더해서 출력의 도착 시간을 구한다.

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Section 03 정적 타이밍 검증

주요지연을 찾는 알고리즘

• 세 번째 단계 : 주 출력에서 시작하여 회로의 입력 쪽으로 반대방향으로

역추적하면서 최장 길이의 주요경로를 구한다. (주요 경로는 옅은 선 표시)

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• 무효경로 : 출력에 영향을 주지 않은 신호를 입력으로 하는 경로. 출력 g가 입력

신호 a와 관계 없이 d에 의해서 결정되기 때문이다. ([그림 7-26]의 a-d-f-g

경로가 무효경로에 해당)

• 출력 y와 주 입력 x에 대한 불리언 차이는 로

정의된다. 여기서 는 함수 y에 주 입력인 x=1을 대입하는 것을 의미.

. 이 되는 조건은 x의 값이 y의 값에 영향을 미치는 것을 의미.

• [그림 7-26]의 예를 통해 에서 주입력 a값의 변화가 출력에

미치는 영향을 알아보면 이 되어 입력 a는

출력에 영향을 주지 않는다는 것을 알 수 있다. 따라서 a에서 시작된 경로는

모두 무효경로다.

Section 03 정적 타이밍 검증

무효경로

7장 CMOS 게이트의 성능 최적화 끝