Kobe University Integrated Silicon & Software Architecture Laboratory1

超高信頼性超高信頼性超高信頼性超高信頼性VLSIシステムのためのシステムのためのシステムのためのシステムのためのディペンダブルメモリ技術ディペンダブルメモリ技術ディペンダブルメモリ技術ディペンダブルメモリ技術

平成２５年３月１６日平成２５年３月１６日平成２５年３月１６日平成２５年３月１６日

神戸大学大学院システム情報学研究科神戸大学大学院システム情報学研究科神戸大学大学院システム情報学研究科神戸大学大学院システム情報学研究科吉本吉本吉本吉本 雅彦雅彦雅彦雅彦永田永田永田永田 真真真真川口川口川口川口 博博博博

ルネサスエレクトロニクスルネサスエレクトロニクスルネサスエレクトロニクスルネサスエレクトロニクス新居新居新居新居 浩二浩二浩二浩二

日立製作所中央研究所日立製作所中央研究所日立製作所中央研究所日立製作所中央研究所勝勝勝勝 康夫康夫康夫康夫

日本工業大学日本工業大学日本工業大学日本工業大学 電気電子工学科電気電子工学科電気電子工学科電気電子工学科於保於保於保於保 茂茂茂茂

2

課題設定課題設定課題設定課題設定

・環境悪化や経時変化に起因する・環境悪化や経時変化に起因する・環境悪化や経時変化に起因する・環境悪化や経時変化に起因するSRAM不良の不良の不良の不良の不良予知技不良予知技不良予知技不良予知技術、不良回避技術術、不良回避技術術、不良回避技術術、不良回避技術およびそれらの実現のベースとなるおよびそれらの実現のベースとなるおよびそれらの実現のベースとなるおよびそれらの実現のベースとなるSoCププププラットフォーム技術ラットフォーム技術ラットフォーム技術ラットフォーム技術を開発する。を開発する。を開発する。を開発する。

・上記技術を統合して・上記技術を統合して・上記技術を統合して・上記技術を統合して自律型ディペンダブルメモリ自律型ディペンダブルメモリ自律型ディペンダブルメモリ自律型ディペンダブルメモリを試作し、そを試作し、そを試作し、そを試作し、その有効性を検証する。の有効性を検証する。の有効性を検証する。の有効性を検証する。

・上記ＳｏＣﾌﾟﾗｯﾄﾌｫｰﾑ技術を用いた・上記ＳｏＣﾌﾟﾗｯﾄﾌｫｰﾑ技術を用いた・上記ＳｏＣﾌﾟﾗｯﾄﾌｫｰﾑ技術を用いた・上記ＳｏＣﾌﾟﾗｯﾄﾌｫｰﾑ技術を用いたEV向け向け向け向けEMI対策とセキュ対策とセキュ対策とセキュ対策とセキュリティ技術リティ技術リティ技術リティ技術を開発する。を開発する。を開発する。を開発する。

・ディペンダブルメモリの・ディペンダブルメモリの・ディペンダブルメモリの・ディペンダブルメモリのマルチコアプロセッサへの適用技術マルチコアプロセッサへの適用技術マルチコアプロセッサへの適用技術マルチコアプロセッサへの適用技術をををを開発する。開発する。開発する。開発する。

・故障注入技術による・故障注入技術による・故障注入技術による・故障注入技術によるVirtualization（（（（PILS）を実行し、）を実行し、）を実行し、）を実行し、自動車自動車自動車自動車予防安全システム予防安全システム予防安全システム予防安全システムにおける有効性を定量的に検証する。における有効性を定量的に検証する。における有効性を定量的に検証する。における有効性を定量的に検証する。

3

研究計画研究計画研究計画研究計画

On-Die-Monitor(ODM)

によるチップ内電圧モニタリング＜不良予知＞

アシスト回路を用いた細粒度電圧制御メモリ

（FGVC)＜不良回避＞

フレキシブル電源ネットワーク

（FPSN)＜基盤技術＞

ＱｏＢ(Quality of Bit)概念の提唱とQoBメモリの開発 ＜不良回避＞

故障注入技術を用いたVirtualization環境の

構築＜システム評価＞

EV向けEMI対策のための電源フィルタ＜耐ノイズ＞

メモリベースＩＤ/暗号鍵生成技術

＜セキュア＞

ディペンダブルメモリのマルチコアへの

適用技術＜不良回避＞

Virtualizationベースマルチコア評価環境の構築＜システム評価＞

自律型ディペンダブルメモリの開発（H20-H23）

EV向けディペンダブル向けディペンダブル向けディペンダブル向けディペンダブルVLSI技術技術技術技術への展開（への展開（への展開（への展開（H24-H25)

TEGによる検証

Virtualization

による検証

EV関連顧客への

デモによる出口開拓

今回の報告対象

4

平成２４年度の開発成果平成２４年度の開発成果平成２４年度の開発成果平成２４年度の開発成果

①自律型ディペンダブルメモリの電源ドループ耐性評価（代表者G＋共研１G）

④QoBベースDualCoreアーキテクチャ開発とDMR Locｋ Step機能の評価（代表者G＋共研３G+共研４G）

⑥LPB統合電源ノイズシミュレーション手法の確立（共研１G）

⑦オンチップ電源ノイズモニタの可搬型デモンストレータの構築（共研１G）

⑧メモリベースID/暗号鍵生成技術（共研２G）

②自律型ディペンダブルメモリLSI(FGVC)のデモ環境構築（共研２G）

③ET2012向けCarSimデモ実証（代表者G＋共研３G+共研４G ）

■EV応用を想定した電源環境変動への耐性評価

■耐環境変動DMRのためのアーキテクチャ

■EV向けEMI対策とセキュリティ技術

⑤DualCoreアーキテクチャ評価環境構築とモデル実装（共研３G+共研４G）

5

細粒度細粒度細粒度細粒度アシストアシストアシストアシスト電圧制御電圧制御電圧制御電圧制御SRAMSRAMSRAMSRAM----TEG (90nm)TEG (90nm)TEG (90nm)TEG (90nm)・90nmプロセスにて128kb SRAMモジュールを設計・細粒度制御可能なリード及びライトのアシスト回路を付加

リードは32行単位、ライトは32列単位で電位を4段階制御ワード線(WL)降下によるSNM改善(リード)、セル電源線降下によるライトマージンの改善を図る

・面積オーバーヘッドは3%以下

Ro

w d

eco

der

Re

ad

-as

sis

t

Column I/O

Sense-amp. & Write-driver

D[0]Q[0]

Write-assist

Address buffer

& Control

CEN

WEN

AD[0:12]

CLK D[1]Q[1] D[15]Q[15]

ASR[0:31] (From Read-assist logic)

ASR[0:1]

ASR[2:3]

ASR[30:31]

BL

[0]

/BL

C[0

]

VD

M[0

]

BL

[31]

/BL

C[3

1]

VD

M[3

1]

WS

R[0

:31

] (

Fro

m W

rite

-as

sis

t lo

gic

)

...

...

...

...

...

...

WL[31]

WL[0]

...

...

...

WSR[0:1] WSR[2:3] WSR[30:31]

6T SRAM bitcell

32 columns

32 r

ow

s

128kb SRAM 回路ブロック図

ASR0 ASR1

WL0

WL1

WL31

...

...

WL driver Pull-down

NMOS

ASW1

VDD

CVDD0

...

ASW0

WE

(write-enable)Y0

VDD

CVDD31

Y31

...

...

...

リードアシスト回路

ライトアシスト回路

6

・90nmプロセスにて要素TEGチップを設計・試作評価5Mb SRAM、メモリBIST、フレキシブル電源ネッワークの要素回路をインプリメント

・不良ビットを含む細粒度セグメントブロックにのみ、アシストバイアスを制御（リード：行、ライト：列方向）

・提案回路により、従来に比べ40mV～180mVのVmin改善効果(～21%)を確認

0.60

0.65

0.70

0.75

0.80

0.85

0.90

#1 #2 #3 #4 #5 #6 #7 #8 #9

SamplesV

min

(V

)

w/o Assist

Conv. Assist

Prop. Assist

要素TEGチップと128kb-SRAMレイアウト 実測結果

SOC Conf.’10

にて発表。

5Mb SRAM (128kb x 40)

andmemory BIST w/ assist logic

プログラマブル電源制御部

電圧モニタ

細粒度細粒度細粒度細粒度アシストアシストアシストアシスト電圧制御電圧制御電圧制御電圧制御SRAMSRAMSRAMSRAM----TEG (90nm)TEG (90nm)TEG (90nm)TEG (90nm)

7

統合試作統合試作統合試作統合試作1チップチップチップチップ(40nm)の構成の構成の構成の構成

CPU + peripheral

自律制御ロジック

BIST/アシスト制御

フレキシブル電源ネットワークフレキシブル電源ネットワークフレキシブル電源ネットワークフレキシブル電源ネットワーク

controller PPSW PPSW

細粒度細粒度細粒度細粒度アシストアシストアシストアシストSRAM

細粒度細粒度細粒度細粒度アシストアシストアシストアシストSRAM

細粒度細粒度細粒度細粒度アシストアシストアシストアシストSRAM

細粒度細粒度細粒度細粒度アシストアシストアシストアシストSRAM

PPSW PPSW

monitor

BIST/

QoB自律制御ロジック

PPSW PPSW

QoB

SRAM

QoB

SRAM

QoB

SRAM

QoB

SRAM

PPSW PPSW

monitor

the

rma

l

dio

de

外部電源

LCD

統合試作統合試作統合試作統合試作1 1 1 1 テストチップテストチップテストチップテストチップ

control

・QoB + BIST、QoB自律制御ロジック、ODM、フレキシブル電源ネットワークによる、不良予知、診断、回避を行う自律型ディペンダブルメモリブロックを搭載

・FGVC(細粒度アシスト制御)SRAM + BIST、アシスト自律制御ロジック、フレキシブル電源ネットワークによる、不良予知、診断、回避を行う自律型メモリブロック

・モニタ(On-Die-Monitor)による電源電圧、温度監視・自律型ディペンダブルメモリ動作をディスプレイに可視化するデモ機能

8

統合試作統合試作統合試作統合試作1 チップチップチップチップ(40nm)の諸元、プロット図の諸元、プロット図の諸元、プロット図の諸元、プロット図

QoB-SRAM

ODM

FGVC-SRAM

統合試作統合試作統合試作統合試作1 テストチップテストチップテストチップテストチップ諸元諸元諸元諸元[プロセスプロセスプロセスプロセス]

ルネサスエレクトロニクスルネサスエレクトロニクスルネサスエレクトロニクスルネサスエレクトロニクス UX8L

(40nmCMOSロジックロジックロジックロジック, 7Cu+1AL)

[チップサイズチップサイズチップサイズチップサイズ]5mm ×××× 5mm

[動作周波数動作周波数動作周波数動作周波数]100MHz

[搭載モジュール搭載モジュール搭載モジュール搭載モジュール]FGVC-SRAM (6Mbit, with 自律制御ロジック自律制御ロジック自律制御ロジック自律制御ロジック)

QoB-SRAM (2Mbit) , with 自律制御ロジック自律制御ロジック自律制御ロジック自律制御ロジック)

ODM(On-Die-Monitor)

- Droopモニタモニタモニタモニタ- 底値モニタ底値モニタ底値モニタ底値モニタ- 温度モニタ温度モニタ温度モニタ温度モニタ+サーマルダイオードサーマルダイオードサーマルダイオードサーマルダイオード

フレキシブル電源ネットワークフレキシブル電源ネットワークフレキシブル電源ネットワークフレキシブル電源ネットワークCPU+peripheral

CPU+peripheral

QoB-SRAM

・H23年度に設計試作完了し、H24年度に評価環境構築、評価継続中(～3/Eまで)。・デモ環境構築完了(別スライド参照)

9

統合試作統合試作統合試作統合試作1チップのチップのチップのチップのFGVCアシスト回路アシスト回路アシスト回路アシスト回路

WLWLWLWLWLN

RAN

RB

N

RAN

RBN

ARVDD[0]

CRSE[7:0]

WTEB

CWSE[7:0]

ARVDD[7]

WAN

WBN

WTEB

WAN

WB

N

VSNEGVSNEGVSNEGVSNEG

WTEB

Type1:

セル電源降圧方式セル電源降圧方式セル電源降圧方式セル電源降圧方式Type2:

ネガティブビット線方式ネガティブビット線方式ネガティブビット線方式ネガティブビット線方式リードアシスト回路

ライトアシスト回路

・90nm要素TEGに搭載したアシスト回路を改良し、40nmテクノロジにて設計。リードアシストはWL降圧方式、ライトアシストには、セル電源降圧方式に加えて、ネガティブビット線方式を追加搭載。

・アシスト電圧レベルは、3段階に切替可能。

10

アシスト回路のアシスト回路のアシスト回路のアシスト回路のVmin改善効果改善効果改善効果改善効果(実測実測実測実測)

アシスト回路の正常動作(Vmin改善効果)を確認

Type1: セル電源降圧方式セル電源降圧方式セル電源降圧方式セル電源降圧方式 Type2:ネガティブビット線方式ネガティブビット線方式ネガティブビット線方式ネガティブビット線方式

リードアシスト効果 ライトアシスト効果

・1Mb SRAMブロックのFail-bit-contを各アシストレベル(3段階)にて実測。アシスト電圧を強くすることで、Vminがより改善されることを実測評価にて確認。

11

細粒度アシスト回路細粒度アシスト回路細粒度アシスト回路細粒度アシスト回路(FGVC)ののののVmin改善結果改善結果改善結果改善結果

-3

-2

-1

0

1

2

3

0.4 0.5 0.6 0.7 0.8 0.9 1.0

σ

Vmin of 1Mb (V) @ Process and Temp. worst

w/o AST

w/ FGVC assist

FGVCで50mV改善

FGVCアシストアシストアシストアシスト: 64kb単位でアシストレベルを最適制御単位でアシストレベルを最適制御単位でアシストレベルを最適制御単位でアシストレベルを最適制御従来アシスト：従来アシスト：従来アシスト：従来アシスト：1Mb全体でアシストレベルを一括制御全体でアシストレベルを一括制御全体でアシストレベルを一括制御全体でアシストレベルを一括制御

・1Mb SRAMブロック（WL降圧型リードアシスト＋ネガティブビット線ライトアシスト方式)のVminを評価。その結果、細粒度アシストによるVmin改善効果を実測にて確認。

更に細粒度化することで、100mVのVmin改善を期待（継続評価中）

12

統合試作統合試作統合試作統合試作1チップのチップのチップのチップのFGVCデモンストレーションデモンストレーションデモンストレーションデモンストレーション

CPU+peri

自律制御ロジック自律制御ロジック自律制御ロジック自律制御ロジックBIST/アシストアシストアシストアシスト

フレームバッファフレームバッファフレームバッファフレームバッファ(FGVC-SRAM)

電源電源電源電源IC テストチップテストチップテストチップテストチップ

LCD ODM

CPU+peri

自律制御ロジック自律制御ロジック自律制御ロジック自律制御ロジックBIST/アシストアシストアシストアシスト

フレームバッファフレームバッファフレームバッファフレームバッファ(FGVC-SRAM)

電源電源電源電源IC テストチップテストチップテストチップテストチップ

LCD ODM

SRAMの動作不良の動作不良の動作不良の動作不良

試作デモ環境試作デモ環境試作デモ環境試作デモ環境デモイメーデモイメーデモイメーデモイメージジジジ

・・・・Dependable MemoryををををLCDののののフレームバッファとして使用したデモボードフレームバッファとして使用したデモボードフレームバッファとして使用したデモボードフレームバッファとして使用したデモボードを設計を設計を設計を設計

・ノイズや環境変化を模して、メモリの一部に・ノイズや環境変化を模して、メモリの一部に・ノイズや環境変化を模して、メモリの一部に・ノイズや環境変化を模して、メモリの一部に

VDD=0.7Vを印加しを印加しを印加しを印加し(通常は通常は通常は通常は1.1V)、、、、Dependable Memory Systemの有無を実験の有無を実験の有無を実験の有無を実験

System OFF

System ON

13

SRAMのランダムマージン不良を用いたチップのランダムマージン不良を用いたチップのランダムマージン不良を用いたチップのランダムマージン不良を用いたチップID

SoC Chip Random margin failure

N0 N1

Chip #1

Chip #2

低電圧(通常動作電圧未満)でSRAMを動作させると、チップ毎に異なるビットで動作不良が発生。

Chip #3

Chip #4

SRAM

Logic

SRAM cell不良アドレスをチップ固有不良アドレスをチップ固有不良アドレスをチップ固有不良アドレスをチップ固有IDにににに変換することができる。変換することができる。変換することができる。変換することができる。

14

チップチップチップチップIDの安定化向上の安定化向上の安定化向上の安定化向上

IDgen. result

Controller

Embedded

SRAM

Memory BISTID trans.

block

Voltage

level

control

Test

control

Test

results

Data out Test addr +

Data in

Internal bus

Voltage regulator

Identification

request

128-bit chip-ID

VWLVDD

e-FUSE

Test addr

e-FUSE addr

02F8

85CF

35EA

DB71

4ECA

2169

#00

#01

#02

#03

#04

#FF

Stable FBA @SRAM

Stable PBA @SRAM

従来の課題：電圧従来の課題：電圧従来の課題：電圧従来の課題：電圧/温度変化によって、生成される温度変化によって、生成される温度変化によって、生成される温度変化によって、生成されるIDが異なる。が異なる。が異なる。が異なる。

解決策：必ず解決策：必ず解決策：必ず解決策：必ずPass/Failするアドレスを出荷前に選別し、するアドレスを出荷前に選別し、するアドレスを出荷前に選別し、するアドレスを出荷前に選別し、e-FUSE等の不揮発素子に記憶。等の不揮発素子に記憶。等の不揮発素子に記憶。等の不揮発素子に記憶。

15

FBA(fail-bit addr)/PBA(pass-bit addr)の評価結果の評価結果の評価結果の評価結果

Max(# of addrs@60°C, VWL = 1.55V)

Max(# of addrs@25°C, VWL = 1.50V)Max(# of addrs@−40°C, VWL = 1.45V)

1.E+00

1.E+01

1.E+02

1.E+03

1.E+04

1.E+05

0 1 2 3 4 5 6 7 8 9 10 11 12

Test Chip#

# of Fail bit addresses (FBAs)

1.E+00

1.E+01

1.E+02

1.E+03

1.E+04

1.E+05

0 1 2 3 4 5 6 7 8 9 10 11 12

Test Chip#

# of Pass bit addresses (PBAs)

# of test iterations: 100

Variation of

FBAs in field

Variation of

PBAs in field

Min(# of addrs@60°C, VWL = 1.55V)

Min(# of addrs@25°C, VWL = 1.50V)Min(# of addrs@ −40 °C, VWL = 1.45V)

# of test iterations: 100

Max(# of addrs@125°C, VWL = 1.60V) Min(# of addrs@125 °C, VWL = 1.60V)

FBA@Field⊃⊃⊃⊃FBA@Test & PBA@Field⊃⊃⊃⊃PBA@Test

になることを確認になることを確認になることを確認になることを確認