Elektronik-Grundlagen II Digitale Schaltungen · Lehrstuhl Technische Informatik -Computer...

Lehrstuhl Technische Informatik - Computer Engineering

Brandenburgische Technische Universität Cottbus

Elektronik-Grundlagen IIDigitale Schaltungen

H. T. VierhausBTU Cottbus

Technische Informatik



Digitale und analoge Signale

u (t)

t

u (t)

t

h ig h (1 )

lo w (0 )



Digitale Schaltung und Signal-Regenerierung

G1

G2

G3

G3

G5

regeneriertesSignal

Eingangssignal

u (t)

tBegrenzung des Ausgangssignalsdurch VDD



Schalternetzwerk (Inverter)VDD

GND

AnsteuerungAusgang

VDD

GND

AnsteuerungAusgang



Inverter mit Pull-up-Widerstand und Pull-Down-Transistor

VDD

GND

AnsteuerungAusgang

R



Pass-Transistor und Transmission Gate

Quelle /

GND

Steuersignal

AusgangEingang

Quelle /

GND

Steuersignal

AusgangEingang

Steuersignal

Pass-Transistor Transmission Gate



Schnitt durch einen Inverter in integrierter nMOS-Technologie

n+ n+ p+ p+

n-well

N-well CMOS Technology

p- bulk silicon

n-channel p-channelGND VDD

metalgate-oxidefield-oxidep - bulk

poly-silicon

n-diffusionp-diffusion

n-well



In MOS-Technologie integrierbare Bauelemente

oder

GND

Transistor mit Substrat-anschluß an Masse

(n-Kanal)

Transistor mit Substrat-anschluß an VDD

(p-Kanal)

VDD

=R

Signalleitung

Signalleitung

Dioden gegen MasseKapazität gegen Masse

Widerstand



Integrierte Bipolare Transistoren

n p n -T ra n s is to r p n p -T ra n s is to r(a k tive r S c h a lte r) (p a s s iv , N F )

M u lti-E m itte r-T ra n s is to r



Beschränkt realisierbare Baulemente (mit Parasitics)

GND

nur als:

über 1 kOhm

- schwebende Dioden, - schwebende Kapazitäten- Widerstände



Schlecht oder gar nicht realisierbare Bauelemente

Induktivität

Übertrager / Transformatorgroße Kapazitäten

Große Widerstände,PräzisionswiderständeElektromechanische

Bauelemente

(mit zus. Widerständen alsParasitic realisierbar)



Integrierter bipolarer Transistor

E B C

P +n++ n+

n - (epitaktisch)

n++

Isolator

Grundsubstrat

E1 B C

P +n++ n+

n - (epitaktisch)

n++

Isolator

Grundsubstrat

E2

n++

Einzeltransistor

Multi-Emitter-Transistor



Bauformen integrierter pnp-Transistoren

Grundsubstrat C

n++

n -

P -

EB

p +

IsolatorIsolator

Vertikalerpnp-Transistor

Grundsubstrat

C

n+

n -

P -

EB

p +

IsolatorIsolator

n +

p

C

p Lateralerpnp-Transistor



MOS-Inverter mit Pull-up-Transistor

I DS

U DS

U GS als Parameter

U GS

R D

VDD

GND

Lastkennlinie R D

U LL

I KS

outn-enh.



Basis-Typen von MOS-Invertern

n-enh.

n-enh. n-enh.

n-enh.

n-depl.

n-enh.

GND

VDDVDD1

VDD2 VDD

A B C



Selbst-sperrender Lasttransistor im Ausgangs-Kennlinienfeld

I DS

U DS

U GS als Parameter

U GS

VDD

GND

Lastkennlinie R D

U LL

I KS

outselbstsperrender

Lasttransistor

Lasttransistor: UGS = U DS

n-enh.

n enh.



Selbst-leitender Lasttransistor im Ausgangs- Kennlinienfeld

I DS

U DS

U GS als Parameter

U GS

VDD

GND

LastkennlinieR D

U LL

I KS

outselbstleitender

Last-Transistor

Lasttransistor: U GS = 0

n-enh.

n-depl.



Inverter in nMOS-Technologie (Schnitt)

nMOS Technology

n-channel n-channel

GND VDD

metalgate-oxidefield-oxide

p - bulk

poly-silicon


enhancement depletion

p- bulk silicon



nMOS-Grundgatter

n-depl.

n-enh.

VDD

n-depl.

n-enh.

VDD

n-enh.

A B

out out

n-enh.

A

BGND

GNDA B out0 0 11 0 00 1 01 1 0

NOR

A B out0 0 11 0 10 1 11 1 0

NAND



AND / OR-Gattern in nMOS-Logik

n-depl.

n-enh.

VDD

n-enh.

A BGND

n-depl.

n-enh.

n-depl.

n-enh.

VDD

n-enh.

A

B

GND

n-depl.

n-enh.

outout



nMOS-Komplexgatter

n-depl.

n-enh.

VDD

n-enh.A

B

out

GND

n-enh. n-enh.

nenh.C

D

E

A B C D E out

0 0 0 0 0 10 0 0 0 1 10 0 0 1 0 10 0 0 1 1 00 0 1 0 0 10 0 1 0 1 10 0 1 1 0 10 0 1 1 1 00 1 0 0 0 10 1 0 0 1 10 1 0 1 0 10 1 0 1 1 0

1 1 1 0 0 0usw.

1 1 1 0 1 01 1 1 1 0 01 1 1 1 1 0out = A B C + D E NAND - NOR



Dynamische RAM-Zelle

C

in out

S

in S out

1 1 10 1 0

1 0 X (Speicher)0 0 X (Speicher)

Ableitung

(1-Transistor-Zelle)



Drei-Transistor-Speicherzelle

C

T2 T1

T3 Spalten-leseleitung

Zeilen-Leseleitung

Zeilen-Schreibleitung

Spalten-schreibleitung



Ein-Transistor-Zelle mit Lese- und Rückschreibverstärker

Zeilenleitung(schreiben / lesen)

Spalten-leitung

C1

T1

T2

Datenleitung

C2

Zeilen-register

Daten ein

Schreib-verstärker

Lese-verstärker

Daten aus



Speicher-Zeitparametert RP = „Row Address Strobe Precharge Time“

tRCD = „RAS to CAS Delay“

Zeit für das Rückschreiben von Sende-Amp-Werten und das Vorladen der Sende-Amplifier - bis zu 9 Taktzyklen

Zeit für das Bereitstellen des SA-Ausgangswerten bezogenauf die Spalten - 2-3 Taktzyklen

CL = Column Address Strobe Latency- Zeit bis zur Übertragungder ausgewählten SA-Outputs über die Spaltenauswahl zu denAusgangspuffern - 2-3 Taktzyklen

PC 133 - a b ca: CLb: tRCDc: tRP

Kennung für Speicher:



Zelle mit Trench-Kondensator

GND VDD

metalgate-oxidefield-oxide

p - bulk


p- bulk silicon

"Trench"-Kondensator



Speicher-Matrix

Zellen

Bit - Line

Word - Line



Statische MOS-Speicherzelle

n-depl.

n-enh.

n-depl.

n-enh.

VDD

in

(adr. * WE)

GND

sense-amplifier

(adr. * RE)

schreiben

lesen



ROM-Speichermatrix

A7

A3

1 aus32

Decoder

Eingangsadresse

A2

A0A1

Spalte

Zeile

Verknüpfung

Speichermatrix32 * 32

1 aus 8 1 aus 8 1 aus 8 1 aus 8

31

1

0

CS

0...7 0...7 0...7 0...7

D0 D1 D2 D3Datenausgang



Programmierung von Festwertspeichern

VDD

BL

WL

"1" "0 "VDD

BL



Tunnel-Effekt beim MOS-Transistor

p-Substrat

Isoliertes Gate



FAMOS-Transistor

p-Substrat

Isoliertes Gate

Steuer-Gate



EEPROM-Zelle mit Auswahltransistor

p-Substrat

Isoliertes Gate

Steuer-GateTunnel-Oxid

Auswahl-Gate



Flash-Speicher

Flash-Speicher

EEPROM-Speicher

Zellen einzeln setzbarund löschbar

Zellen nur insgesamt oderals Block löschbar

NOR-Flash

Zellen einzeln„random“ adressierbar,1000 bis 10 00 malreprogrammierbar

NAND-Flash

Zellen nur serielladressierbar, ca. 100 000mal re-programmierbar



Programmierbares Feld

VDD

A B

Y1 = A + B = A * B

AND - Plane

VDD

OR - Plane

VDD

Y2 = A + B = A * B

Z = Y1 * Y2 = Y1 + Y2



PLA-Struktur

AND-ArrayVDD

VDD

A B CZ1 Z2 Z3 Z4

AusgängeEingänge

OR-Array



nMOS / CMOS-Inverter

n-depl.

n-enh.

VDD

p- enh.

n-enh.

VDD

GND GND

in

uin(t)

iDD(t)

iDD(t)

uin(t)

iDD(t)

iDD(t)



Schaltschwellen in CMOS-Logik

0

U in

V D D

V D D -U th p

U th n

p -K a n a l - M O S s p e rrtn -K a n a l - M O S le ite t

b e id e T ran s is to re nle ite n d

n -K a n a l - M O S sp e rrt p -K a n a l- M O S le ite t



n-Wannen CMOS-Technologie(Inverter)

p+ p+

n-well

p- bulk silicon


metalgate-oxidefield-oxidep - bulk

poly-silicon


n-welln+ n+



p-Wannen CMOS-Technologie

p+ p+

p-well

n- bulk silicon


gate-oxidefield-oxiden - bulk

poly-silicon


p-welln+ n+

Metall



CMOS2-NAND-Gatterin statischer Logik

p- enh.

n-enh.

VDD

GND

p- enh.

n-enh.

x1

x2

y

x1 x2 y

0 0 10 1 11 0 11 1 0



CMOS 2-NOR-Gatter

p- enh.

n-enh.

VDD

GND

n-enh.

p- enh.x1

x2y

x1 x2 y

0 0 10 1 01 0 01 1 0



CMOS AND-Gatter

p- enh.

n-enh.

VDD

GND

p- enh.

n-enh.

x1

x2

y

p- enh.

n-enh.



CMOS OR-Gatter

p- enh.

n-enh.

GND

p- enh.

n-enh.

VDD

GND

n-enh.

p- enh.x1

x2

y



CMOS Komplexgatter

n-enh.

VDD

n-enh.A

B

out

GND

n-enh. n-enh.

nenh.C

D

E

p-enh. p-enh.

p-enh. p-enh. p-enh.

A B C

D

E

P



CMOS Transmission Gate

in out

S

S



Treiberstufe in BiCMOS-Technik

in out

VDD

GND



Gatter-VerlustleistungGatterleistung über Taktfrequenz

1 10 100 1000 10**4 10**510**- 3

10**- 2

10** -1

10**0

10** 1

10** 2

10** 3

Pv / mW

f / kHz

CMOS (15 V)

ECL (50 Ohm)

ECL (75 Ohm)TTL

TTL-LS



Planar-Prozess CMOS (1)

Silizium-Wafer (p – dotiert)

Oxidation

Der Wafer erhält durch Oxidation im Diffusionsofen bei ca. 950 C eine Oxidschicht (Si O2)

0,7 mm

(bulk silicon)



Planar-Prozess CMOS (2)Fotolack-Beschichtung


SiO2 (Feldoxid)Fotolack (UV-empfindlicher Kunststoff)





Maske Crom

UV-Belichtung



Planar-CMOS-Prozess (4)


Auflösen des belichtetenLacks mit Lösungsmittel

Lack auflösen



Planar Prozess CMOS (5)Oxid-Ätzen


Flußsäure

Fenster





Ionen (z. B. Phospor)

100 kVBeschleunigungs-spannung

implantierte Ionen(n-Wanne)

Ionen-Implantation




Silizium-Wafer (p – dotiert) implantierte Ionen(n-Wanne)

Oxidation (nass)





Öffnen der Gate-Bereiche



Planar-Prozess CMOS (9)Gate-Oxidation (trocken)


Gate-Oxid



Planar-Prozess CMOS (10)Poly-Silizium-Abscheidung


Gate-Oxid

Lack

Poly-Si-Abscheidung im Reaktor-Gefäß (Verdampfer)





Gate-Oxid

Nass-Oxidation



Planar-CMOS-Prozess (12)Öffnen der Aktivgebiete (n)


Gate-Oxid





Gate-Oxid

n-Diffusion

Phosphor-Atome (aus eingeleitetem PH3-Gas) im Diffusionsofen (950 C)





Öffnen der Aktivgebiete (p)

n-Aktivgebiet





n-Aktivgebiet

p-Diffusion

Bor-Atome (aus eingeleitetem B2H6-Gas) im Diffusionsofen (950 C)




Silizium-Wafer implantierte Ionen(n-Wanne)

n-Aktivgebietp-Aktivgebiet

Nach der p-Diffusion: Oxidation im Diffusionsofen mit Nassoxid



Planar-CMOS-Prozess (17)Öffnen der Kontaktlöcher (Ätzung mit Lack-Maske)

Silizium-Wafer implantierte Ionen(n-Wanne)

n-Aktivgebietp-Aktivgebiet





Metallisierung

Verdampfung von Al- oder Cu-Legierungen im Reaktor-Gefäß

n-Kanal-MOS-Transistor p-Kanal-MOS-

Transistor





n-Kanal-MOS-Transistor p-Kanal-MOS-

Transistor

Passivierungsschicht (Glas)GND VDD

Wannen-Kontakt



n-Diffusion

p-Diffusion

Metall

VDD

GND

Poly-Silizium

in1 in2

out

Transistorenn-Kanal-

Kontakte

1,0 um

0,5



Power-Pad

GND-Pad

Input-Pads

Output-Pads

Pad-Treiber(verstärker)

Schutz-struktur

PLA-Struktur

Standard-Zellen

Power-Pad

GND-Pad

Input-Pads

Output-Pads

Pad-Treiber(verstärker)

Schutz-struktur

PLA-Struktur

Standard-Zellen

Layout-Struktur eines ICs



Platine mit niedrig / mittelhoch integrierten Bausteinen

Platine

Stecker-

leiste

MSI / SSI - Bausteine



IC-Entwurf: Logik aus Standardzellen

VDD

GND

Signalanschlüsse

Zellen

Zellen Zellen

Verdrahtungskanal Pads



Makrozellen-ASIC

Std-Zellen

ROM

PLA RAM

Prozessor-

Kern

Pads



Gate-Array-Basisstruktur

p-Diffusion

n-Diffusion

Zelle

Polysilizium



Gate-Array-Verdrahtung

p-Diffusion

n-Diffusion

GND (Metall)

VDD (Metall)

Signalleitung (Metall)

Kontakt-loch



PLD-Grundstruktur

UND - Matrix ODER-Matrix

Treiber/Inverter

Eingänge

Ausgänge



FPGA-Grundstruktur

E / A -

SRAM -

Programmier-bare Verbindg.



Grundzelle eines FPGAs (Firma Xilinx)

kombina-torischer

Block

MUX

MUX

MUX

MUX

RM 1

C 2/ 11, 2 D

1, 2 DC 2 / 1

M 1R

QX

QY

X

Y

ABCDE

data inreset

enableclock



Programmierbare LogikTyp Program- Größe Ein- / Ausg. Sonstiges Verzögerung

mierung prog. E / ASpeicherbausteine

DRAM flüchtig 16 Mbit 24 / 1- 22 /4/ - refresh notw. 50 - 100 ns SRAM flüchtig 4 MBit 19 / 8 / - 50 - 100 ns

EPROM löschbar 1 MBit 16 / 16 / -1 MBit 17 / 8 / - 10 - 50 ns

Programmierbare logische FelderPAL22L10 löschbar 160 Prod. T. 12 / 10 / -Altera löschbar 384 Prod. T. 16 / - / 48 48 prog. E/A Zellen 50 nsEP1800

AMD löschbar 4*64 Prod. T. 6 / - / 64 4 univ. verbindbare 20 ns MACH 130 Blöcke pro Block

programmierbare LogikbausteineXilinx flüchtig 20 0000 äqu. - / - / 240 900 Funkt.-Blöcke 5-7,5 ns p. BlockXC 4020 Gatter Actel irreversibel 8000 äqu. G. - / - / 140 1232 Logik- Mod. 10 ns pro Block



Platine mit hochintegriertenRechner-Baugruppen

Mikropr.

RAM RAM

PROM

PROM

Platine

Stecker-

Leiste

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