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7Feldeffekt-Transistoren

7.1 Funktionsprinzip

Feldeffekt-Transistoren entstammen der alten Idee, durch den Einfluss eines elek-trischen Feldes die Leitfähigkeit eines Systems zu beeinflussen. Dieses Funktions-prinzip kann mit Hilfe des Kondensator-Modells veranschaulicht werden.Betrachten wir dazu einen zunächst ungeladenen Plattenkondensator (Abbildung7.1):

Abb. 7.1: Ungeladener Plattenkondensator

Beide Kondensatorplatten sollen aus Metall bestehen. Dann haben wir in beidenPlatten die gleiche Dichte an freien, beweglichen Ladungsträgern (Elektronen).

B A

2 Feldeffekt-Transistoren

Wenn nun an die Platten eine Spannung US angelegt wird, so verändern sich dieLadungen und damit auch die Dichten der freien Ladungsträger in beiden Platten.Man erhält also etwa das Bild von Abbildung 7.2:

Abb. 7.2: Geladener Plattenkondensator

Die Dichte der freien Ladungsträger ist auf der unteren Platte wesentlich kleiner alsim Falle des ungeladenen Kondensators. Da die Leitfähigkeit eines Materials pro-portional zur Dichte der beweglichen Ladungsträger ist, wäre zu erwarten, dass derWiderstand zwischen den Klemmen A und B der unteren Platte grösser ist als beiungeladenem Kondensator. Man kann also offenbar den Widerstand zwischen denKlemmen A und B durch Anlegen einer Steuerspannung US beeinflussen. Jegrösser diese Steuerspannung wird, desto mehr freie Elektronen werden von derunteren auf die obere Platte verschoben und desto grösser wird auch der resultie-rende Widerstand.

Eine kurze Abschätzung zeigt, weshalb dieser Effekt in dieser Form technisch nichtausgenützt werden kann. Wenn wir Glimmer als Dielektrikum verwenden, so lautendie relevanten Materialdaten: relative Dielektrizitätskonstante gr = 7 und maximalzulässige Feldstärke (Durchschlagfeldstärke) Emax = 100 MV/m. Für die auf einerPlatte influenzierte Flächenladungsdichte F erhalten wir:

Zum Vergleich untersuchen wir die gesamte bewegliche Ladung in einer Elektrode.In Metallen haben wir eine Ladungsträgerdichte von etwa 5@1028 m-3. Unter derAnnahme einer Elektrodendicke von 1 µm erhalten wir für die gesamte freieLadung pro Flächeneinheit:

US

B A

σ ε0 εr Emax⋅ ⋅ 8.85 10 12– 7 108 Asm2------- 6.2 10 3– As

m2-------⋅≈⋅ ⋅ ⋅= =

QA---- n d e⋅ ⋅ 5 1028 10 6– 1.6 10 19– As

m2-------⋅ ⋅⋅ ⋅ 8 103 As

m2-------⋅= = =

7.2 Sperrschicht-Feldeffekt-Transistoren 3

Für das Verhältnis von maximaler influenzierter Ladung zu vorhandener freierLadung erhalten wir also einen Wert von etwa 0.775@10-6, also etwa 0.775 ppm(ppm = parts per million). Die durch das elektrische Feld verursachte Änderung derLadungsträgerdichte und damit der Leitfähigkeit ist also praktisch unmessbar kleinund kann technisch nicht ausgenützt werden.

Der Hauptgrund für dieses Verhalten liegt in der ausserordentlich hohen Dichte derfreien Ladungsträger in Leiterwerkstoffen. Man muss also Materialien suchen, diegegenüber den Leitern eine wesentlich geringere Dichte der freien Ladungsträgeraufweisen. Halbleiter wie Silizium, Germanium oder Gallium-Arsenid erfüllendiese Bedingungen. Die Mbau ajoritätsträgerdichten betragen bei dotiertem Sili-zium etwa 1020 ... 1022 m-3, also einige Zehnerpotenzen weniger als bei metalli-schen Leitern. Da die influenzierte Ladung nicht vom Elektrodenmaterial abhängigist, wird das Verhältnis von influenzierter Ladung zu gesamter freier Ladung Qi/Qentsprechend grösser. Die technische Umsetzung dieses Konzeptes erfolgt auf zweiverschiedene Arten, nämlich in Form der Sperrschicht-Feldeffekt-Transistorenund in Form der MOS-Feldeffekt-Transistoren.

7.2 Sperrschicht-Feldeffekt-Transistoren

7.2.1 Aufbau und Wirkungsweise

Der grundsätzliche Aufbau eines Sperrschicht-FET (junction FET, JFET) ist inAbbildung 7.3 gezeigt. Ein relativ schwach dotiertes n-Gebiet ist sandwichartig vonstark p-dotiertem Material umgeben. Zwischen p- und n-Gebiet bildet sich eineSperrschicht aus.

Abb. 7.3: Sperrschicht-FET in spannungslosem Zustand

Wird dieser pn-Übergang durch Anlegen einer Spannung UGS < 0 in Sperrrichtungvorgespannt, so beginnt die Dicke der Sperrschicht zuzunehmen. Wegen der unter-schiedlichen Dotierung wächst die Sperrschicht vorwiegend in die schwach dotierten-Zone hinein. Diese n-leitende Zone wird auch als Kanal bezeichnet, seineAnschlüsse heissen Drain (D) bzw. Source (S). Durch Veränderung der SpannungUGS (das p-Gebiet wird als Gate G bezeichnet) kann also die Dicke des Kanals und

p+

p+

n

G

S D

UGS = 0


damit der Widerstand zwischen Drain und Source beeinflusst werden. Wenn dieangelegte Spannung UGS gross genug ist, berühren sich die beiden Sperrschichten(Abbildung 7.4) und mangels Ladungsträgern kann zwischen D und S kein Strommehr fliessen. Man sagt dann auch, der Kanal sei abgeschnürt (pinched off). Diedazu notwendige Spannung UGS = UP heisst deshalb auch Abschnürspannung bzw.pinch off Spannung.

Abb. 7.4: Abgeschnürter FET

Wenn nun ein Drainstrom ID fliesst, so verursacht dieser Strom einen Spannungsab-fall längs des Kanals. Damit nimmt die Spannung in Richtung auf das drainseitigeEnde des Kanals zu, was zu einer entsprechenden Verbreiterung der Sperrschichtführt (Abbildung 7.5).

Abb. 7.5: Stromführender FET

Bei einer weiteren Steigerung des Drainstromes auf den Wert ID = IDSS erreichtschliesslich die Spannung am drainseitigen Ende des Kanals den Wert UP , wasbedeutet, dass sich die Sperrschichten berühren und der Kanal abgeschnürt wird(Abbildung 7.6).

Abb. 7.6: Durch Drainstrom abgeschnürter FET

p+

p+

n

G

S D

UGS = UP

p+

p+

n

G

S D

IDUGS = 0

p+

p+

n

G

S D

ID = IDSS

UGS = 0


Der Strom ID kann nicht mehr weiter gesteigert werden, sondern bleibt praktischkonstant. Die Spannung UDS ist an der Abschnürgrenze gerade gleich UP . EineZunahme von ID mit wachsender Spannung UDS würde eine weitere Verengung desKanals bewirken, also eine Vergrösserung des Kanalwiderstandes. Dies wiederummüsste eine Abnahme des Drainstromes ID bewirken. Umgekehrt würde eineAbnahme von ID eine Kanalerweiterung, also eine Senkung des Kanalwiderstandesund damit auch wieder eine Zunahme von ID bewirken. Oberhalb der SpannungUDS = UP bleibt also der Drainstrom konstant auf dem Wert ID = IDSS; dieser Stromwird auch Drain-Source-Kurzschlussstrom genannt. Der über die pinch off Span-nung UP hinausgehende Anteil der Drain-Source-Spannung UDS wird wird imwesentlichen vom drainseitigen, nahezu abgeschnürten Kanalende aufgenommen.

Bei den bisherigen Überlegungen haben wir UGS = 0 angenommen. Wenn nun beieiner Gate-Source-Spannung UGS < 0 ein Drainstrom ID fliesst, so addiert sich derSpannungsabfall längs des Kanals zu UGS und wir erhalten eine Sperrschicht, wiesie in Abbildung 7.7 dargestellt wird.

Abb. 7.7: Leitender FET mit Vorspannung

In diesem Fall ist der Kanal von Anfang an etwas schmaler, der Kanalwiderstandalso grösser. Wenn nun der Strom ID weiter gesteigert wird, so kommt es am drain-seitigen Ende des Kanals wieder zu einer Abschnürung, wie das in Abbildung 7.8gezeigt wird.

Abb. 7.8: Abgeschnürter FET mit Vorspannung

Dieser Abschnürpunkt wird bereits bei einem wesentlich kleineren Drainstromerreicht, wie im Falle ohne Vorspannung. Einerseits ist der Kanalwiderstand - wieoben erläutert - grösser, anderseits muss die zusätzliche Spannung UDS, die benötigt

p+

p+

n

G

S D

IDUGS < 0

p+

p+

n

G

S D

IDUGS < 0


wird, um am drainseitigen Kanalende den Wert UP zu erreichen, um den Betrag derVorspannung UGS kleiner sein. Eine weitere Steigerung des Stromes ist auch hiernicht mehr möglich; oberhalb der Abschnürgrenze bleibt der Drainstrom ID prak-tisch unabhängig von der Drain-Source-Spannung UDS.

Für praktische Anwendungen ist man daran interessiert, dass der Kanalwiderstandmöglichst klein wird und damit der maximale Drainstrom IDSS möglichst grosswird. Das kann erreicht werden, wenn der Kanal sehr kurz und dafür breit gemachtwird. Um Platz zu sparen, werden deshalb häufig mehrere Kanäle parallelgeschaltet, wie das aus Abbildung 7.9 hervorgeht, die eine Aufsicht auf den FETBFW10 zeigt.

Abb. 7.9: BFW10

Im Bild sind deutlich die acht parallel geschalteten Kanäle zu erkennen. Linksunten ist der Source-Anschluss, rechts oben der Drain-Anschluss sichtbar; die Gate-Kontaktierung erfolgt an der Kristall-Unterseite.

Aus der vorangegangenen Analyse geht hervor, dass der Sperrschicht-FET nur dannvernünftig betrieben werden kann, wenn die pn-Übergänge zwischen Gate undKanal mit Sicherheit sperren. Unter dieser Voraussetzung erfolgt die Steuerung desBauelementes praktisch leistungslos, da im Gate-Anschluss höchstens der Sperr-strom einer Diode fliesst. Aus diesem Grund ist natürlich nach dem Knotensatz derSource-Strom exakt gleich dem Drain-Strom.

Ähnlich wie bei den bipolaren Transistoren (FET werden auch als unipolare Tran-sistoren bezeichnet, da an der Stromleitung nur eine Ladungsträgersorte beteiligtist) können auch bei den Sperrschicht-FET die Schichtfolgen vertauscht werden;man unterscheidet dann zwischen n- und p-Kanal FET.


Abb. 7.10: JFET-Symbole und Bezugsrichtungen

Beim n-Kanal-JFET (die Abkürzung JFET steht für junction FET, also einen Sperr-schicht-FET) sind die Grössen UDS und ID normalerweise positiv, UGS hingegen istnegativ. Beim p-Kanal-JFET sind die Polaritäten gerade umgekehrt.

Es werden in der Praxis vorzugsweise n-Kanal-JFET verwendet, da sie bei gleicherGeometrie einen etwa dreimal kleineren Kanalwiderstand aufweisen. Das ist eineFolge der wesentlich grösseren Beweglichkeit der Elektronen gegenüber derjenigenvon Löchern.

Der Aufbau eines JFET ist im Prinzip symmetrisch, das heisst, die AnschlüsseDrain und Source könnten eigentlich vertauscht werden. Aus den Überlegungenüber die grundsätzliche Funktionsweise folgt aber leicht, dass immer die negativere(bei einem n-Kanal-JFET) der beiden Kanal-Elektroden die Rolle der Source-Elek-trode übernimmt. Bei einer Vorzeichenänderung der Spannung UDS würde damitauch der Bezugspunkt für die Steuerspannung UGS ändern.

7.2.2 Kennlinie und Gleichungen

Die Tatsache, dass bei einem JFET eigentlich nur ein Strom, nämlich der Drain-strom ID und nur zwei Spannungen, nämlich UDS und UGS vorkommen, hat zurFolge, dass das Kennlinienfeld wesentlich einfacher wird, als beim bipolaren Tran-sistor. Wir können uns zunächst auf das sogenannte Ausgangskennlinienfeldbeschränken, das den Drainstrom ID der Drain-Source-Spannung UDS gegenüber-stellt, wobei die Steuerspannung UGS als Parameter dient. In Abbildung 7.11 ist dasAusgangskennlinienfeld eines typischen n-Kanal-JFET dargestellt.

UDS

ID

UGS

D

S

G

n-Kanal

UDS

ID

UGS

D

S

G

p-Kanal


Abb. 7.11: Ausgangskennlinienfeld eines n-Kanal-JFET

Man unterscheidet im Ausgangskennlinienfeld zwei Gebiete, nämlich den ohm-schen Bereich und den Abschnürbereich. Im ohmschen Bereich wird der JFET alssteuerbarer Widerstand verwendet, entsprechend sind auch die Anwendungen. ImAbschnürbereich (oder pinch off Bereich) ist der Drainstrom nahezu unabhängigvon der Drain-Source-Spannung; die meisten Verstärkeranwendungen arbeiten indiesem Bereich.

Die Ausgangskennlinien können in recht guter Näherung durch die folgenden, derLiteratur1 entnommenen Gleichungen beschrieben werden. Im ohmschen Gebiet(UDS # UGS - UP) gilt:

1. Hanspeter von Ow: Der Feldeffekttransistor als steuerbarer Widerstand und seine Anwen-dung in regelbaren Verstärkern und Dämpfungsgliedern. Zürich 1970 (Dissertation ETHNr. 4513)

UDS

ID

1

2

3

4

5

6

7

8

9

10mA

5 10 15V

UGS = 0V

UGS = -1V

UGS = -2V

UGS = -3V

UGS = -4V

ohmscher Bereich

pinch off Bereich (Abschnürbereich)

IDSS

|UP|

ID UGS UDS,( )2 IDSS⋅

UP–------------------- UDS 1

UGSUP

-----------–⎝ ⎠⎜ ⎟⎛ ⎞ UDS

2

2 UP–( )---------------------–

⎝ ⎠⎜ ⎟⎛ ⎞

≈


Für das pinch off Gebiet (UDS $ UGS - UP) gilt dann die einfache Beziehung, dieauch etwa als FET-Gleichung bezeichnet wird:

Aus diesen Beziehungen folgt, dass die FET-Kennlinien durch die beiden Transis-tor-Parameter UP und IDSS beschrieben werden. Da im pinch off Bereich der Drain-strom praktisch nicht von der Spannung UDS abhängig ist, kann der FET auch durcheine einzige Kennlinie, die sogenannte Transfer-Kennlinie beschrieben werden.Diese Kennlinie (Abbildung 7.12) folgt der FET-Gleichung.

Abb. 7.12: Transfer-Kennlinie ID (UGS )(pinch-off-Bereich)

Da die zwei Parameter IDSS und UP das Verhalten eines JFET offenbar massgeblichbestimmen, stellt sich die Frage, wie diese Parameter gemessen werden können.Die Messung von IDSS bereitet keine grossen Schwierigkeiten, IDSS ist ja der maxi-male Strom, der bei UGS = 0 fliesst. Als Messschaltung kommt die Schaltung vonAbbildung 7.13 in Frage.

Abb. 7.13: Messung von IDSS

ID UGS ( ) IDSS 1UGSUP

-----------–⎝ ⎠⎜ ⎟⎛ ⎞ 2

≈

UGS

ID

IDSS

UP

IDSS

U0 > UP A


Schwieriger wird die Bestimmung von UP . Wenn wir gemäss Abbildung 7.14 dieTransfer-Kennlinie ausmessen und auftragen, so haben wir das Problem, denScheitelwert der Parabel zu bestimmen; es tritt hier ein schleifender Schnitt auf.

Abb. 7.14: Messung der Transfer-Kennlinie

Wenn wir die FET-Gleichung aber etwas umformen, so erhalten wir eine lineareForm, die dann auch einen eindeutigen Schnittpunkt liefert:

Die so ausgewerteten Messwerte eines konkreten FET (2N5458) sind in Abbildung7.15 dargestellt:

Abb. 7.15: Bestimmung von UP

-15 V

+15 V

A

V

ID

UGS

IDIDSS----------- 1

UGSUP

-----------–=

UGS

(ID/IDSS)1/2

UP

1

Regressionsgerade

Messwerte


Da es sich bei der FET-Gleichung um eine Näherung handelt, liegen die tatsächlichgemessenen Werte nicht genau auf einer Geraden, wie man das erwarten würde. MitHilfe der Regressionsrechnung kann nun eine Gerade durch die Messwerte gelegtwerden. Diese Regressionsgerade schneidet die Spannungsachse bei der SpannungUP. Auf diese Weise lässt sich also auch die pinch off Spannung UP mit hin-reichender Genauigkeit bestimmen.

Wenn wir mit den so gefundenen Werten von IDSS und UP die Transferkennlinieberechnen und mit den Messwerten vergleichen, so erhalten wir das folgende Bild(Abbildung 7.16):

Abb. 7.16: Vergleich der gerechneten und der gemessenen Transferkennlinie

Die Übereinstimmung der Kennlinien ist hinreichend gut, so dass wir ohne Skrupelmit den Näherungsgleichungen für den JFET arbeiten können. Die beiden Parame-ter UP und IDSS unterliegen übrigens einer ziemlich starken Exemplarstreuung;beim erwähnten Typ 2N5458 lauten die entsprechenden Angaben auf dem Daten-blatt:

-1 V $ UP $ -7 V

2 mA # IDSS # 9 mA

Dieser grosse Streubereich ist typisch für die üblicherweise verwendeten JFET(mindestens für die low cost JFET). Wir haben also ähnlich wie bei den bipolarenTransistoren die Aufgabe, Schaltungen zu entwickeln, deren Eigenschaften mög-lichst wenig von diesen stark streuenden Parametern abhängig sind.

UGS

ID


7.2.3 Thermisches Verhalten von JFET

Zwei Effekte sind für das thermische Verhalten von JFET verantwortlich. Der ersteEffekt ist die temperaturbedingte Abnahme der Trägerbeweglichkeit bei zuneh-mender Temperatur. Dies führt zu einer Vergrösserung des Kanalwiderstandes mitwachsender Temperatur und damit zu einer Abnahme des Drainstromes ID. Derzweite Effekt ist die Abnahme der Sperrschichtdicke mit wachsender Temperatur,was zu einer Vergrösserung des Kanalquerschnittes und damit zu einer Zunahmedes Drainstromes führt. Die beiden Temperatureinflüsse sind also gegenläufig. Einegenauere Analyse zeigt, dass bei höheren Drainströmen der Einfluss der Trägerbe-weglichkeit dominiert und damit eine Erhöhung der Temperatur netto zu einerAbnahme des Drainstromes führt. Bei kleinen Drainströmen dominiert in der Regelder Einfluss der Sperrschichtdicke, was zu einer Zunahme des Drainstromes führt.Daraus folgt, dass es einen Punkt geben muss, in dem sich die beiden gegenläufigenTemperatureinflüsse exakt kompensieren. Nun ist dieser Punkt von eher akademi-schem Interesse, da sich die üblicherweise verwendeten Arbeitspunkte im Bereichdes Einflusses der Trägerbeweglichkeit befinden, wo also der Drainstrom mit wach-sender Temperatur abnimmt.

7.2.4 Die Kleinsignal-Ersatzschaltung

Der JFET im Verstärkerbetrieb arbeitet eigentlich immer im linearen Teil des Aus-gangskennlinienfeldes, also im pinch off Bereich. Aus dem Verlauf der Ausgangs-kennlinien kann man schliessen, dass der JFET in diesem Bereich wie einespannungsgesteuerte Stromquelle wirkt; die in der Praxis beobachtbare geringeZunahme des Drainstromes mit der Spannung UDS kann durch einen differentiellenWiderstand rDS erfasst werden. Der Eingangsstrom (Gatestrom) eines JFET ist ver-nachlässigbar klein (Sperrstrom einer Diode) und wird in der Ersatzschaltung nichtberücksichtigt.

Abb. 7.17: Kleinsignal-Ersatzschaltung des JFET

Kleinsignal-Ersatzschaltung

uGS uDSuGS

S•uGS

rDS

iDG D

S


Der Faktor S wird Steilheit genannt. Mathematisch gesehen entspricht S der Stei-gung der Transferkennlinie im Arbeitspunkt. Daraus kann nun mit Hilfe der FET-Gleichung die Steilheit bestimmt werden:

Der Ausdruck in eckigen Klammern entspricht genau der Wurzel aus ID, was durchVergleich mit der FET-Gleichung leicht verifiziert werden kann. Wir erhalten dem-nach für die Steilheit schliesslich den folgenden Ausdruck:

Die Steilheit ist arbeitspunktabhängig und hat ihren Maximalwert bei ID = IDSS undbeträgt dann Smax = -2IDSS/UP. In der Literatur werden für die Steilheit, die übri-gens üblicherweise in mA/V ausgedrückt wird, auch etwa die Bezeichnungen gFSoder yFS verwendet (es handelt sich schliesslich bei der Steilheit formal um einenLeitwert).

Der differentielle Drain-Source-Widerstand rDS ist relativ gross und nimmt mitsteigendem Drainstrom etwas ab (rDS ist ungefähr umgekehrt proportional zur Wur-zel aus ID). Wegen seiner Grösse, die wir in einem späteren Kapitel noch messtech-nisch ermitteln werden, kann rDS in vielen Fällen auch vernachlässigt werden.

SdID

dUGS--------------

2– IDSS⋅

UP---------------------- 1

UGSUP

-----------–⎝ ⎠⎜ ⎟⎛ ⎞⋅

2 IDSS⋅–UP

-------------------------- IDSS 1UGSUP

-----------–⎝ ⎠⎜ ⎟⎛ ⎞⋅⋅= = =

S2 ID IDSS⋅⋅–

UP-------------------------------------

2 ID IDSS⋅⋅

UP---------------------------------= =


7.3 Verstärker-Grundschaltungen

7.3.1 Arbeitspunkt-Einstellung

Das Gate-Potential muss beim n-Kanal-JFET negativer sein als das Source-Poten-tial. Das kann man entweder durch eine separate negative Betriebsspannung errei-chen, was allerdings eine relativ teure Lösung ist, oder durch eine Schaltung wie siein Abbildung 7.18 gezeigt wird.

Abb. 7.18: Arbeitspunkt-Einstellung beim JFET

Da kein Gatestrom fliesst (gesperrter pn-Übergang), liegt das Gate auf Masse-Potential. Der Widerstand RG hat nur die Aufgabe, das Gate auf diesem Potential zuhalten; da er von keinem Strom durchflossen wird, kann er nahezu beliebig grossgewählt werden. Der Drainstrom ID verursacht am Widerstand RS einen Span-nungsabfall und erzeugt so die gewünschte negative Spannung UGS. Für die sicheinstellenden Arbeitspunktgrössen IDA und UGSA erhalten wir zwei Gleichungen.Die eine ist die FET-Gleichung, die andere das ohmsche Gesetz für RS.

Dieses Gleichungssystem kann nun algebraisch aufgelöst werden. Es interessierenuns eigentlich nur zwei Werte, nämlich der Wert von RS für einen gefordertenDrainstrom IDA und der Wert von IDA für einen gegebenen Widerstand RS. Dieerste Aufgabe ist sehr einfach lösbar, für den geforderten Wert von RS erhalten wir:

UDD

RG

UGSRS

ID

IDA IDSS 1UGSA

UP--------------–

⎝ ⎠⎜ ⎟⎛ ⎞ 2

UGSA⋅ IDA Rs⋅–= =

RSUP–

IDA---------- 1

IDAIDSS-----------–

⎝ ⎠⎜ ⎟⎛ ⎞⋅=

7.3 Verstärker-Grundschaltungen 15

Das negative Vorzeichen braucht uns nicht weiter zu irritieren, denn die pinch offSpannung UP ist ja selbst auch negativ; RS wird also schon positiv.

Die Lösung der zweiten Aufgabe sei dem Leser als Übungsaufgabe überlassen(Hinweis: Bei einer quadratischen Gleichung sind nicht immer beide Lösungensinnvoll). Man kann sich aber rasch einen Überblick verschaffen, wenn man diebeiden Gleichungen grafisch darstellt (Abbildung 7.19). Der Schnittpunkt derGraphen der beiden Gleichungen ergibt dann den Arbeitspunkt.

Abb. 7.19: Arbeitspunkt beim JFET (grafische Darstellung)

Die gestrichelte Kurve gehört zum zweiten Ast der Parabel, die ja die Transfer-kennlinie bildet. Die zweite Lösung der angesprochenen quadratischen Gleichungliefert den Schnittpunkt der Widerstandsgeraden mit diesem Ast.

Nun liegen die Verhältnisse leider nicht ganz so einfach; die enormen Streuungender FET-Parameter wurden bereits einmal angesprochen. In Abbildung 7.20 sinddie möglichen Transferkennlinien des FET 2N5458 massstäblich eingetragen; siebilden in ihrer Gesamtheit die schraffierte Fläche. Man erkennt nun, dass dieSchnittpunkte der Widerstandsgeraden RS mit den Transferkennlinien, also dieArbeitspunkte, in weiten Grenzen streuen können. Der Maximalwert des Ruhe-stromes ist um ein Mehrfaches grösser als der Minimalwert. Es ist also offenbarsehr schwierig, bei Feldeffekt-Transistoren stabile Arbeitspunkte einzustellen (sta-bil hier nicht unbedingt im Sinne von Temperaturstabilität, sondern eng toleriert,damit eine Serienproduktion ohne Abgleichprozesse möglich wird).

UGS

ID

RS

IDA

UGSA

IDSS

UP


Abb. 7.20: Einfluss der Exemplarstreuung auf den Arbeitspunkt

Damit wir eine kleinere Streuung bei den Ruheströmen erhalten, müsste die Wider-standsgerade wesentlich flacher verlaufen, der Widerstand RS also viel grössergewählt werden. Das hat aber den Nachteil, dass der Ruhestrom nahezu beliebigklein wird und damit die Schaltung nur noch bedingt brauchbar ist. Einen Auswegaus diesem Dilemma zeigt die Abbildung 7.21, wo der Schnittpunkt der Wider-standsgeraden nicht mehr im Ursprung liegt, sondern um den Wert UG in Richtungauf positive Spannungen verschoben wird. Dies führt zu einer wesentlich gerin-geren Streuung des Ruhestromes IDA bei noch vernünftigen Werten des Drain-stromes.

Abb. 7.21: Arbeitspunktstreuung mit Vorspannung

UGS

ID

RS

IDAmax

IDAmin

IDSSmin

IDSSmax

UPmaxUPmin

Bereich der mög-lichen Ruhströme

UGS

ID

RSIDAmaxIDAmin

IDSSmin

IDSSmax

UPmaxUPmin UG


Aus der Abbildung 7.22 können wir die folgende Gleichung für die Widerstands-gerade entnehmen:

Nach einer kleinen Umstellung (Auflösen nach UG) erhalten wir die folgende Formder Geradengleichung:

Daraus erhalten wir leicht die zugehörige Schaltung, wie sie in Abbildung 7.22dargestellt ist:

Abb. 7.22: Verbesserte Schaltung zur Arbeitspunkteinstellung

Die gewünschte Vorspannung kann einfach durch einen Spannungsteiler realisiertwerden, der das Gate-Potential auf den Wert UG anhebt. Diese Schaltung erlaubtwesentlich enger tolerierte Arbeitspunkte, benötigt aber auch eine nichtunbeträchtlich höhere Betriebsspannung. Der Spannungsteiler darf auch hier wiederfast beliebig hochohmig gewählt werden, da er unbelastet ist; der Sperrstrom despn-Überganges zwischen Gate und Kanal muss dabei allerdings beachtet werden.Angaben dazu und besonders zur Temperaturabhängigkeit des Gatestromes findetman in den entsprechenden Datenblättern.

Bei der Dimensionierung ist darauf zu achten, dass die Schaltungen möglichst ohneAbgleichprozesse auch in grossen Stückzahlen herstellbar sein müssen. Man mussdaher den Ruhestrom IDA so wählen, dass er sicher kleiner ist, als der minimaleWert von IDSS des betreffenden Transistortyps. Empfehlenswert im Sinne einergarantierten Aussteuerbarkeit ist ein Wert von IDA . IDSSmin / 2.

UGS UG ID RS⋅–=

UG UGS ID RS⋅+=

UGUGS

R2

R1

UDD

ID

RS


7.3.2 Die Source-Schaltung

Die Source-Schaltung entspricht im Prinzip der Emitterschaltung bei den bipolarenTransistoren. Der Aufbau der Schaltung ist in Abbildung 7.23 gezeigt. Dabei wurdeder Einfachheit halber die einfachste Form der Arbeitspunkteinstellung gewählt, dadiese auf das Kleinsignalverhalten keinen Einfluss hat.

Abb. 7.23: Schema der Source-Schaltung

Bei der Arbeitspunkteinstellung der Source-Schaltung ist noch darauf zu achten,dass der momentane Betriebspunkt des JFET den Abschnürbereich nicht verlassendarf, andernfalls würden grosse Signalverzerrungen auftreten. Das bedeutet, dassdie Ruhespannung UDSA grösser als |UP| gewählt werden muss. Bei der Wahl derBetriebsspannung bzw. bei der Wahl von RD ist darauf Rücksicht zu nehmen.

In Analogie zu den Schaltungen mit bipolaren Transistoren können wir auch fürdiese Verstärkerstufe eine Kleinsignal-Ersatzschaltung zeichnen (Abbildung 7.24).

Abb. 7.24: KSE der Source-Schaltung

Die Spannungsverstärkung dieser Schaltung kann man direkt aus der Kleinsignaler-satzschaltung herauslesen:

u1

C1

RG RS

CS

RD

u2

UDD

u1 RG uGS

S·uGS

rDS RD u2

vuu2u1----- S RD rDS||( ) S RD⋅–≈⋅–= =


Ebenso leicht lassen sich Ein- und Ausgangswiderstand bestimmen:

Zahlenbeispiel

Der verwendete JFET des Typs 2N5458 habe eine Spannung UP = -3 V und einenStrom IDSS = 5 mA. Bei einem gewünschten Wert für IDA von 1 mA erhält man fürden Widerstand RS einen Wert von 1.66 kS; gerundet auf den nächstliegendenNormwert der Reihe E12 ergibt sich RS = 1.5 kS. Der sich in diesem Fall einstel-lende Drainstrom beträgt IDA = 1.07 mA; es ist also nur eine relativ kleine Abwei-chung vom Sollwert zu verzeichnen. Für die Betriebsspannung UDD wählen wir 12V, dann verbleiben bei einer Spannung UGSA = 1.6 V und einem Widerstand RD =5.6 kS noch etwa 4.4 V > |UP| = 3 V als Spannung über dem FET. Der WiderstandRG wird zu 1 MS gewählt.

Unter diesen Voraussetzungen erhält man für die Steilheit des JFET S = 1.54 mA/V.Für die Spannungsverstärkung resultiert damit: vu = -8.64. Diese Spannungsver-stärkung liegt um Grössenordnungen unter den mit bipolaren Transistoren erreich-baren Werten. Im Vergleich zur Emitterschaltung fällt anderseits der sehr hohe (fastfrei wählbare) Eingangswiderstand positiv auf.

Klirrfaktor

Die einzige Nichtlinearität der Source-Schaltung ist die Transferkennlinie, die inrecht guter Näherung durch die FET-Gleichung beschrieben werden kann.

Für die Spannung UGS können wir vorderhand den folgenden Ansatz machen:

Wir stellen also die Gate-Source-Spannung als Überlagerung von Arbeits-punktspannung UGSA und Signalspannung uGS dar. Damit können wir jetzt denresultierenden Drainstrom berechnen.

rein RG raus RD rDS RD≈||= =

ID IDSS 1UGSUP

-----------–⎝ ⎠⎜ ⎟⎛ ⎞ 2⋅=

UGS UGSA uGS+=


Zur Berechnung des Klirrfaktor benötigen wir nur den zeitabhängigen Teil desDrainstromes; wir erhalten dafür:

Für die Signalspannung uGS machen wir noch den folgenden Ansatz:

Daraus erhalten wir, wenn wir wiederum nur die zeitabhängigen Terme berücksich-tigen und ausmultiplizieren, den folgenden Ausdruck für den Drainstrom iD(t):

ID IDSS 1UGSA uGS+

UP------------------------------–

⎝ ⎠⎜ ⎟⎛ ⎞ 2

=

IDSS 12 UGSA uGS+( )

UP---------------------------------------–

UGSA uGS+( )2

UP( )2--------------------------------------+

⎝ ⎠⎜ ⎟⎜ ⎟⎛ ⎞

=

IDSS 12UGSA

UP-----------------–

2uGSUP

-------------–UGSA( )2

UP( )2----------------------

2UGSAuGS

UP( )2----------------------------

uGS( )2

UP( )2-----------------+ + +

⎝ ⎠⎜ ⎟⎜ ⎟⎛ ⎞

=

iD IDSS2uGS–UP

----------------2UGSAuGS

UP( )2----------------------------

uGS( )2

UP( )2-----------------+ +

⎝ ⎠⎜ ⎟⎜ ⎟⎛ ⎞

=

IDSS2–

UP-------

UP UGSA–UP

----------------------------⎝ ⎠⎜ ⎟⎛ ⎞

uGS⋅ ⋅uGS( )2

UP( )2-----------------+

⎝ ⎠⎜ ⎟⎜ ⎟⎛ ⎞

=

IDSS uGS2–

UP------- 1

UGSAUP

--------------–⎝ ⎠⎜ ⎟⎛ ⎞

⋅ ⋅uGS( )2

UP( )2-----------------+

⎝ ⎠⎜ ⎟⎜ ⎟⎛ ⎞

=

uGS t( ) U ωt( )cos⋅= uGS( )2 t( ) U2ˆ

2------- 1 2ωt( )cos+( )=


Betrachten wir den Fourier-Koeffizienten a1 noch etwas genauer:

Für den Klirrfaktor d erhalten wir schliesslich:

Der Klirrfaktor scheint also auf den ersten Blick ziemlich stark von den FET-Parametern und vom Arbeitspunkt abhängig zu sein. Berechnen wir noch die füreinen vorgegebenen Klirrfaktor zulässige Amplitude der Eingangsspannung:

Für die Werte aus dem vorherigen Beispiel erhalten wir für einen Klirrfaktor von1% (d = 0.01) eine zulässige Amplitude der Eingangsspannung von Ûe = 54 mV.Bei der Emitterschaltung haben wir dafür nur einen Wert von 1 mV gefunden. DerJFET scheint hier einen grossen Vorteil gegenüber dem Bipolartransistor zu haben.Eine genauere Überlegung zeigt aber, dass man eigentlich die Klirrfaktoren beigleicher Ausgangsamplitude vergleichen muss, denn das Ziel eines Verstärkers istes ja in der Regel, eine kleine Eingangsspannung auf einen definierten Wert zu brin-gen. Es gilt:

iD2UUP---------- IDSS 1

UGSAUP

--------------–⎝ ⎠⎜ ⎟⎛ ⎞

ωt( ) IDSS12--- U

UP-------⎝ ⎠⎛ ⎞ 2

2ωt( )cos⋅⋅+cos⋅ ⋅ ⋅=

a1 ωt( ) a2 2ωt( )cos⋅+cos⋅=

2UUP---------- IDSS 1

UGSAUP

--------------–⎝ ⎠⎜ ⎟⎛ ⎞

⋅ ⋅ 2UUP---------- IDSS IDSS 1

UGSAUP

--------------–⎝ ⎠⎜ ⎟⎛ ⎞⋅

2U IDA IDSS⋅

UP-------------------------------------= =

da2a1----- U

4 UP--------------

IDSSIDA

-------------⋅= =

Ueˆ 4 UP d

IDAIDSS-----------⋅ ⋅ ⋅=

Uaˆ vu Ue

ˆ⋅ S RD Ueˆ⋅ ⋅= =


Damit erhalten wir für die zulässige Amplitude der Ausgangsspannung den fol-genden Ausdruck:

Die für einen bestimmten Klirrfaktor zulässige Amplitude der Ausgangsspannungist also proportional zur Ruhespannung URDA über dem Drainwiderstand und damitvöllig unabhängig von den FET-Parametern und von der genauen Lage des Arbeits-punktes. In unserem Beispiel erhalten wir bei einem Ruhespannungsabfall über RDvon 6 V eine zulässige Amplitude der Ausgangsspannung (für d = 0.01) von480 mV. Bei einer Emitterschaltung würde die Spannungsverstärkung unter sonstgleichen Verhältnissen etwa URCA/UT = 230 betragen; entsprechend wäre dann zumaximal zulässige Ausgangsamplitude etwa 230 mV, also etwa die Hälfte desWertes beim JFET.

Verstärkerstufen mit JFET haben also einen etwas kleineren Klirrfaktor als mitbipolaren Transistoren aufgebaute Stufen. Anderseits ist die erreichbare Span-nungsverstärkung wesentlich kleiner und die Probleme mit der Arbeitspunkteinstel-lung sind auch nicht zu vergessen. Ein weiterer Nachteil ist, dass JFET nur ziemlichkleine Ströme (im mA-Bereich) verarbeiten können. Die Hauptvorteile von JFET-Verstärkern liegen in den sehr hohen erzielbaren Eingangswiderständen und imbesseren Rauschverhalten bei hochohmigen Signalquellen. Aus diesen Gründenwerden JFET in analogen Schaltungen eher selten und dann vorwiegend inEingangsstufen verwendet, wo ihre Vorteile zum Tragen kommen.

7.3.3 Der Source-Folger

Der Source-Folger oder Drain-Schaltung (Abbildung 7.25) entspricht dem Emitter-folger und hat auch ähnliche Eigenschaften.

Abb. 7.25: Schema eines Source-Folgers

Uaˆ 4 UP d

IDAIDSS-----------

2 IDA IDSS⋅

UP--------------------------------- RD⋅ ⋅ ⋅ ⋅ ⋅ d 8 IDA RD⋅ ⋅ ⋅ d 8 URDA⋅ ⋅= = =

u1

C1

R2

R1

RS u2

UDD


Damit wir den Arbeitspunkt vernünftig wählen können (Source-Potential etwa diehalbe Betriebsspannung), müssen wir die Arbeitspunkt-Einstellung mit Vorspan-nung wählen. Für die Kleinsignal-Ersatzschaltung erhalten wir auf gewohnteWeise:

Abb. 7.26: KSE des Source-Folgers

Für die Spannungsverstärkung erhalten wir unter Vernachlässigung von rDS durchBerechnung der Spannungen u1 und u2 sofort:

Mit den Werten UDD = 12 V, UP = -3 V, IDSS = 5 mA, R1 = 1.5 MS, R2 = 1 MS undRS = 6.8 kS erhalten wir für den Ruhestrom IDA . 1 mA, für das Source-Potentialetwa 6.3 V und für die Steilheit S in diesem Arbeitspunkt S . 1.5 mA/V. Damitresultiert für die Spannungsverstärkung vu = 0.91, also signifikant weniger als 1.

Der Eingangswiderstand lässt sich sofort aus der Ersatzschaltung entnehmen; dieBerechnung des Ausgangswiderstandes ist etwas schwieriger. Bei eingangsseitigemLeerlauf (oder Kurzschluss) ist uGS = -u2 und damit wird der eingeprägte Strom derStromquelle i2' = -S@u2. Der Ausgangswiderstand ist die Parallelschaltung von RS,rDS und dem Widerstand u2/-i2' = 1/S. Damit erhalten wir, wenn wir wieder rDS ver-nachlässigen:

Mit den oben verwendeten Zahlwerten erhalten wir für den Eingangswiderstandrein = 600 kS und für den Ausgangswiderstand raus . 600 S. Das Verhalten desSource-Folgers gleicht demjenigen des Emitterfolgers, allerdings haben wir eineSpannungsverstärkung, die deutlich kleiner als 1 ist und auch der Ausgangswider-stand erreicht nicht die tiefen Werte wie der bipolare Emitterfolger.

u1 Rp = R1||R2

uGS S·uGS

rDS RS u2

vuu2u1-----

S RS⋅

1 S RS⋅+-----------------------= =

rein RP R1 R2||= = raus RS1S---||≈


7.4 MOS-Feldeffekt-Transistoren

7.4.1 Funktionsprinzip der MOS-FETs

MOS-Feldeffekt-Transistoren entsprechen in ihrer Wirkungsweise eher dem zuBeginn dieses Kapitels verwendeten Kondensator-Modell als die Sperrschicht-FET.Die metallische Gate-Elektrode ist durch eine dünne Oxid-Schicht vom Halbleiter-kristall getrennt. Gate-Elektrode und Halbleitermaterial bilden die beiden Elek-troden des Kondensators, die Oxidschicht dient als Dielektrikum. Von diesemSchichtaufbau (Metal Oxide Semiconductor) hat dieser Transistortyp seinenNamen: MOS-FET; in der Literatur findet man noch andere Bezeichnungen wie:IGFET ( für Insulated Gate FET) oder MIS-FET (für Metal Insulation Semiconduc-tor). Abbildung 7.27 zeigt den grundsätzlichen Aufbau eines n-Kanal MOS-Feldef-fekt-Transistors.

Abb. 7.27: Aufbau eines MOS-Feldeffekt-Transistors

Das Grundmaterial ist schwach p-leitend; Source und Drain bestehen aus stark n-dotiertem Material. Zwischen Drain und Source kann in dieser Anordnung keinStrom fliessen, da immer einer der beiden pn-Übergänge in Sperrrichtung gepolt ist.Der hier neu auftretende Anschluss „B“ (engl. bulk: Substrat oder Grundmaterial)muss auf einem negativeren Potential liegen als die beiden Elektroden Source undDrain, da sonst die pn-Übergänge leitend werden und das Halbleiterelement nichtmehr steuerbar ist. Üblicherweise wird das Substrat mit der negativen Betriebsspan-nung verbunden.Wenn in dieser Anordnung eine positive Gate-Source-Spannung UGS angelegtwird, so bildet sich durch Influenz am oberen Rand der p-Zone eine dünne Schichtmit freien Elektronen, man spricht dabei auch von einer Inversionsschicht. Damithaben wir einen leitenden Kanal zwischen Source und Drain; sein Widerstand wirdumso kleiner, je grösser die angelegte Spannung UGS ist, weil damit auch die influ-enzierte Ladung vergrössert wird. Diese Verhältnisse sind in Abbildung 7.28 dar-gestellt. Bei der Spannung UGS = 0 sperrt der FET; man nennt diesen Typ deshalbauch selbstsperrend (normally off, enhancement type, Anreicherungstyp).

S G D

B

n+ n+p

7.4 MOS-Feldeffekt-Transistoren 25

Abb. 7.28: Selbstsperrender n-Kanal-MOS-FET

Wenn es gelingt, dem Kondensator eine Vorspannung sozusagen einzubauen, sokönnte man auch Transistoren realisieren, bei denen ein influenzierter Kanal bereitsbei der angelegten Spannung UGS = 0 auftritt. Man kann diese Vorspannung reali-sieren, indem im Siliziumdioxid, also dem Dielektrikum, positive Ladungen„eingefroren“ werden. Man erhält dann einen selbstleitenden FET (normally on,depletion type, Verarmungstyp), wie er in Abbildung 7.29 gezeigt wird.

Abb. 7.29: Selbstleitender n-Kanal MOS-FET

Beim selbstleitenden MOS-FET kann man durch eine negative Spannung UGS denDrainstrom verkleinern, durch eine positive Spannung kann der Strom vergrössertwerden. Bis jetzt haben wir den MOS-FET immer im stromlosen Zustand betrachtet. Wennwir nun einen Drainstrom ID fliessen lassen, so nimmt die Kondensatorspannunggegen das drainseitige Ende des Kanals als Folge des Spannungsabfalls immermehr ab und der Kanal wird wie beim Sperrschicht-FET abgeschnürt, wie das inAbbildung 7.30 am Beispiel des selbstsperrenden n-Kanal-MOS-FETs skizziertwird. Es ist also zu erwarten, dass auch beim MOS-FET der Drainstrom ab einergewissen Spannung UDS nicht mehr von dieser abhängig ist, dass also die

S G D

B

UGS

n+ n+p

Inversionsschicht

+ + + + + + + + + + + + +

S G D

B

n+ n+p


Ausgangskennlinien im Abschnürbereich ebenfalls praktisch horizontal verlaufenund der Drainstrom in diesem Gebiet fast ausschliesslich von der Gate-Source-Spannung UGS abhängt. Selbstleitende FETs zeigen natürlich genau dasselbe Ver-halten.

Abb. 7.30: Selbstsperrender MOS-FET im Abschnürbereich

Im Gegensatz zu den Sperrschicht-FETs kann aber der Drainstrom durch höhereSpannungen UGS fast beliebig gesteigert werden, da ja kein pn-Übergang leitendwerden kann. Es existiert also auch kein Maximalstrom IDSS.Durch Umkehrung der Polaritäten kann man auch p-Kanal-MOS-Feldeffekt-Tran-sistoren hergestellt werden. Allerdings haben p-Kanal-Transistoren auch hier denNachteil, dass sie bei gleicher Geometrie einen wesentlich grösseren Kanalwider-stand aufweisen, da die Beweglichkeit der Löcher viel geringer ist als dieBeweglichkeit der Elektronen. Aus technologischen Gründen findet man praktischkeine selbstleitenden p-Kanal-MOS-FETs. Die meisten MOS-Transistoren als dis-krete Bauelemente sind selbstsperrende n-Kanal-Transistoren; in integrierten Schal-tungen werden alle verfügbaren Typen verwendet.

7.4.2 Kennlinien und Gleichungen

Die Ausgangskennlinien eines MOS-FETs (selbstsperrend oder selbstleitend) stim-men praktisch mit den Ausgangskennlinien von Sperrschicht-FET überein. Dergrosse Unterschied besteht darin, dass die Spannung UGS praktisch keinen Ein-schränkungen unterliegt (im Rahmen der im Datenblatt spezifizierten Grenzwerte)und dass damit eben auch keine „oberste“ Kennlinie existiert. Es wird auch hierwieder zwischen dem ohmschen Bereich und dem Abschnürbereich unterschieden.Die für den Abschnürbereich (pinch off Bereich) gültige Transferkennlinie weistnun einen abweichenden Verlauf auf. Wir wollen das am Beispiel des meistverwen-deten MOS-FETs, dem selbstsperrenden n-Kanal-Typ, etwas genauer untersuchenund die zugehörigen Gleichungen formulieren.

S G D

B

UGS

ID

n+ n+p


Abb. 7.31: Transferkennlinie eines n-Kanal MOS-Feldeffekttransistors

Man erkennt, dass man eine minimale Spannung Uth, die sogenannte Schwellspan-nung (threshold voltage) anlegen muss, damit der MOS-FET überhaupt zu leitenbeginnt. Diese Schwellspannung beträgt wenige Volt und spielt eine ähnliche Rollewie die pinch off Spannung UP bei den JFET. Für den ohmschen Bereich(UGS $ Uth und UDS # UGS - Uth) gilt der folgende Zusammenhang:

Die hier auftretende FET-Konstante K hängt von den Eigenschaften des Halbleiter-materials und von der Geometrie ab; für ihre Einheit gilt: [K] = A / V2. K spielt beiden MOS-FETs die Rolle, die der Strom IDSS bei den JFET innehat. Für den Abschnürbereich (UDS $ UGS - Uth) findet man:

Die beiden Parameter Uth und K müssen nun noch messtechnisch bestimmt werden.Dazu kann man die für den pinch off Bereich gültige Beziehung verwenden undeinige Wertepaare UGS, ID im Abschnürbereich messen. Wählen wir das WertepaarUGS0 und ID0 als Referenzwert, so können wir das Verhältnis zweier Stromwertebilden und erhalten mit der FET-Gleichung durch Ziehen der Quadratwurzel aufbeiden Seiten der Gleichung:

UGS

ID

Uth

ID UGS UDS,( ) K UGS Uth–( ) UDSUDS( )2

2------------------–⋅

⎝ ⎠⎜ ⎟⎛ ⎞⋅=

ID UGS ( ) K2---- UGS Uth–( )2⋅=


Man erkennt, dass die Wurzel aus ID proportional zur Differenz UGS - Uth ist. Wennwir alle Messwerte von ID auf den Referenzstrom 1 A beziehen und die Wurzeldaraus über UGS auftragen, so schneidet die resultierende Gerade (die wegen derMessunsicherheit wieder durch eine lineare Regressionsrechnung gewonnen wer-den sollte) die Spannungsachse bei der Schwellspannung Uth. Dieser Schnittpunktist unabhängig vom Proportionalitätsfaktor ".

Abb. 7.32: Bestimmung der Schwellspannung Uth

Die in Abbildung 7.32 eingezeichneten Messwerte stammen von einem IRF520,einem selbstsperrenden n-Kanal Leistungs-MOS-FET. Bei bekannter Schwellspan-nung Uth kann man nun aus jedem gemessenen Wertepaar die FET-Konstante Kberechnen:

Man sollte diese Rechnung wegen der Messunsicherheiten auch wieder für jedesgemessene Wertepaar durchführen und den Mittelwert als Resultat verwenden. Mitden so gewonnenen Werten für Uth und K kann die Transferkennlinie mit Hilfe derFET-Gleichung berechnet werden. Ein Vergleich der so gewonnenen Näherung mitden Messwerten zeigt, dass auch bei den MOS-FETs die Näherung hinreichendgenau ist (Abbildung 7.33).

IDID0--------

UGS Uth–UGS0 Uth–---------------------------- UGS Uth–( ) 1

UGS0 Uth–----------------------------⋅ α UGS Uth–( )⋅= = =

UGS

(ID/1A)1/2

Regressionsgerade

Messwerte

Uth

K2 ID⋅

UGS Uth–( )2---------------------------------=


Abb. 7.33: Vergleich von gemessener und gerechneter Transferkennlinie

Die bisher angegebenen Zusammenhänge stimmen nur unter der Voraussetzung,dass die Spannung zwischen Substrat B und Source gleich Null ist. Diese SpannungUBS hat nämlich auch einen Einfluss auf den Drainstrom. Damit der pn-Übergangzwischen Substrat und Source (bzw. Drain) mit Sicherheit sperrt, muss UBS # 0sein. Die Abhängigkeit des Drainstromes ID von UBS entspricht der Stromabhän-gigkeit beim JFET; je negativer UBS wird, desto kleiner wird der Drainstrom beikonstanter Spannung UGS (eine Sperrspannung zwischen Substrat und Kanalverengt diesen und bewirkt eine Abnahme des Stromes). Diese doppelteSteuerungsmöglichkeit wird bei gewissen Schaltungen (z.B. Modulatoren) tech-nisch ausgenützt; in den meisten Fällen ist sie aber eher störend. Bei sehr vielenMOS-FETs ist deshalb die Substratelektrode intern direkt mit Source verbunden(UBS = 0) und gar nicht von aussen zugänglich.

7.4.3 Symbole und Bezugsrichtungen

Die folgende Tabelle gibt eine Übersicht über die verschiedenen MOS-FET-Typenund die Häufigkeit , mit der sie praktisch angewendet werden.

Typenübersicht n-Kanal p-Kanal

selbstsperrend(enhancement type, nor-mally off, Anreicherungs-typ)

sehr häufig häufig

selbstleitend(depletion type, normally on, Verarmungstyp)

seltener praktisch nie

UGS

ID

Näherung

Messwerte

Uth


Abbildung 7.34 zeigt die Symbole, die Bezugsrichtungen mit den im Betrieb nor-malen Polaritäten der Spannungen und Ströme sowie die Transferkennlinien derGruppe der selbstsperrenden MOS-FETs.

Abb. 7.34: Symbole und Transferkennlinien der selbstsperrenden MOS-FETs

Im Symbol wird durch den unterbrochen gezeichneten Kanal ausgedrückt, dass derFET bei UGS = 0 nicht leitet, was ja das Kennzeichen der selbstsperrenden MOS-FETs ist. Dieser Sachverhalt wird auch in der englischen Bezeichnung „normallyoff“ dargestellt. Die Bezeichnungen „Anreicherungstyp“ oder „enhancement type“sagen aus, dass der leitfähige Kanal erst durch Anlegen einer Steuerspannung durchInversion entsteht, dass also erst die freien Ladungsträger angereichert werden müs-sen. Die Gate-Elektrode ist auch im Symbol isoliert vom Kanal, drückt also aus,dass kein Gatestrom fliessen kann.

Bei den selbstleitenden MOS-FETs (Abbildung 7.35) ist dementsprechend derKanal ausgezogen gezeichnet, weil der Kanal für UGS = 0 leitet (englisch „normallyon“). Die Begriffe „Verarmungstyp“ bzw. „depletion type“ illustrieren, dass bei die-sen FETs die Ladungsträgerdichte im Kanal durch eine negative Spannung UGS(beim n-Kanal-Typ) verkleinert werden kann, der Kanal eben an Ladungsträgernverarmt. Selbstverständlich kann durch eine Spannung UGS mit umgekehrterPolarität der Kanal auch angereichert werden, insofern ist also diese Bezeichnungetwas irreführend. Die hier primär verwendeten Begriffe „selbstleitend“ und„selbstsperrend“ sind vorzuziehen, da sie aussagekräftiger sind.

UDS > 0

UGS > 0

ID > 0

D

S

G

n-Kanal

UDS < 0

UGS < 0

ID < 0

D

S

G

p-Kanal

UGS

ID

UGS

ID


Abb. 7.35: Symbole und Transferkennlinien der selbstleitenden MOS-FETs

7.4.4 Bauformen und Empfindlichkeit

MOS-Feldeffekt-Transistoren gibt es in den verschiedensten Bauformen, vomKleinsignaltransistor bis zum Leistungsbauelement mit weit über 20 A Strom undMaximalwerten für die Drain-Source-Spannung von einigen 100 V. Die Gehäuse-formen entsprechen denen, die wir bei den bipolaren Transistoren kennen gelernthaben.Bei den meisten diskret erhältlichen MOS-FETs handelt es sich um Leistungs-Tran-sistoren. Kleinsignal-Transistoren sind eher selten. Das hängt mit der Empfindlich-keit der MOS-FETs auf statische Ladungen zusammen. Gate und Kanal bildeneinen Kondensator mit einer dünnen Oxidschicht als Dielektrikum. Dieser Konden-sator hat eine Kapazität, die bei Kleinsignaltypen im pF-Bereich liegt. Eine elek-trostatische Ladung, wie wir sie immer tragen (z.B. Reibungselektrizität) lädtdiesen Kondensator auf sehr hohe Spannung auf, die dann zum Durchbruch derOxidschicht und damit zur Zerstörung des Transistors führen. Kleinsignal-MOS-FETs sind deshalb ab Werk mit einem Kurzschlussring aus leitfähigem Gummi oderaus dünnem Draht versehen, der alle Elektroden gegeneinander kurzschliesst.Dieser Kurzschlussring darf erst entfernt werden, wenn der Halbleiter eingelötet istund damit die Gefahr von extremen statischen Aufladungen weitgehend gebannt ist.Weitere notwendige Vorsichtsmassnahmen sind das Verwenden von leitfähigen

UDS > 0

UGS

ID > 0

D

S

G

n-Kanal

UDS < 0

UGS

ID < 0

D

S

G

p-Kanal

UGS

ID

UGS

ID


Arbeitsflächen und damit verbundene Armbänder, die eine statische Aufladung ver-hindern. Leistungshalbleiter sind weniger empfindlich, weil einerseits hier die Gate-Kapazität im nF-Bereich liegt und anderseits die Gate-Elektrode durch Dioden oderandere Elemente gegen Überspannungen geschützt werden kann. In der Leistungs-elektronik spielt es nicht mehr so eine grosse Rolle, wie hochohmig ein Bauelementangesteuert werden kann.

7.5 Anwendungen von MOS-FETs

7.5.1 Verstärkerschaltungen

MOS-FETs werden eher in Ausnahmefällen in Verstärkerschaltungen eingesetzt, dasie ähnliche Eigenschaften haben wie die JFET. Wir haben die bereits bekanntenSchwierigkeiten mit der Arbeitspunkt-Einstellung (Exemplarstreuung), die erreich-baren Verstärkungen sind ebenfalls bescheiden. Dazu kommen jetzt noch die vorhererwähnten Probleme mit statischen Aufladungen. Die Anwendungen beschränkensich deshalb auf Schaltungen, in denen der enorm hohe Eingangswiderstand wich-tig ist. Die Kleinsignalersatzschaltung der MOS-FETs ist identisch mit derjenigenfür JFETs; für die Steilheit erhalten wir hier:

Etwas günstiger liegen die Verhältnisse bei integrierten Schaltungen. Hier kannman das Problem der statischen Aufladung besser in den Griff bekommen, damitfällt ein Nachteil weg. Da alle Transistoren im selben Prozess aus dem gleichenStück Silizium hergestellt wurden, fallen die Streuungen der Parameter auchwesentlich kleiner aus, was die Arbeitspunkteinstellung erleichtert. MOS-Transis-toren benötigen viel weniger Fläche als bipolare Transistoren, so dass integrierteMOS-Schaltungen platzsparender und damit auch billiger sind.

7.5.2 Leistungsanwendungen

Gegenüber bipolaren Leistungstransistoren haben MOS-Leistungstransistoreneinige Vorteile. Nebst der viel kleineren Ansteuerleistung fällt ins Gewicht, dass derDrainstrom bei zunehmender Temperatur abnimmt (jedenfalls bei hohen Strömen)und damit die Parallelschaltung von Leistungsbauteilen massiv erleichtert wird. Wirwerden in späteren Kapiteln im Detail auf mögliche Anwendungen von MOS-Leis-tungstransistoren eingehen.

SdID

dUGS-------------- K UGSA Uth–( )⋅ 2 K IDA⋅ ⋅= = =

7.5 Anwendungen von MOS-FETs 33

7.5.3 CMOS-Schaltungen in der Digitaltechnik

CMOS steht für Complementary MOS, also für komplementäre MOS-Transistoren(n-Kanal- und p-Kanal-Transistoren in derselben Schaltung). In dieser Technik sindsehr interessante Schaltungen möglich. Betrachten wir einmal einen CMOS-Inverter (Abbildung 7.36):

Abb. 7.36: CMOS-Inverter (Grundschaltung)

Zunächst eine kurze Beschreibung der Funktionsweise: Für eine hinreichend kleineEingangsspannung (. 0 V, also ein Low) sperrt der n-Kanal-FET mit Sicherheit (eshandelt sich ja um selbstsperrende Typen). Falls die Betriebsspannung grösser istals die Schwellspannung Uth, leitet der obere p-Kanal-FET. Es kann allerdings keinStrom fliessen, wenn der Ausgang nicht mit einem Widerstand belastet ist. Damitist der Ausgang über den leitenden p-Kanal-FET mit der positiven Betriebsspan-nung UDD verbunden und damit im Zustand High. Für eine hohe Eingangsspan-nung (High) wird der p-Kanal-FET sperren und der n-Kanal-FET leiten und so denAusgang mit USS verbinden, also ein Low liefern. Bemerkenswert an dieser Schal-tung ist die Tatsache, dass sie ohne Widerstände auskommt und dass im statischenFall kein Strom fliesst. Dank der Einfachheit der Schaltung (nur zwei MOS-Tran-sistoren, die erst noch sehr wenig Chip-Fläche beanspruchen) sind solche CMOS-Schaltungen sehr billig.

Eben haben wir festgestellt, dass bei CMOS-Schaltungen statisch kein Stromfliesst. Falls wir aber einen Wechsel am Eingang haben, so muss der unvermeidli-che Kondensator zwischen Gate und dem Kanal umgeladen werden. Es wird alsobei jedem Umschaltvorgang die Ladung )Q = C UDD verschoben; kurzzeitig fliesstalso ein Strom. Strom ist ja als verschobene Ladung pro Zeiteinheit definiert; damitist es offensichtlich, dass der Stromverbrauch bei CMOS-Schaltungen proportionalzur Schaltfrequenz zunimmt.

Der Vorteil des geringen Stromverbrauchs kommt also vor allem bei quasi stati-schen Systemen (z.B. Speichererhaltung bei Systemen im stand by Modus) zumTragen. Bei schnell getakteten Systemen ist Vorsicht geboten; oberhalb von etwa

UDD

USS


5 MHz Taktfrequenz sind beispielsweise LS-TTL-Schaltkreise genügsamer.CMOS-Schaltungen sind aber auch etwas langsamer als die bipolaren Technolo-gien, ihre typische Verzögerungszeit liegt bei der Reihe 74HCxx bei 10 ns, alsoetwa gleich schnell wie Standard-TTL. In der gleichen Technik können auch NOR-Gatter realisiert werden, wie Abbildung7.37 zeigt:

Abb. 7.37: NOR-Gatter in CMOS-Technik

Fast symmetrisch zum NOR-Gatter ist das NAND-Gatter realisiert (Abbildung7.38):

Abb. 7.38: NAND-Gatter in CMOS-Technik

Auch diese Schaltungen bestehen ausschliesslich aus MOS-Transistoren. Da ja allelogischen Funktionen unter ausschliesslicher Verwendung von NAND- bzw. NOR-Gattern realisiert werden können, würden diese Grundschaltungen ausreichen, umeine ganze Logik-Familie zu realisieren. Eine Ausnahme müssen wir noch erwäh-nen, nämlich Gatter mit Tristate-Ausgängen. Wie Abbildung 7.39 zeigt, sind auchsolche Ausgänge sehr einfach realisierbar.

UDD

USS

UDD

USS


Abb. 7.39: CMOS-Inverter mit Tristate-Ausgang

Falls der Enable-Eingang auf Low ist, sind der unterste n-Kanal-FET und deroberste p-Kanal-FET in der Ausgangsstufe beide gesperrt, der Ausgang ist also imhochohmigen Z-Zustand. Für EN = High leiten die beiden erwähnten Transistorenund der Inverter funktioniert normal.

In der CMOS-Technik ist noch eine weitere Grundschaltung üblich, das sogenannteTransmission-Gate (Abbildung 7.40):

Abb. 7.40: Grundschaltung des Transmission-Gates

In dieser Schaltung fallen zunächst die beiden mittleren MOS-FETs auf, denn dieAnschlüsse Source und Drain sind nicht eindeutig identifizierbar. In dieser Schal-tung wird die Symmetrie der FET ausgenützt (Drain und Source vertauschen ihreRolle je nach Vorzeichen der Drain-Source-Spannung). Falls der Eingang S mitUDD verbunden ist, wird gleichzeitig der Inverterausgang auf USS gehen und damitsind die beiden mittleren MOS-Transistoren mit Sicherheit gesperrt; IN und OUTsind also getrennt. Ist S mit USS verbunden, so bewirkt das, dass je nach Vorzeichen

UDD

USS

EN

UDD

USS

IN

S

OUT


der Eingangsspannung mindestens einer der beiden mittleren Transistoren leitet undsomit IN und OUT miteinander verbunden sind. Solche Transmission-Gates werdenin der CMOS-Technik häufig verwendet, da sie in vielen Fällen einfachere Rea-lisierungen komplexer Logikfunktionen erlauben (z.B. bei Multiplexern). Beibescheideneren Ansprüchen kann ein Transmission-Gate auch zum Schalten einesanalogen Signals verwendet werden.

Die erste Familie von CMOS-Schaltungen war die Reihe CD4000. Diese Logikkonnte mit Betriebsspannungen bis 15 V betrieben werden und umfasste ein rechtgrosses Spektrum an lieferbaren Logikfunktionen. Allerdings war die Reihe vonden Verzögerungszeiten her nicht vergleichbar mit den damals üblichen TTL-Schal-tungen. Zudem haben die Hersteller für die gleichen Logikfunktionen wie die TTL-Logik andere Pin-Belegungen gewählt, so dass es mit sehr viel Arbeit verbundenwar, eine bestehende TTL-Schaltung auf CMOS-Technik umzubauen. Deshalb hatdiese Reihe nie die grosse Bedeutung erlangt wie die TTL-Technik.

Später wurde das mit der Schaffung der Reihe 74Cxx korrigiert; diese Reihe warvon der logischen Funktion, von der Betriebsspannung und von der Pin-Belegungher identisch mit den TTL-Reihen. Das Handicap war immer noch die deutlich tie-fere Geschwindigkeit. Die Reihe 74HCxx (H steht für High Speed) hat in dieserRichtung grosse Fortschritte gebracht; die Verzögerungszeiten der HC-Reiheentsprechen denen der Reihe 74xx bzw. 74LSxx (tpd . 10 ns). Gegenüber denälteren CMOS-Reihen konnten die Ausgänge auch etwas grössere Ströme liefernbzw. aufnehmen. Es blieb nur noch ein Unterschied, nämlich die H- und L-Pegel.Die folgende Tabelle zeigt die wichtigsten Werte der Reihe 74HCxx und den TTL-Reihen.

Bei diesen elektrischen Kennwerten fällt auf, dass die Ausgangsspannungen derCMOS-Schaltungen praktisch nicht von den Betriebsspannungen abweichen. Im

Parameter 74HCxx 74xx 74LSxx 74ASxx 74ALSxx

UIHmin 3.5V 2V 2V 2V 2V

UILmax 1V 0.8V 0.8V 0.8V 0.8V

UOHmin 4.9V 2.4V 2.7V 2.7V 2.7V

UOLmax 0.1V 0.4V 0.4V 0.4V 0.4V

IIHmin 1µA 40µA 20µA 200µA 20µA

IILmax -1µA -1.6mA -400µA -2mA -100µA

IOHmin -4mA -400µA -400µA -2mA -400µA

IOLmax 4mA 16mA 8mA 20mA 4mA


Gegensatz zu den mit bipolaren Transistoren arbeitenden TTL-Schaltungen tretenhier weder pn-Übergänge noch Sättigungsspannungen auf. Die Ausgangstransis-toren der CMOS-Schaltungen arbeiten ja eigentlich im ohmschen Gebiet desKennlinienfeldes und so ist der Ausgang über den relativ kleinen Kanalwiderstanddes leitenden MOS-Transistors mit der jeweiligen Betriebsspannung verbunden. ImFalle einer sehr hochohmigen Belastung ist die Ausgangsspannung gleich derBetriebsspannung.

Wenn CMOS-Bausteine mit TTL-Bausteinen gemischt werden sollen, muss manvor allem die unterschiedlichen Spannungspegel beachten. Beim Übergang von HCauf TTL gibt es keine Probleme, da die Ausgangspegel des CMOS-Gatters mitSicherheit unter bzw. über den Schwellwerten der TTL-Eingänge liegen. Der Über-gang von TTL- auf HC-Gatter ist hingegen problematisch. Im Zustand Low ergebensich keine Schwierigkeiten, da die maximale Ausgangsspannung der TTL-Schal-tung mit 0.4 V unter dem für CMOS zugelassenen Maximalwert von 1 V liegt. ImZustand High liefert die TTL-Schaltung mit Sicherheit noch 2.4 ... 2.7 V, also weni-ger als die minimal geforderten Eingangsspannung von 3.5 V bei der CMOS-Schal-tung. Man kann durch Zuschalten eines pull up Widerstandes an den TTL-Ausgangdie Ausgangsspannung im Zustand H anheben, so dass auch diese Kopplung ein-wandfrei funktioniert (Abbildung 7.41).

Abb. 7.41: Übergang von TTL auf CMOS

Der Widerstand Rp darf gross werden, da er praktisch nur durch den sehr kleinenEingangsstrom der CMOS-Schaltung belastet wird. Damit aber die Geschwin-digkeit der Schaltung nicht leidet, sollte man den Widerstand eher klein wählen,damit die Eingangskapazität der CMOS-Schaltung rasch aufgeladen wird.

Die Schaffung der Reihe 74HCTxx (das T steht für TTL-Kompatibilität) hat auchnoch dieses letzte Problem aus der Welt geschafft; diese Reihe ist vollständig kom-patibel zu den TTL-Reihen und arbeitet mit denselben Pegeln. Der Aufbau vongemischten Schaltungen ist problemlos und erfordert keine pull up Widerständemehr. Die Reihen 74HCxx und 74HCTxx sind heute erste Wahl, wenn es nicht aufbesonders hohe Geschwindigkeit ankommt.

5 V

TTL CMOS

Rp


7.6 Übungsaufgaben und Kontrollfragen

7.6.1 Übungsaufgaben

28. Daten des JFET: UP = -2 ... -6 V, IDSS = 3 .. 9 mA

Abb. 7.42: Schaltung zu Aufgabe 28

In welchen Grenzen kann der Ruhestrom IDA schwanken?

29. Daten des JFET: UP = -3 ... -6 V, IDSS = 4 ... 8 mA


Gesucht sind der Sourcewiderstand RS und das Verhältnis R1/R2 für einenRuhestrom IDA = 2 mA ± 10%.

30.


1 kΩ1 MΩ

IDA+12 V

RSR2

R1IDA

+24 V

RSRG

RD

C1

UDD

CSu1 u2

7.6 Übungsaufgaben und Kontrollfragen 39

Gesucht ist die untere Grenzfrequenz fg dieser Verstärkerstufe. Der Kon-densator C1 soll bei der Rechnung vernachlässigt werden, also für alle Fre-quenzen als Kurzschluss betrachtet werden.

31.


Berechne die Spannungsverstärkung dieser Schaltung (Hinweis: Man ver-suche, die „ideale“ Verstärkung -RD/RS auszuklammern) und vergleiche dasResultat mit dem der entsprechenden Schaltung mit bipolaren Transistoren(Emitterschaltung mit Gegenkopplung).

32.


Berechne mit Hilfe der Kleinsignalersatzschaltung die Spannungsver-stärkung dieser Verstärkerstufe.

33. An einem n-Kanal-MOS-FET wurden die folgenden Wertepaare für ID undUGS gemessen (im Abschnürbereich):

Bestimme daraus die Schwellspannung Uth und die FET-Konstante K.

UGS /V 3.3 3.39 3.51 3.59 3.7 3.95

ID /mA 25 50 100 150 250 500

RSRG

RD

C

UDD

u1 u2

RCR2

R1C

UCC

u1 u2


7.6.2 Fragen zur Lernkontrolle

Es wird erwartet, dass die folgenden Fragen ohne im Buch nachzuschlagen beant-wortet werden können.

1 Weshalb haben p-Kanal-FET bei gleicher Geometrie schlechtere Eigen-schaften als n-Kanal-Transistoren und welches sind diese Eigenschaften?

2 Weshalb darf bei einem n-Kanal-JFET die Spannung UGS nicht positiv wer-den? Was geschieht, wenn diese Bedingung verletzt wird?

3 Unter welchen Bedingungen ist die Transferkennlinie verwendbar?

4 Wie lautet die FET-Gleichung für einen JFET im Abschnürbereich?

5 In welcher Grössenordnung liegen die möglichen Werte für IDSS bei JFET?

6 Nenne Synonyme (andere Bezeichnungen) für selbstleitende bzw. selbst-sperrende FETs.

7 Welches ist das Hauptanwendungsgebiet für MOS-FETs?

8 Sind JFET empfindlich auf statische Aufladung?

9 Wie verhält sich der Stromverbrauch von CMOS-Schaltungen in Abhän-gigkeit von der Taktfrequenz?

10 Welche CMOS-Familie ist vollständig kompatibel zu den TTL-Familien?

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