PROGRAMM

3. – 4. März 2016

Institut für Theoretische Elektrotechnik

Fakultät für Elektrotechnik und Informatik

Wissenschaftlicher Tagungsleiter: Prof. Dr.-Ing. Wolfgang Mathis

Leibniz Universität Hannover

Germany

TAGUNGSPROGRAMM DONNERSTAG 03.03.2016

12.00 -12.10 ERÖFFNUNG

Tagungsleiter

1. Sitzung über Sigma-Delta Modulatoren

Sitzungsleiter: GERFERS, F.; TU Berlin

12:10 - 12:30; Wagner, J.; M. Ortmanns Universität Ulm Erstellung eines zeitkontinuierlichen SD Modulators unter Zuhilfenahme von www.sigma-delta.de

12:30 - 12:50; Chi, J.; R. Ritter, J. Anders, M. Ortmanns Universität Ulm Colored vs. White Jitter in Continuous-Time Lowpass and Bandpass SD Modulators

12:50 – 14:00 MITTAGSPAUSE

Keynote Beitrag (invited) Sitzungsleiter: MATHIS, W.; Universität Hannover

14:00 – 14:30; Toepfer, H. TU Ilmenau Superconductive Digital and Mixed-Signal Circuits Sitzung über Mixed-Signal Schaltungen

Sitzungsleiter: KLAR, H.; TU Berlin 14:30 - 14:50; Martev, D.; S. Hampel TU München; INTEL München Fully Synthesized Time-to-Digital Converter 14:50 - 15:10; Kammara, A. C., A. König TU Kaiserslautern Sensor Voltage to Differential Spike Time Transduction for Robust Sensor-to-Spike-to-Digital Conversion Sitzung über Elektronik in der Medizintechnik Sitzungsleiter: ORTMANNS, M.; Universität Ulm

15:10 – 15:30; Rajabzadeh, M.; M. Kuhl Universität Freiburg Bio-potential pre-amplifiers with reduced transistor count for optimized area and NEF efficiency

15:30 – 15:50; Meyer, A.; J. Kirchner, G. Fischer Friedrich-Alexander-Universität Erlangen-Nürnberg EKG-Messung mittels passiver kapazitiv gekoppelter Elektroden

15:50 – 16:10 KAFFEEPAUSE

16:10 – 16:30; Nikas, A.; M. Völker, L. Klein, J. Hauer, R. Ruff, K.-P. Hoffmann Fraunhofer IIS, Erlangen; Fraunhofer IBMT, St. Ingbert 8-kanaliger ASIC zur Erfassung von Muskelaktions-potentialen in einem Implantat zur Regelung von Hand-prothesen

16:30 – 16:50; Prochaska, M.; F. Freund, M. Streitenberger Ostfalia University of Applied Science Hannover; University of Applied Science and Arts Linearization of Thermistor-based biomedical Sensors by Emitter-Coupled Multivibrators

16:50 - 17:10; Maurath, D. TU Berlin Zeitbasiertes Energie-Harvesting Konzept und CMOS-Chip zur Reduzierung der Minimalleistung

Sitzung über Optical Electronic Systems Sitzungsleiter: ANDERS, J.; Universität Ulm

17:10 – 17:30; S. Lakshminarayanan, O. Bachmann, K. Hofmann TU Darmstadt A Mixed-Signal ASIC for an RF Optical Transceiver Module for FTTH Applications

17:30 – 17:50; Runge, M.; F. Gerfers, W. Mathis TU Berlin; Universität Hannover Analysis and Modeling of Low-Noise Optical Sensor Readout Architectures

Sitzung über Education in Microelectronics Sitzungsleiter: KILLAT, D.; TU Cottbus-Senftenberg

17:50 – 18:10; Weber, H.; M. Reit, W. Mathis Universität Hannover Projektarbeit als Lernkonzept für integrierte analoge Schaltungen

18:15 ENDE DER SITZUNGEN

Gemeinsames Abendessen

TAGUNGSPROGRAMM FREITAG 04.03.2016

2. Sitzung über Sigma-Delta Modulatoren

Sitzungsleiter: GERFERS, F.; TU Berlin

9.10 -9.30; Patrick Vogelmann, Michael Haas, Jens Anders, Maurits Ortmanns Universität Ulm Design eines Sample-and-Hold Verstärkers für einen 16-Bit SD-Modulator in 180nm CMOS

Sitzung über Nano-Bauelemente und Schaltungen

Sitzungsleiter: TOEFER, H.; TU Ilmenau 9:30 - 9:50; Nedelcu, S.; M. Voelker, N. Schuhmann, J. Hauer Fraunhofer-Institut für Integrierte Schaltungen, Erlangen Dynamic body bias for 22nm FD-SOI CMOS Technology

9:50 - 10:10; Ruic, D.; Ch. Jungemann RWTH Aachen Rauschen in nanometergroßen nMOSFETs

Keynote Beitrag (invited) Sitzungsleiter: MATHIS, W.; Universität Hannover

10:10 – 10:40; M. F. Snoeij, V. Schaffer, S. Udayashankar, M. V. Ivanov; B. Mieck* Texas Instruments Freising; *Texas Instruments Hannover Contactless Current Sensing with Fully Integrated Magnetic-Field Sensor by Texas Instruments

10:40 – 11:00 KAFFEEPAUSE

Sitzung über elektronische Messtechnik

Sitzungsleiter: KILLAT, D.; Brandenburgische Technische Universität Cottbus-Senftenberg

11:00 - 11:20; Funk, T. P. Renz, B. Wicht Robert Bosch Zentrum für Leistungselektronik; Hochschule Reutlingen Vollintegrierte 160MHz Strommessung mit On-chip Rogowski Spule 11:20 - 11:40; Djekic, D.; M. Ortmanns, G. Fantnery, J. Anders Universität Ulm Linearisierte Pseudo-Widerstände mit hoher Robustheit für die Raster-Ionenstrommikroskopie

Auswählte Themen der Analogtechnik Sitzungsleiter: WICHT, B.; Hochschule Reutlingen

11:40 - 12:00; K. Kyamakya, J. C. Chedjou, N. A. Akwir Universität Klagenfurt On the feasibility of a CNN based and voltage-controlled dynamically tunable analog low/band pass filter

12:00 - 12:20; Petersen, Ch.; D. Killat Brandenburgische Technische Universität Cottbus-Senftenberg Analyse parasitärer Impedanzen in einem Buck- Wandler mit LiPo-Batterien

12:30 – 13:30 MITTAGSPAUSE

Auswählte Themen der Analogtechnik Sitzungsleiter: PROCHASKA, M.; Ostfalia University of Applied Science

13:30 - 13:50; Bremer, J.; W. Mathis Universität Hannover Entwurfskonzept für varaktor-basierte RF CMOS VCOs auf der Grundlage nichtlinearer Methoden

13:50 - 14:00; Kammara, A. C., A. König TU Kaiserslautern Pseudo-Hierarchical Optimization Strategies for Transparent Analog Design Automation

14:00 - 14:20; Burdiek, B. NXP Hamburg AM/FM/DAB3 Active Antenna LNA

GEGEN 14:30 ENDE DER SITZUNGEN

FARWELL MEETING

Erstellung eines zeitkontinuierlichen Σ∆ Modulatorsunter Zuhilfenahme von www.sigma-delta.de

Johannes Wagner und Maurits OrtmannsInstitut fur Mikroelektronik, Universitat Ulm, D-89081 Ulm

Email: johannes.wagner@uni-ulm.de

Zusammenfassung—In diesem Abstract wird ein Design-Tool fur den Entwurf von zeitkontinuierlichen Σ∆ Mo-dulatoren vorgestellt. Die bewahrte Methodik nutzt denEntwurf eines zeitdiskreten Σ∆ Modulators und dessenUmwandlung in eine zeitkontinuierliche Entsprechung imAnschluss. Dieses Vorgehen ist stark vom Wissen und derErfahrung des Entwicklers abhangig. Das hier gezeigteTool ermoglicht den direkten Entwurf eins zeitkontinu-ierlichen Modulators ohne umfangreiches Wissen uberΣ∆ Modulatoren. Es erlaubt weiterhin die Vorgabe ei-ner Signalubertragungsfunktion und die Integration vonMethoden zur Kompensation von Excess-Loop-Delay.

I. EINLEITUNG

Zeitkontinuierliche Σ∆ Modulatoren stellen aufgrundihrer hohen Geschwindigkeit und ihrer Eigenschaften alsFilter den Stand der Technik fur viele unterschiedlicheAnwendungsbereiche dar. Bei der etablierten Entwurfs-methodik wird zunachst ein zeitdiskreter Σ∆ Modulatorerstellt und im Anschluss in einen zeitkontinuierlichenModulator transformiert oder auf bereits vorhandeneArchitekturen zuruckgegriffen. Nichtidealitaten lassensich hierbei nicht ohne Weiteres berucksichtigen. DieErfahrung und das hierfur benotigte anspruchsvolle Wis-sen uber Filterstrukturen und Transformationen habenstarken Einfluss auf das Ergebnis. Um den Entwurfspro-zess zu erleichtern und zu beschleunigen kann das aufwww.sigma-delta.de frei verfugbare Tool herangezogenwerden [1]. Es nutzt eine heuristische Suche basierendauf einem genetischen Algorithmus. Die parallelisierteImplementierung auf einer Grafikkarte ermoglicht sehrkurze Berechnungszeiten im Bereich von Sekunden. DieBenutzeroberflache ist plattformunabhangig mit Web-Technologien realisiert und in Abbildung 1 dargestellt.

II. OPTIMIERUNG EINES MODULATORS

Das Design-Tool unterstutzt derzeit zeitkontinuierlicheΣ∆ Modulatoren bis zu vierter Ordnung. Es ist moglich,eine begrenzte Transitfrequenz, endliche Verstarkungund begrenzte Signalamplituden der Integratoren bei

Abbildung 1. Bildschirmfoto des Tools

der Optimierung zu berucksichtigen. Kombinationen vonRuckkoppel- und Vorwartspfaden sind ebenso moglich,wie das Einbeziehen von Resonatoren und proportionalerPfade der Integratoren [2]. Ferner unterstutzt jeder DACin den Ruckkoppelpfaden das Setzten einer individuellenSignalform, einer Verzogerung und der Art der Einkopp-lung in den jeweiligen Integrator. Auf diese Weise istes moglich, mehrere Methoden zur Kompensation vonExcess-Loop-Delay zu realisieren [3]. Der Optimierungkann zusatzlich eine Signalubertragungsfunktion durchverschiedene Beschrankungen vorgegeben werden, wasdas Design-Tool wiederum von den bisher verwendetenEntwurfsmethoden abhebt.

Als Ergebnis stehen das Signal-Rausch-Verhaltnis, dieinternen Signalamplituden, das zugehorige Spektrum, dieSignalubertragungsfunktion und die berechneten Filter-koeffizienten zur Verfugung.

LITERATUR

[1] J. Wagner, T. Bruckner, and M. Ortmanns, “Uni UlmΣ∆Synthesis Tool.” [Online]. Available: www.sigma-delta.de

[2] T. Bruckner, C. Zorn, J. Anders, J. Becker, W. Mathis, andM. Ortmanns, “A gpu-accelerated web-based synthesis tool forCT Σ∆ modulators,” Circuits and Systems I: Regular Papers,IEEE Transactions on, vol. 61, no. 5, pp. 1429–1441, May 2014.

[3] J. Wagner, R. Ritter, and M. Ortmanns, “Using www.sigma-delta.de to rapidly obtain ELD compensated CT Σ∆ modula-tors,” in ISCAS 2016, Montreal, Canada, 2016.

Colored vs. White Jitter in Continuous-TimeLowpass and BandpassΣ∆ Modulators

Jiazuo Chi, Rudolf Ritter, Jens Anders, and Maurits OrtmannsE-Mail: {jiazuo.chi, rudolf.ritter, jens.anders, maurits.ortmanns}@uni-ulm.de

Institute of Microelectronics, University of Ulm, D-89081Ulm

Abstract—Continuous-time (CT) Σ∆ modulators arewell-known for their sensitivity to jitter. While ADCdesigners typically model the clock imperfection as RMSjitter, the performance of clock generators is most oftendescribed in terms of phase noise. This paper approachesthis problem by comparing the effect of both phasenoise and jitter as measures for non-ideal clocks on theperformance of CT Σ∆ modulators. The jitter-inducednoise is shown to be a convolution in the frequency domainbetween the clock phase noise and the derivative of themodulator output. Simulations on lowpass and bandpassmodulators show that depending on the shape of the phasenoise, the SNR of the modulator can be limited by theinput signal or the quantization noise. Therefore, clockphase noise should be specified in the frequency domainto allow an accurate estimation on the output spectrumand performance of CT Σ∆ modulators.

I. INTRODUCTION

In previous publications, jitter is commonly specifiedas a single number - the RMS jitter, and its influenceon Σ∆ modulators is quantified accordingly in analysisand simulation. This correspondence between jitter andSNR of Σ∆ modulator can only be obtained under theassumption of a certain noise model, typically Gaussiandistributed white noise [1]. It has been shown thatdifferent models of clock jitter lead to vastly distinc-tive performance ofΣ∆ modulators [2], [3]. Therefore,jitter, as a single number, cannot fully characterize theinfluence of clock uncertainty on CTΣ∆ modulators.Phase noise, on the other hand, provides more detailedinformation on clock uncertainty, and offers a means offrequency domain analysis.

II. JITTER ANALYSIS

It is shown that the IBN of CTΣ∆ modulators in thepresence of clock phase noise can be predicted by theconvolution between the phase noise and the derivativeof the ideal modulator output without phase noise, forboth LP and BP modulators. This convolution can onlybe obtained with the knowledge of phase noise, not

−60 −50 −40 −30 −20 −10 00

20

40

60

80

100

input amplitude (dBFS)

SN

R (

dB)

without phase noisewhite phase noisePLL phase noise

Fig. 1. SNR vs. input amplitude for thefs/4 CT BPΣ∆ modulatorusing NRZ DAC, without/with white/PLL phase noise in the clock.SNR is dependent on the input amplitudes.

with jitter. Furthermore, two phase noise models are twoexemplary cases. The wide-band white noise has a noisebandwidth equal tofs, thus only 1/OSR of the total jitterpower affects the IBN. On the other hand, the entire jitterpower appears in-band for the narrow-band PLL phasenoise, because it has a bandwidth much smaller than thebandwidth of theΣ∆ modulator. For more general casesin which the PLL bandwidth the modulator bandwidthare comparable, the afore-mentioned convolution hasto be acquired through calculation/simulation, in orderto accurately evaluate the performance of the CTΣ∆

modulators.

REFERENCES

[1] O. Oliaei, “Clock jitter noise spectra in continuous-time delta-sigma modulators,” inCircuits and Systems, 1999. ISCAS’99.Proceedings of the 1999 IEEE International Symposium on,vol. 2. IEEE, 1999, pp. 192–195.

[2] M. Ortmanns, F. Gerfers, and Y. Manoli, “Fundamental limitsof jitter insensitivity in discrete and continuous-time sigmadelta modulators,” inCircuits and Systems, 2003. ISCAS’03.Proceedings of the 2003 International Symposium on, vol. 1.IEEE, 2003, pp. I–I.

[3] Y.-S. Chang, C.-L. Lin, W.-S. Wang, C.-C. Lee, and C.-Y. Shih,“An Analytical Approach for Quantifying Clock Jitter Effects inContinuous-Time Sigma-Delta Modulators,”IEEE Transactionson Circuits and Systems I: Regular Papers, vol. 53, no. 9, pp.1861–1868, Sep. 2006.

Superconductive Digital and Mixed-Signal Circuits

Hannes Toepfer Institute of Information Technology Advanced Electromagnetics Group

Technische Universität Ilmenau, D-98693 Ilmenau, Germany

Email: hannes.toepfer@tu-ilmenau.de

Abstract—This contribution describes how superconductive digital electronics can be used to improve the usability of superconductive sensors and detectors. As a result, the outstanding sensitivity of such devices becomes available at a system level. These research issues are described, results are explained and illustrated.

I. INTRODUCTION Superconductive microelectronics is based on

quantum-mechanical effects taking place in superconductors and Josephson junctions. The corresponding circuit elements are operable at characteristic frequencies in the range of tens to hundreds of GHz – depending on the material used. The interesting feature is the unique combination of high-speed phenomena at a very low energy level. In particular, the very low power dissipation of only 0.1 μWatt per gate at 100 GHz opens the possibility for creating integrated circuits which are significantly faster while dissipating much less energy than semiconductor electronics [1]. As of today, functional and complex circuits like microprocessors and analog-to-digital converters for scientific and commercial applications have been demonstrated. Recent activities are devoted towards the development of superconductive computers for being used in data centers [2].

Due to the low energy levels of interaction with electromagnetic quantities, superconductive devices form also the base for the most sensitive sensors for magnetic fields as well as for very sensitive radiation detectors. Today, their application in biomedical, technical, and geophysical inspection and as detectors for electromagnetic waves / photons from microwaves to X-rays is well established. Applications of such sensors are already now of proven impact in a variety of fields being of importance for our contemporary quality of life.

They include: • resources and environment, • health care, • security and mobility, • information and communication technology, • improved production processes, • standardization and measurement. A detailed overview is given in [3]. This contribution reports on recent activities

towards combining the outstanding sensitive properties of superconducting structures with the low-power operation of superconducting digital electronics. This leads to mixed-signal circuits composed of analog parts and digital electronics for signal conditioning. This approach provides a viable way for system integration.

Besides a survey of the underlying principles, the technological basis, the state of the art for implementing circuits will be described and illustrated.

REFERENCES [1] K. K. Likharev and V. K. Semenov "RSFQ logic/memory

family: A new Josephson-junction technology for sub-terahertz-clock-frequency digital systems", IEEE Transactions on Applied Superconductivity., 1 (1991) no. 1, pp.3 -28

[2] IARPA LAUNCHES PROGRAM TO DEVELOP A SUPERCONDUCTING COMPUTER (December 3, 2014) http://www.iarpa.gov/images/files/programs/c3/C3_press_release.pdf

[3] S. Anders, M.G. Blamire, F.-Im. Buchholz, D.-G. Crete, R. Cristiano, P. Febvre, L. Fritzsch, A. Herr, E. Il'ichev, J. Kohlmann, J. Kunert, H.-G. Meyer, J. Niemeyer, T. Ortlepp, H. Rogalla, T. Schurig, M. Siegel, R. Stolz, E. Tarte, H.J.M. ter Brake, H. Toepfer, J.-C. Villegier, A.M. Zagoskin and A.B. Zorin: ”European roadmap on superconductive electronics - status and perspectives“. Physica C: Superconductivity 470 (2010), no. 23-24, pp. 2079-2126

Fully Synthesized Time-to-Digital ConverterDimo Martev

Institute for Electronic Design AutomationTechnische Universitat Munchen

Email: dimo.martev@tum.de

Sven HampelIntel Germany

47259 DuisburgEmail: sven.hampel@intel.com

Abstract— We present a fully synthesizable time-to-digitalconverter (TDC), including the underlying design approach; thiscircuit can not be covered by the traditional STA approach. Thedesign has technology-independent description in VHDL. Thedesign flow is based on VLSI tools for synthesis and automatedplace and route. The synthesizable design is fully generic andcan be easily modified and adapted for various applications andrequirements. By optimizing it for a given task, the reuse allowsfor power and area optimization according to the application.The TDC achieves resolution of 8.7 ps and occupies 1200 µm2.

I. INTRODUCTION

Today’s requirements on the mobile devices for low powerconsumption and growing feature set is pushing cellularchipset market into using the latest technology nodes. How-ever, they are known to increase the effort for full-customschematic and layout design. To overcome this limitation,the usage of design synthesis and automated place-and-routetools also for RF building blocks should be investigated. Thepresented standard-cell-library based time-to-digital converter(TDC) should serve as an exemplary block on the path towardsfully-synthesizable transceivers.

II. TDC ARCHITECTURE AND DESIGN FLOW

The TDC measures time intervals in digital phase-lockedloops, where it operates as a phase detector. The TDC mea-sures the phase difference between a reference signal and thedigitally-controlled oscillator output [2] and converts this timeor phase difference in a digital word.The selected architecture is a TDC in looped configuration,where a delay line is closed in a loop, allowing for extendedmeasurement intervals [1]. The architecture consists of controllogic for start and stop, TDC core and digital post-processing.(See Fig. 1)The TDC operates as follows: the start signal propagatesthrough the delay line and the stop signal is the clock ofthe sampling elements. Thus, on the rising edge of the stopsignal a snapshot of the delay line is taken. The position atwhich the signal transition is detected gives information ontime difference between start and stop signal.The basic performance figures of the TDC are the resolutionand the maximum time interval for the measurement. Addi-tionally, TDCs exhibit linear and non-linear errors limitingtheir performance. These errors are caused by the analogperformance of the circuitry.The design and layout are done in a way that minimizes thelinear and non-linear errors in the design.

EN

EN

odd_b

odd_t

start

stop

stop

stop

Controllogic

ref_ph

del

en

FF16

1631Digitallogic5

T_core B_tdc

count

10count

cnt_b

10

cnt_b

030

1 8 1514729 162428

2

Fig. 1. TDC architecture

Fig. 2. TDC core layout and routing

The sources of non-linear errors are concentrated in the coreblock and the control logic block contributes with linear offseterror. Fig. 2 shows the TDC core layout.Details on the design decisions and design flow will bediscussed.

III. TDC PERFORMANCE

Post-PnR RC-extracted simulations show resolution of 8.7ps, max DNL 0.5 LSB and rms DNL of 0.17 LSB. Fig. 3shows the DNL for each code of the TDC.

REFERENCES

[1] S. Henzler. Time-to-digital converters. Springer, 2010.[2] R. Staszewski, J. Wallberg, and e. a. Rezeq. All-digital pll and transmitter

for mobile phones. Solid-State Circuits, IEEE Journal of, Dec 2005.

Fig. 3. Simulated DNL of the TDC

Sensor Voltage to Differential Spike Time Transduction forRobust Sensor-to-Spike-to-Digital Conversion

Abhaya Chandra Kammara, and Andreas König, ISE, TU Kaiserslautern

Advantageous ADCs, in particular, for aggressively scaledtechnologies, move towards robust mostly digital implementations tominimize vulnerability of the analog units. Sigma-Delta and the morerecent Time-to-Digital converters (TDC) are concepts based on mostlydigital CMOS-friendly structures [1]. In this work, we present a bio-inspired alternative based on peripheral and auditory nervous systems.However, symmetry and adaptiveness as well as variable resolution areadvantages of the novel approach based on Jeffress model andcoincidence detectors [2]. Fig. 1 shows the block diagram of theprototype chip, designed to interface, e.g., with commercial Wheatstonebridges and convert voltage to spike to digital in robust differentialscheme. The proof-of-principle chip has a programmable resolution of8-13 bits, with a sampling rate from dc-150 kHz, area of 8.5mm2 ,28,200 transistors in 350 nm ams technology. The use of differential

time interval codes for processing have significant advantages over singleended time codes like PWM, rate codes etc. including capabilities for auto-zeroing, higher span with shorter time intervals etc. The reconfigurable SSC(Fig. 3) allows for a change in the time interval span, which can be used tocorrect non-linearities, deviations (The worst case speed shown in Fig. 4 wascorrected on simulation level using this circuit), and also control the span ofthe time intervals for different sensor nodes. In future work, we target onimplementing in a nano-scale tech to show the portability, improvement inresolution, sampling rate, while maintaining its robustness.

References:

[1] Henzler Stephan. Time-to-Digital Converters, volume 29 of Springer Seriesin Advanced Microelectronics. Springer Netherlands, 1 edition, 2010. ISBN 978-90-481-8628-0

[2] A. C. Kammara and A. König. Robust ADCs for Dependable Integrated Measurement Systems based on AdaptiveNeuromorphie Spiking Realization. In: Tagungsband des XXVIII Messtechnisches Symposium des Arbeitskreises derHochschullehrer für Messtechnik e. V. (AHMT), pp., Ilmenau, Sept, 2015.

Figure 2: Block diagram of SSDCα with multiple Sensor to Spike converters (SSCs) Figure 1: Layout of SSDCα with the

components described in Fig. 2

Figure 3: Reconfigurable SSC taking differentialvoltage inputs and providing differential current outputs, which are then converted to differential time by spiking neuron circuit.

Figure 4: Worst Case analysis for SSC

Bio-potential pre-amplifiers with reduced transistorcount for optimized area and NEF efficiency

Mahdi Rajabzadeh, Matthias KuhlFritz Huettinger Chair of Microelectronics, Department of Microsystems Engineering - IMTEK,

University of Freiburg, GermanyEmail: Kuhl@imtek.de

Bio-signals are used for diagnosing diseases and helpingdisabled people in retaining their lost abilities. These signalsare recorded with the help of pre-amplifiers, mainly cate-gorized as invasive and non-invasive, resulting in differentrequirements. Since invasive pre-amplifiers are placed insidethe body, they have to be of small area and low powerconsumption, in order to prevent any strain of the surroundingtissue. Non-invasive designs permit slightly increased area andpower budgets; however, being placed outside the body, theyare in need of a better noise performance, as they have tosense neuronal activity over larger distances than their invasivecounterparts.

This work presents the design of two fully-integrated pre-amplifiers, one invasive and one non-invasive. Both pre-amplifiers utilize an inverter based architecture [1], which canachieve better specifications than other configurations such aslower noise level and higher band width, while consumingless area and power, due to summation of gm of two inputtransistors (PMOS and NMOS). An in-depth analysis of theinverter based architecture has been carried out in order todesign optimized pre-amplifiers in terms of area, noise andpower specifications. The resulting design utilizes only fourtransistors for the input stage and one transistor as currentsource, which is connected to a common mode feedback(CMFB) system in order to reduce the overhead area ofbiasing. Using only two transistors in the CMFB circuitalso helps to diminish the total area and power consumption(Figure 1).

The designed pre-amplifiers are realized in a 180 nm CMOStechnology provided by X-FAB. Nominal simulations are doneat 27 °C. For the invasive pre-amplifier, these simulationsresult in a midband gain of 28.7 dB, lower and upper cut offfrequencies of 750 mHz and 35 kHz (CL = 1 pF), respectively,input referred noise voltage of 7.9 µVrms (integrated from 750mHz to 35 kHz), power consumption of 490 nW at Vdd of 1 V,and both CMRR and PSRR greater than 65 dB. All elementsof the invasive pre-amplifier and its biasing allocate an areaof 5000 µm2, which is almost twice as small as currentlyavailable state of the art [2]. For the non-invasive design,the same midband gain of 28.7 dB has been achieved withwider cut-off frequencies of 13 mHz and 106 kHz. The inputreferred noise voltage is approximately 7× lower (1.1 µVrms)than for the invasive design. Both PSRR and CMRR haveincreased by 10 dB to 75 dB. Area and power consumption

+

- +-

C2

C2

Rfb

Rfb

UoutUin

C1

C1

CL

CL

Uin,n

Mp,1

Mn,2

M5UCMFB

Mp,2

Mn,1

Uout,nUout,p Uin,pMCM,1 MCM,2

Vdd

Fig. 1. Circuit diagram of the pre-amplifier architecture. The reducedtransistor count offer an NEF down to 1.2.

are 0.22 mm2 and 115.2 µW at Vdd of 1.2 V, respectively.The use of the inverter based architecture and the holisticoptimization facilitates a noise efficiency factor (NEF) of 1.2for the invasive and 1.3 for the non-invasive pre-amplifier,which are close to the theoretical limit of 1.

REFERENCES

[1] P. Harpe et al., “A 3nw signal-acquisition IC integratingan amplifier with 2.1 NEF and a 1.5 fj/conv-step ADC,”in IEEE ISSCC, 2015, pp. 1–3.

[2] M. Kuhl and Y. Manoli, “A 0.01 mm 2 fully-differential2-stage amplifier with reference-free CMFB using anarchitecture-switching-scheme for bandwidth variation,” inIEEE ESSCIRC 2015, pp. 287–290.

EKG-Messung mittels passiver kapazitivgekoppelter Elektroden

Andreas Meyer, Jens Kirchner und Georg FischerLehrstuhl für Technische Elektronik,

Friedrich-Alexander-Universität Erlangen-Nürnberg,D-91058 Erlangen, Deutschland

Email: jens.kirchner@fau.de

I. HINTERGRUND

Kapazitiv gekoppelte Elektroden zur EKG-Erfassungerschließen seit einigen Jahren Anwendungsgebiete jen-seits der klinischen Routine: Während dort zumeist gal-vanisch gekoppelte, insbesondere Nasselektroden zumEinsatz kommen, die direkten Hautkontakt erfordern undwegen des austrocknenden Elektrolytgels nur für kurzeMessungen geeignet sind, erlauben kapazitive Elektro-den Langzeit-Messungen und die Integration in Alltags-gegenstände wie Kleidung, Autositze oder Betten.

Stand der Technik ist dabei eine aktive Ausführung,bei der direkt an der Elektrode das anliegende Signalverstärkt wird, bevor es in einem Differenzverstärkermit dem Signal einer zweiten Elektrode zusammen-geführt wird. Allerdings führen in diesem Ansatz dieToleranzen der verwendeten aktiven Bauelemente zuasymmetrischem Übertragungsverhalten in den beidenKanälen, sodass die Gleichtaktunterdrückung wesentlichbeeinträchtigt wird. Um diesem Problem entgegenzu-wirken und den Gleichlauf der Pfade von Elektrodebis Differenzverstärker zu verbessern, wurde ein EKG-System mit rein passiven Kanälen entwickelt.

II. METHODEN

Für die Aufnahme der Messsignale wurden möglichstgroßflächige Elektroden mit jeweils 20 cm2 Fläche ver-wendet. Da zwischen Elektrode und Differenzverstärkerauf eine Verstärkung der Einzelsignale verzichtet wur-de, ist auf dieser Strecke eine möglichst verlust- undstörungsfreie Übertragung entscheidend. Hierfür wurdedie jeweilige Leitung mit einer Ummantelung versehen,die auf demselben Potential wie die zugehörige Elek-trode gehalten wird. Hierdurch werden äußere Störein-flüsse aktiv abgeschirmt, gleichzeitig werden durch denBootstrap effektiv keine durch die Elektroden und dieSignalleitungen hervorgerufenen parasitischen Eingangs-kapazitäten wirksam.

Ferner wurde ein Differenzverstärker mit möglichstgeringer Eingangskapazität und hoher CMRR gewählt.Um die Gleichtaktunterdrückung im Gesamtsystem zu-sätzlich zu erhöhen, wurde eine Bezugspotentialsteue-rung eingesetzt. Hierbei wird die Common-Mode-Störung über eine dritte Elektrode invertiert und verstärktin den Körper des Patienten zurückgespeist (sog. „drivenright leg circuit“).

Schließlich wurde eine Baseline-Drift, hervorgerufendurch Ladungsansammlungen an den Elektroden, mit-tels langsamem Feedback korrigiert, indem Gleichspan-nungsanteile am Ausgang des Instrumentenverstärkersals Referenzspannung an diesen zurückgegeben werden.

III. ERGEBNISSE

Mit den beschriebenen Maßnahmen wurde ein stabilesEKG-Signal erhalten, das in der ersten Verstärkerstufeum einen Faktor 100, in der zweiten um einen Faktor2000 verstärkt werden konnte.

Exemplarische Messungen durch ein Baumwoll-T-Shirt hindurch zeigten in jedem Herzzyklus des aufge-nommenen EKGs deutlich den QRS-Komplex, der sichzur Detektion von Arrhythmien eignet, sowie die T-Welle. Die P-Welle war vereinzelt zu erkennen. Ver-gleichbare Ergebnisse wurden bei Messungen durch Pa-pier und Plastikfolie hindurch erzielt.

IV. FAZIT

Das entwickelte System ermöglicht die kontaktloseMessung der elektrischen Herzaktivität durch verschie-dene Materialien hindurch und erzielte dabei rausch-und interferenzärmere Ergebnisse als vergleichbare Sys-teme mit kapazitiv gekoppelten Elektroden in aktiverAusführung. Das System eignet sich damit für diverseAnwendungsbereiche, beispielsweise für den Einsatz aufeinem Rückenpflaster oder zur Integration in Kleidung.

8 kanaliger ASIC zur Erfassung von Muskelaktionspotentialen in einem Implantat zur

Regelung von Handprothesen

Antonios Nikas, Matthias Völker, Leonhard Klein, Johann Hauer

Fraunhofer IIS, Am Wolfsmantel 33, 91058 Erlangen

Email: antonios.nikas@iis.fraunhofer.de

Roman Ruff, Klaus-Peter Hoffmann Fraunhofer IBMT,

Ensheimer Straße 48, 66386 St. Ingbert

Abstract— Wir präsentieren ein implantierbares System zur Aufnahme von myogenen Aktivitäten. Der gefertigte ASIC erfasst 8 Kanäle mit einer Abtastfrequenz von 5.4kHz. Die gemessene SNR beträgt 56dB bei einer Verstärkung von 1200 V/V.

I. AUFNAHME-ASIC Von den einfachen Bein- und Handnachbildungen

des Altertums bis zu den modernen mechatronischen Prothesen der Neuzeit war es ein langer Weg. Dennoch ist das biologischen Vorbild immer noch weit entfernt. Eine mögliche Lösung die Steuerung einer Handprothese naturgetreuer zu gestalten ist über EMG-Signale. Über Elektroden werden Muskelsignale von einem Aufnahme-ASIC (Abbildung 1) erfasst, über einen Mikrocontroller vorverarbeitet und auf eine externe Plattform zur Weiterverarbeitung übertragen. Der ASIC erfasst 8 differentielle EMG Kanäle parallel mit einer Abtastfrequenz von 5.4kHz. Die einzelnen Messkanäle verfügen über eine einstellbare Spannungsverstärkung zwischen 50 - 5000 V/V. Der Eingangsverstärker (H1) ist als invertierender, kapazitiv gekoppelter Verstärker realisiert und zeigt einen Frequenzgang mit hochpass Charakteristik auf. Die Verstärkung von H1 kann von 50 bis 800 V/V eingestellt werden. Um mögliche Sättigung durch Einkopplung von Störsignalen am ASIC Eingang entgegenzuwirken wurde ein umschaltbarer 50Hz / 60Hz notch filter integriert. Die Realisierung dieses Filters erfolgt durch einen SC-resonator (B1) in der Rückkopplung des Eingangsverstärkers der kapazitiv eingekoppelt wird. Vor der Umsetzung mit einem ADU wird das Signal tiefpass gefiltert. Das Tiefpass-

Filter (L1) ist erster Ordnung und hat einen passiven Eingangswiderstand. Der Rückkopplungs-Widerstand ist als SC-Glied realisiert. Diese Struktur erhöht die Dämpfung an den Vielfachen der Abtastfrequenz. Der Abtastvorgang ist über einen aktiven Multiplexer realisiert. Dafür wird ein SC-Verstärker mit interner, positiver Mitkopplung genutzt [1].

II. ERGEBNISSE Der ASIC misst 3.3mmX2.5mm. Für eine

Bandbreite von 2Hz – 1kHz und einer Verstärkung von 1200 V/V wird eine SNR von 56dB erreicht. Die Leistungsaufnahme pro Kanal beträgt 492uW bei einer Spannungsversorgung von 1.8V.

ASIC%Mon%Overview%

Verstärkung%508800V/V%Grenzfrequenz@2Hz%

Resonanz@50/60Hz%

Verstärkung%186.25%V/V%Grenzfrequenz@1.3KHz%

H1% L1%

B1%

1%8% 8% 1

Abbildung 1: Blockschaltbild des 8-kanaligen

Aufnahme-ASIC

REFERENCES [1] M. G. Degrauwe, J. Rijmenants, E. A. Vittoz, and H. J. de

Man,“Adaptive Biasing CMOS Amplifiers,” IEEE Journal of Solid-State Circuits, vol. SC-17, no. 3, pp. 522–528, 1982.

Linearization of Thermistor-based biomedical Sensors by Emitter-Coupled Multivibrators

Marcus Prochaska Ostfalia University of Applied Sciences,

Faculty of Electrical Engineering, Salzdahlumer Straße 46/48,

D-38302 Wolfenbüttel Email: M.Prochaska@ostfalia.de

Frank Freund, Martin Streitenberger Hanover University of Applied Sciences and Arts,

Electrical Engineering and Information Technology, Ricklinger Stadtweg 120

D-30459 Hannover Email: Frank.Freund@hs-hannover.de, Martin.Streitenberger@hs-hannover.de

Abstract—Temperature is the most monitored biophysical quantity in biomedical systems. Apart from absolute values temperature variations also play a decisive role in medical applications, e.g. for respiratory air flow measurements. In this paper a simple but efficient measurement principle is proposed for linearization of thermistors with negative temperature coefficient by emitter-coupled multivibrators. Because of the simple structure of the proposed circuit, it is useful for the realization of wireless monitoring systems, e.g. monitoring systems for preterm infants.

Temperature sensors with negative temperature coefficient (NTC) are widely used in biomedical systems, since they are characterized by high sensitivity, robustness, small size and low cost. However, the advantages of NTC thermistors are overshadowed by their highly nonlinear resistance-temperature relationship. On this account linearization of thermistor characteristics has been a matter of investigation for a long time resulting in a magnitude of solutions: Linearizers using passive components, log networks, pulse generators, multivibrators based on operational amplifiers, single bit sigma-delta and dual slope ADCs as well as numerical linearization techniques [1].

Multivibrators constitute an efficient way for the linearization of NTC thermistors, since they produce a nearly linear relation between the time period of the output pulse train and the sensor temperature (temperature-to-frequency converter). The thermistor acts as a timing resistor and tunes the frequency of the output pulse train consisting of rectangular pulses. Multivibrators for NTC linearization consisting of operational amplifiers [1] or collector-coupled multivibrators [2], [3] were intensively investigated.

However, for our target application, wireless monitoring systems for preterm infants, compliance with key properties such as low cost, small area and low power is strictly required. Therefore, this work focusses on the investigation of NTC thermistor linearization by emitter-coupled multivibrators.

For the analysis of emitter-coupled multivibrators with NTC thermistors as timing resistors we investigated the jump behavior of the circuit [4]. By using the theory of singularly perturbed systems we derived suitable circuit models for slow and fast transients [5], which takes the multiple time-scale character of astable circuits into account. Neglecting the fast transients it turned out, that the linearization of NTC thermistors by emitter-coupled multivibrators can only be justified under consideration of the nonlinear circuit character. Starting from a nonlinear model we were able to validate the functionality by calculating the frequency of the output signal in dependency on the resistivity of thermistor as well as the linearization error. Moreover, Spice simulations confirm our results.

REFERENCES [1] S. Bandyopadhyay et. al, “A Linearization Scheme for

Thermistor-Based Sensing in Biomedical Studies,” IEEE Sensor Journal, Vol. 16, No 3, Feb. 2016

[2] F. Maher, "The multivibrator bridge for temperature measurement," J. Sci. Instrum., vol. 44, pp. 531-534, July 1967.

[3] K. Holm, "Thermistor thermometer based on an astable multivibrator," Electron. Eng., pp. 700-702, Dec. 1968.

[4] S. S. Sastry and Desoer, C. A., “Jump behavior of circuits and Systems,” IEEE Trans. Circuits Syst., vol. CAS-28, pp. 1109-1124, 1981.

[5] M. Prochaska, F.A. Probst and W. Mathis: Analysis of emitter-coupled multivibrators by singularly perturbed systems, J. of Math.l and Comp. Modelling of Dyn. Systems, , Taylor & Francis, Vol.13, Issue 6, 2007, 531-543

Zeitbasiertes Energie-Harvesting Konzept und

CMOS-Chip zur Reduzierung der Minimalleistung

Dominic Maurath

Fachgebiet Mixed Signal Circuit Design,

Technische Universität Berlin, Fakultät IV,

D-10587 Berlin, Germany

Email: maurath@tu-berlin.de

Abstract—Dieser Beitrag behandelt ein neuartiges

Konzept zur effizienten Maximalleistungsnachführung

und Leistungsentnahme für kleinste Mikro-Energie-

wandler. Durch Minimierung der Ladezeit und gleich-

zeitiger Spannungslevel-Korrektur kann eine leistungs-

sparende Implementierung erreicht werden womit ein

Testchip mit weniger als 5.1 µW permanent arbeitet. In

einem Bereich von 200 Lux bis 1000 Lux können

Beleuchtungsschwankungen in wenigen 10 ms nach-

geführt werden, wobei über 96.2% der maximalen

Wandlerleistung genutzt werden können.

I. EINFÜHRUNG

Für Mikro-Energiewandler sind mittlerweile

verschiedenste Prototypen und auch kommerzielle

Produkte erhältlich. Jedoch ist üblicherweise

Expertenwissen zur Installation und zum Betrieb not-

wendig. Grund ist einerseits die mangelnde Verfüg-

barkeit von Leistung für eine allgemeine und aktive

Regelung, beziehungsweise die starke Abhängigkeit

von Betriebsbedingungen. So ist ein oft angewandter

Kompromiss für Miniatursolarzellen die Zellen-

spannung auf einem fixen Bruchteil (kPV) ihrer Leer-

laufspannung zu halten. Während dieses Prinzip

sowohl einfach zu realisieren ist, als auch energie-

sparsam arbeitet, ist es dennoch oft ineffizient.

Einerseits muss der kPV-Wert richtig abgeschätzt und

eingestellt werden. Zudem ist die Leerlaufspannung

regelmäßig abzutasten, welches zu einer Unter-

brechung und Verringerung der Energieaufnahme um

1% bis 10% führen kann. Auch ist der kPV-Faktor

keineswegs konstant und kann je nach Beleuchtungs-

stärke, Zellentyp, Zellenfehlanpassung, oder je nach

Temperatur zwischen 0.5 und 0.8 schwanken.

Der hier gezeigte Prototyp demonstriert mit einer

gemischten analog-digitalen Schaltungskombination

ein zeitbasiertes Prinzip, welches sehr leistungs-

sparend arbeitet, gleichzeitig aber die Nachteile der

kPV-Methode behebt.

II. FUNKTIONSPRINZIP

Das entwickelte Optimierungsverfahren versucht

iterativ die relative Ladezeit einer Eingangskapazität

Cin zu minimieren. Dazu wird Cin nur in einem

minimalen Spannungsbereich von 30 mV be- und

entladen. Da die notwendige Energie auch vom

absoluten Spannungsniveau abhängt, übernimmt der

Digitalteil neben dem Zeitvergleich auch eine

Normalisierung.

III. UMSETZUNG UND ERGEBNISSE

Der Prototyp benötigt nur drei diskrete

Komponenten, welche allesamt Energiespeicher sind.

Der CMOS-Chip selbst hat einen Analogteil mit Bias,

Oszillator, einen Präzisions-Fensterkomparator, sowie

eine Power-on Resetschaltung. Der Chip ist in einer

65 nm CMOS Technologie gefertigt und benötigt nur

drei Anschlüsse.

Wie in Abb. 1 ersichtlich kann in einem Bereich von

200 Lux bis 1000 Lux innerhalb weniger 10 ms der

geänderten Beleuchtungsstärke gefolgt werden. Im

Vergleich zu direkten Referenzmessungen beträgt die

Leistungsabgabe der Solarzellen über den gesamten

Bereich mindestens 96.2 %. Der wenn auch geringe

Verlust wird durch das Näherungsverfahren mit

Spannungsfenster verursacht, welches stets minimale

Abweichungen vom maximalen Leistungspunkt

benötigt.

Abb. 1. Aktive Nachführung für maximierte Leistungsentnahme.

A Mixed-Signal ASIC for an RF OpticalTransceiver Module for FTTH Applications

Sreekesh Lakshminarayanan, Oliver Bachmann, Klaus HofmannIntegrated Electronic Systems Lab, Technische Universität Darmstadt

Email: {sreekesh.lakshminarayanan, oliver.bachmann, klaus.hofmann}@ies.tu-darmstadt.de

A mixed-signal ASIC intended for use in fiber-to-the-home (FTTH) broadband services such asCATV is presented here. With the help of the ASIC, the optical transceiver module performs signalamplification, amplitude tuning and wavelength control. The ASIC consists of high frequency (from700 MHz to 2.3 GHz) RF blocks, low frequency analog blocks and digital blocks and isimplemented using a 130 nm SiGe BiCMOS technology.

In the receiver mode, a photodiode in the transceiver module converts the received opticalsignal to an electrical signal and the resulting electrical signal is amplified by the RF signalprocessing circuits in the ASIC. In its transmitter mode of operation, the transceiver module is usedfor electrical to optical signal conversion. The electrical signal is processed by the RF circuitry andcoupled to a laser diode for transmission.

The RF circuits in the ASIC are realized in such a way that the same signal processing circuitscan be used in either the receiver or in the transmitter mode of operation. Two broadbandamplifiers, two digitally controllable step attenuators and a logarithmic peak detector constitute theRF signal processing circuitry. Each of the broadband amplifiers provide 18 dB signal amplificationwhereas the step attenuators provide upto 7.5 dB attenuation to the signal. The attenuators have aresolution of 0.5 dB and a step size of 0.5 dB. The attenuator step control is performed by anexternal micro-controller which is interfaced to the ASIC through an SPI module implemented onchip. This SPI interface module constitutes the digital part of the ASIC. Gain tunability for thereceived/transmitted signal is achieved with this micro-controller based configuration. To monitorthe power of the received/transmitted signal, a logarithmic detector with a sensitivity of -50 dBmand a dynamic range greater than 30 dB is implemented on chip. A bidirectional Voltage ControlledCurrent Source (VCCS) along with a Temperature Sensor (TS) realized on chip constitute the low-frequency analog blocks in the ASIC. The bidirectional VCCS is used to vary the driving current ofthe laser diode and be used for wavelength control. To monitor the operating temperature of theASIC, a TS with an operating range of 100 °C (-25 °C to +75 °C) and having an absolute accuracybetter than 4 °C is included on chip.

Analysis and Modeling of Low-Noise Optical

Sensor Readout Architectures

Marcel Runge and Friedel Gerfers

Chair Mixed Signal Circuit Design,

Technische Universitat Berlin,

D-10587 Berlin, Germany

Email: marcel.runge@tu-berlin.de

Wolfgang Mathis

Institute of Theoretical Electrical Engineering,

Leibniz Universitat Hannover,

D-30167 Hannover, Germany

Email: mathis@tet.uni-hannover.de

Abstract—In this paper, different optical sensor readout

architectures aiming to maximize the signal-to-noise-ratio

(SNR) up to 14 bit resolution are analyzed and modeled.

Here, the noise contribution in the critical sensor readout

path employing the charge-to-voltage amplifier in the

sensor and the analog front-end (AFE) as well as the

analog-to-digital converter in the digitizer is analyzed and

through simulations verified.

I. INTRODUCTION

One class of high resolution optical systems for defect

detection, e.g., fabrication of integrated circuits illumi-

nates a spot with a laser wavelength which is much larger

than the yield-limiting defect size. The working principle

of these high resolution systems relies on the scattered

light coming from the defect particle as opposed to the

actual defect shape detected by classical defect inspec-

tion systems [1]. With the ongoing trend towards smaller

transistor sizes in the region of a few nanometers on a

12 ” wafer, the critical yield-limiting defect size shrinks

and less light is scattered. Consequently, less photons hit

the image detector.

Hence, not the linearity of the sensor readout circuit

but its SNR and its readout speed form the performance

limiting factors for enabling reliable defect detection

with high throughput.

II. EVALUATED ARCHITECTURES AND RESULTS

This paper analyzes different passive and active circuit

AFE architectures employing correlated double sam-

pling. In order to identify mayor noise sources in the

sensor readout path, an equivalent electron noise at the

sensor pixel is calculated.

The analyzed passive AFE suffers from charge sharing

and thus, shows a signal gain less than one impairing the

SNR of the sensor readout path. On the other hand, a

programmable gain amplifier (PGA) with a noisy resistor

network feedback is used for the active AFE. Here, the

expected SNR improvement which depends on the PGA

gain is heavily decreased by the noise contribution of

the resistor network feedback. Hence, for significantly

increasing the SNR a high PGA gain has to be used

which results in saturated or clipped signals overloading

the AFE and impairing the recovery time when small

and large signals are detected simultaneously.

In addition to the inherent noise sources in the optical

sensor readout system, noise transfer functions within

the sensor readout path are evaluated and optimized.

Furthermore, lab results for a sensor readout path verify

the presented analytical and simulation results.

III. CONCLUSION

Conclusively, this conference paper reveals the per-

formance limiting factors of optical sensor readout ar-

chitectures in terms of SNR limits and readout speed.

Further research which uses the in this conference paper

gained results and insights will target highly parallel

sensor readout architectures to increase the throughput

of high resolution optical systems.

REFERENCES

[1] S. Stokowksi, M. Vaez-Iravani, Wafer Inspection Technology

Challenges for ULSI Manufacturing, International Conference on

Characterization and Metrology for ULSI Technology, NIST, DOI:

10.1063/1.56824, 1998.

Projektarbeit als Lernkonzept fur integrierte analogeSchaltungen

Harry Weber, Marco Reit and Wolfgang MathisInstitut fur Theoretische Elektrotechnik,

Leibniz Universitat HannoverD-30167, Hannover, Germany

Email: {weber, reit, mathis}@tet.uni-hannover.de

Abstract— In diesem Beitrag wird die Projektarbeit InventIntegrated Analog Circuits als Lernkonzept fur das Designen vonintegrierten analogen Schaltungen vorgestellt. Ziel des Projektsist es einen intuitiven Einstieg in den Syntheseprozess bei derEntwicklung analoger Schaltungen aktueller Technik zu geben.Fur die Dimensionierung der Schaltung und Verifikation der Spe-zifikationen werden professionelle Simulationstools verwendet.

I. EINLEITUNG

Im Laufe des Studiums der Elektrotechnik fuhren Studentenviele unterschiedliche Laborversuche durch, um die erlerntenKenntnisse aus den Vorlesungen anhand von praktischen La-bordurchfuhrungen anzuwenden. Eine besondere Herausfor-derung stellt jedoch der Designprozess integrierter analogerSchaltungen dar, fur den nur in wenigen Fallen ein metho-discher Entwurfsprozess existiert. Um den Studenten dennocheinen Einblick in die Mikroelektronik zu ermoglichen, werdenoftmals vorgefertigte Laborversuche von den Studenten durch-gefuhrt, die sich aufgrund der zeitlichen Beschrankungen mehrmit der Analyse und den Eigenschaften bestimmter Klassenvon Schaltungen beschaftigen. Hierbei ist es den Studentennur schwer moglich einen Einblick in den Designprozess vonaktuellen integrierten analogen Schaltungen zu erhalten. EineAlternative zu den Laborversuchen stellt die hier vorgestellteProjektarbeit dar, um Aspekte des Designs integrierter Schal-tungen auf intuitive Weise zu erlernen.

A. Invent Integrated Analog Circuits

Im Projekt Invent Integrated Analog Circuits wird einintuitiver Einstieg in den Designprozess von integriertenanalogen Schaltungen gegeben. Hierbei wird jedoch nichteine bereits vorgefertigte Schaltung nach Anleitung realisiert,sondern aktuell relevante Schaltungen betrachtet undselbststandig von den Studenten in kleinen Teams anhandvon Spezifikationen erstellt. Fur den Designprozess wirddie Gesamtschaltung in sinnvolle Teilsysteme zerlegt undspezifiziert. In der Projektarbeit realisieren die Studenten dieeinzelnen Teilsysteme in kleinen Gruppen auf Transistorebene.Fur den Einstieg wird entsprechende Fachliteratur und dasin der Industrie weit verbreitete Simulationstool SpectreCadence Design Framework bereitgestellt. Zusatzlich stehtden Studenten ein 0.35 µm MOS Prozess zur Verfugung.Zu Beginn des Projekts recherchieren die Gruppen einegeeignete Topologie fur ihre Teilschaltung und untersuchen

diese, um mogliche Vor- und Nachteile der Topologiezu ermitteln. Damit die einzelnen Gruppen unabhangigvoneinander arbeiten konnen, werden die Teilschaltungenauf Systemebene mit einer dafur angefertigten Testbenchsimuliert. Die fehlenden Systemkomponenten werden dabeizunachst mit idealen Werten der Spezifikationen modelliert.Notwendige Optimierungen der gewahlten Topologie zurErreichung der Spezifikationen erfolgt heuristisch mit denSimulationstools. Die Studenten lernen hierbei intuitiv,welche Auswirkung eine Anderung von Systemparameternauf die Funktionalitat der Schaltung zur Folge hat. Damitdie einzelnen Komponenten im spateren Projektablaufzum gewunschten Gesamtsystem zusammengeschaltetwerden konnen, ist es außerdem sehr wichtig, dassdie Studenten in Meetings Schnitstellen diskutierenund entsprechende Anderungen in ihrer Testbench aufSystemebene berucksichtigen.Zusatzlich erlernen die Studenten die Bedienungprofessioneller Simulationstools wie Cadence, die eineweite Verbreitung in der Industrie haben.Nachdem die jeweiligen Teilkomponenten des Gesamtsystemsrealisiert sind und die Spezifikationen der Teilsystemeeingehalten werden, erzeugt jede Gruppe ein Systemblockihrer Transistorschaltung. Dadurch kann eine Simulationdes Gesamtsystems auf Systemebene erfolgen. Damitdas Gesamtsystem nun die geforderte Funktionalitataufweist, mussen die einzelnen Systemblocke aufeinanderabgestimmt sein. Falls das Gesamtsystem nicht die gewunschteFunktionalitat aufweist, wird zusammen mit den Studenteneine Losung des Problems erarbeitet, indem die jeweiligenTeilschaltungen entsprechend angepasst oder weitereKomponenten auf der Systemebene hinzugefugt werden.Ist die grundlegende Funktionalitat des Gesamtsystemsgewahrleistet, uberprufen die Studenten gemeinsam, ob diegeforderten Spezifikationen erfullt werden. Zusatzlich wirdgemeinsam mit den Studenten uber mogliche Probleme bei derVerwendung der entwickelten analogen Schaltung diskutiert,wie beispielsweise der Einfluss moglicher Storsignale aufdie Funktionalitat. Am Ende der Projektarbeit werden diejeweiligen Teilschaltungen und das Gesamtsystem mit Hilfevon entsprechenden Spezifikationen von den Studentenvorgestellt.

Design eines Sample-and-Hold Verstarkers fur einen16-Bit Σ∆-Modulator in 180nm CMOS

Patrick Vogelmann, Michael Haas, Jens Anders, Maurits Ortmanns*E-Mail: {patrick.vogelmann, michael.haas, jens.anders , maurits.ortmanns}@uni-ulm.de

*Institut fur Mikroelektronik, Universitat Ulm, D-89081 Ulm

Zusammenfassung—Der in diesem Abstract vorgestellteSample-and-Hold Verstarker (SHA) wurde als Vorstufe fureinen inkrementellen, zeitdiskreten 16-Bit Σ∆-Modulatorentworfen. Dieser ist fur die sequentielle Verarbeitungmehrerer Kanale im biomedizinischen Bereich konzipiert.Der SHA soll vermeiden, dass die hohe Auflosung des Mo-dulators durch ein variierendes Eingangssignal verschlech-tert wird. Da die Auflosung des Modulators jedoch nichtdurch diese Stufe begrenzt werden darf, ist es wichtig, dasssie eine hohe Linearitat sowie geringes Rauschen aufweist.Des Weiteren muss sie in der Lage sein, die hohe Lastdurch die schnelle Uberabtastung des Σ∆-Modulators zukompensieren.

I. EINLEITUNG

Bis zum Jahr 2015 wurde weltweit bei mehr als120.000 Patienten eine Tiefenhirnstimulation durch-gefuhrt. Dabei konnen durch eine gezielte elektrischeStimulation bestimmter Gehirnbereiche die Symptomevon Krankheiten wie Parkinson oder Alzheimer ab-geschwacht oder ganzlich zu unterdruckt werden [1].In der Vergangenheit wurden die Stimulationsparameterbei Parkinson-Patienten durch ’trial and error’-Verfahrenbestimmt. Die Behandlung anderer Krankheiten lasst soein Verfahren oft nicht mehr zu, da die sichtbaren Effekteder Stimulationsparameter oft um Monate verzogert sind[2]. Aus diesem Grund ist es wichtig, hochauflosendeAD-Wandler einzusetzen, die eine direkte Auswertungder Reaktion der Neuronen auf einen Stimulationspulsmoglich machen, um so die optimalen Stimulationspara-meter fur den betroffenen Patienten so schnell und genauwie moglich identifizieren zu konnen. Viele kommerzi-elle On-Chip Systeme ermoglichen Auflosungen bis zu16-Bit [3].

II. IMPLEMENTIERUNG

Die Anforderungen an den Sample-and-HoldVerstarker konnen Tabelle I entnommen werden.

Das Design beruht auf einem Operational Tran-simpedance Amplifier(OTA), der als Folded-Cascode

Tabelle IANFORDERUNGEN AN DEN SAMPLE-AND-HOLD VERSTARKER

AnforderungenAbtastrate 200 kS/sDifferentielle Amplitude 2 VppSNDR ≥ 98 dBVersorgungsspannung 3 VProzess 180nm CMOSLeistungsverbrauch so gering wie moglich

Verstarker realisiert wurde. Um eine Genauigkeit von16-Bit zu erzielen, ist es notig, die DC-Verstarkung aufmehr als 100 dB auszulegen. Außerdem ist beim Designdes Verstarkers darauf zu achten, dass das zusatzlicheRauschen das Signal-zu-Rauschverhaltnis(SNR) und so-mit die Auflosung nicht signifikant verschlechtert. Diehohe Linearitat wird durch einen Schalter in bootstrap-Architektur gewahrleistet, der sehr geringe harmonischeVerzerrungen aufweist. Der Folded-Cascode Verstarkerwird in negativer Ruckkopplung betrieben und halt so-mit die Spannung der Kapazitat, die zwischen Ein-undAusgang liegt, konstant. Sobald die Schaltung belastetwird oder die Spannungs durch Leckstrome sinkt, kom-pensiert der OTA dies idealerweise. Des Weiteren wurdedie Struktur so modifiziert, dass ein Leerlaufen desinkrementellen Σ∆-Modulators wahrend des Aufladensder Eingangskapazitat verhindert wird und somit diemaximal mogliche Zeit fur eine Wandlung zur Verfugungsteht.

LITERATUR

[1] C. Fukaya and T. Yamamoto, Deep Brain Stimulation for Par-kinson’s Disease: Recent Trends and Future Direction. NeurolMed Chir(Tokyo), 2015.

[2] C. C. McIntyre et al., Uncovering the Mechanism(s) of Actionof Deep Brain Stimulation: Activation, Inhibition, or Both. El-sevier, 2003.

[3] U. Bihr, J. Anders et al., A Neural Recorder IC with HVInput Multiplexer for Voltage and Current Stimulation with 18VCompliance. IEEE Press, 2014.

Dynamic body bias for 22nm FD-SOI CMOS Technology

Stefan Nedelcu, Matthias Voelker, Norbert Schuhmann, Johann Hauer Fraunhofer-Institut für Integrierte Schaltungen,

Am Wolfsmantel 33, 91058, Erlangen, Germany Email: stefan.nedelcu@iis.fraunhofer.de

Abstract—This paper presents a dynamic body bias voltage generator, designed to explore the performance characteristics of the 22nm FD-SOI CMOS state-of-the art technology. The key feature is represented by the dynamical behavior of the energy-speed tradeoff, static power and local variations, which is determined by applying a variable positive and/or negative voltage to the transistor’s substrate. The negative voltage is internally generated in order to minimize the number of external components. Using an embedded charge-pump, the negative back bias voltage can be changed from 0 to -2V in 1µs for a given substrate capacitance of 4 nF. The bias voltage is digitally controlled with a 100 mV step size.

I. TECHNOLOGY DESCRIPTION In contrast to a classic bulk CMOS process, where

Forward Body Bias (FBB) is limited to 300mV and the transistor’s speed benefit is vanishing in advanced nodes [1], the 22nm FD-SOI technology provides a wide range of body-bias capability and multi-VT co-integration. FD-SOI transistors are planar CMOS transistors fabricated in a very thin layer of silicon deposited over buried oxide (BOX). This enables an extended body bias range (see Fig. 1) from -2V Reverse Body Bias (RBB) up to +2V (FBB), thanks to the dielectric isolation. Additionally, the substrate may be partitioned into a certain number of Body Bias Islands (BBI) with independent control.

Fig. 1. Body bias concept [2]

II. BODY BIAS VOLTAGE GENERATOR The bias voltage applied directly under the BOX of

both pMOS and nMOS transistor shifts their threshold voltage that determines a performance gain or a leakage power reduction [2]. Therefore, a dedicated block is used to generate and allow fast control of the RBB and FBB voltages with a digital input signal. The generator consists of a negative charge-pump [3] located in the pad ring of the chip and two DACs followed by output drivers located on each Body Bias Island, as Illustrated in Fig. 2.

Fig. 2. Bias voltage generator

REFERENCES [1] Mauricio, J.; Moll, F., "Local variations compensation with DLL-

based Body Bias Generator for UTBB FD-SOI technology," in New Circuits and Systems Conference (NEWCAS), 2015 IEEE 13th International , vol., no., pp.1-4, 7-10 June 2015.

[2] Jacquet, D.; Hasbani, F.; Flatresse, P.; Wilson, R.; Arnaud, F.; Cesana, G.; Di Gilio, T.; Lecocq, C.; Roy, T.; Chhabra, A.; Grover, C.; Minez, O.; Uginet, J.; Durieu, G.; Adobati, C.; Casalotto, D.; Nyer, F.; Menut, P.; Cathelin, A.; Vongsavady, I.; Magarshack, P., "A 3 GHz Dual Core Processor ARM Cortex TM -A9 in 28 nm UTBB FD-SOI CMOS With Ultra-Wide Voltage Range and Energy Efficiency Optimization," in Solid-State Circuits, IEEE Journal of , vol.49, no.4, pp.812-826, April 2014

[3] Palumbo, G.; Pappalardo, D., "Charge Pump Circuits: An Overview on Design Strategies and Topologies," in Circuits and Systems Magazine, IEEE , vol.10, no.1, pp.31-45, First Quarter 2010

Rauschen in nanometergroßen nMOSFETsDino Ruic∗ und Christoph Jungemann

Institut fur Theoretische Elektrotechnik, RWTH Aachen University, 52056 Aachen∗dr@ithe.rwth-aachen.de

−12 −8 −4 0 4 8 120

0.4

0.8

1.2

Transportrichtung [nm]

Ges

amte

nerg

ie[eV] Stromdichte [A/cmeV ]

0

50

100

Fig. 1. Stromdichte gegen Position im Kanal und Gesamtenergie einesdouble-gate nMOSFET mit 16nm Siliziumkanal fur VGS = 0.7V , VDS =0.7V . Der weiße Bereich stellt unzugangliche Energien unterhalb des nied-rigsten Subbands dar.

Durch die jahrzehntelange stetige Miniaturisierung vonMOSFETs sind die charakteristischen Großen von CMOS-Transistoren in heutigen digitalen integrierten Schaltungennur noch einige zehn Nanometer groß und die Transistorenhaben intrinsische Grenzfrequenzen von mehreren hundertGHz. Die drahtlosen Telekommunikationsstandards konnendaher jetzt auch durch analoge Hochfrequenzschaltungen inkostengunstigen CMOS-Technologien realisiert werden. Furdie Simulation solch kleiner Transistoren bedarf es allerdingsphysikalisch sehr detaillierter Modelle.

Das heutzutage popularste Modell zur numerischen Simu-lation von MOSFETs ist das Drift-Diffusionsmodell. Obwohles bei Kanallangen unter 100nm keine Vorhersagekraft mehrbesitzt, findet es weiterhin stetige Anwendung, da es sehreinfach und schnell ist. Um heutige CMOS-Transistoren zusimulieren, mussen dabei Modellparameter so stark gefittetwerden, dass sie ihre physikalische Aussagekraft verlieren.

Die dem semiklassischen Transport zugrunde liegendeBoltzmann-Gleichung beschreibt den Transport mit Hilfe einerVerteilungsfunktion im Orts- und Impulsraum. Sie ist in derLage, eine Reihe von Phanomenen zu beschreiben, die inTransistoren kleiner als 100nm relevant werden. So sindz.B. der Transport fernab vom Gleichgewicht und das Pauli-Prinzip in diesem Rahmen simulierbar.

Schaut man sich die mit der Boltzmann-Gleichung berech-nete Stromdichte in Abb. 1 innerhalb eines nMOSFETs mit16nm Kanallange an, so ist leicht zu erkennen, dass es sichum ballistischen Transport handelt. Das Drift-Diffusionsmo-dell kann hier nicht mehr die entsprechenden physikalischenEffekte beschreiben, da es darauf beruht, dass sich die La-dungstrager sehr nah am Gleichgewicht befinden.

Nicht zu unterschatzen ist auch die Kopplung der Boltz-mann-Gleichung an die Elektrostatik. Fluktuationen in der

0 0.1 0.2 0.3 0.4 0.5 0.6 0.70.5

0.751

1.251.5 16nm

500nm

Langkanalmodell

VDS [V ]

γ

Fig. 2. Simulierter Uberschussrauschfaktor des Drainstroms γ gegen Drain-spannung VDS bei VGS = 0.7V und 100kHz von nMOSFETs mit 16nmKanal (durchgezogen, schwarz) und 500nm Kanal (gestrichelt, blau). AlsReferenz ist das analytische Langkanalmodell eingezeichnet (gepunktet, rot).

Verteilungsfunktion sind Fluktuationen in der Ladungstrager-dichte, die sich unmittelbar auf das quasistatische Potenzialauswirken. Im Falle von sehr schmalen Kanalen muss zusatz-lich noch die Auswirkung auf die Ladungstragerverteilungund die Energieniveaus, die von der Schrodinger-Gleichungbeschrieben werden, berucksichtigt werden.

Eine sorgfaltige Beschreibung von nanometergroßen Tran-sistoren mit Hilfe der Poisson-, Schrodinger- und Boltzmann-Gleichungen fuhrt z.B. unmittelbar auf die korrekte Beschrei-bung des zusatzlichen Rauschens des Drainstroms in Abb. 2.Diese und andere Großen weichen stark von den Resultatenaus Kompaktmodellen fur Langkanaltransistoren ab und deu-ten daher auf physikalische Effekte hin, die nicht durch dieublichen Modelle erfasst werden.

Unser deterministischer und selbstkonsistenter Ansatz zurLosung dieser drei Gleichungen kann nicht nur den bal-listischen Transport und das Pauli-Prinzip korrekt erfassen,sondern auch die Wechselwirkung zwischen dem Potenzial,den Wellenfunktionen, den Subbandenergien und der Vertei-lungsfunktion [1]. Daraus lassen sich unter anderem Eigen-schaften wie die Admittanzparameter, die Rauschzahl, die Kor-relation des Leistungsspektrums und das Uberschussrauschenvon Kontaktstromen von modernen CMOS-Transistoren bis inden THz-Bereich hinein bestimmen [2]. Zusatzlich kann mitdieser Methode auch die Dichte des Leistungsspektrums uberOrt und Energie bestimmt werden. So konnen Ursachen desRauschens besser analysiert und interpretiert werden, was derVerbesserung von Kompaktmodellen dienen kann.

REFERENCES

[1] D. Ruic and C. Jungemann, Journal of ComputationalElectronics, vol. 14, pp. 21–36, 2015. [Online]. Available:http://dx.doi.org/10.1007/s10825-014-0642-4

[2] ——, in Simulation of Semiconductor Processes and Devices (SISPAD),2015 International Conference on. IEEE, Sept 2015, pp. 20–23.

Contactless Current Sensing with Fully Integrated

Magnetic-Field Sensor by Texas Instruments

Martijn F. Snoeij, Viola Schaffer, Sudarshan

Udayashankar, Mikhail V. Ivanov

Texas Instruments Germany

Haggertystrasse 1, 85356 Freising, Germany

Bastian Mieck

Texas Instruments Germany

Werftstrasse 17, 30163 Hannover, Germany

Email: b-mieck@ti.com

Abstract—This document presents an fully integrated

magnetic sensor IC for isolated current sensing. It

employs an integrated fluxgate magnetometer with a

sensitivity of 250V/T and a 500ksps readout circuit [1].

Only 5.4mW is required to excite the sensor, which is

20x more power efficient than state-of-the-art.

I. INTRODUCTION

Integrated magnetic sensors have a broad range of

applications, such as position sensing and isolated

current sensing [1] of DC and AC currents in the

range from tens to thousands of amperes. Although

current can be measured with a shunt resistor, its

power dissipation makes this method impractical for

currents >100A. Moreover, galvanic isolation

between the current conductor and the readout circuit

is critical at large voltages. This isolation is provided

by an indirect current measurement via the emitted

magnetic field.

II. IMPLEMANTATION

The integrated circuit contains a Förster-type fluxgate which is co-integrated with a readout circuitry on a single die [1]. It consists of two ferro-magnetic cores, which are situated between two layers of metal stack that form two sets of solenoid coils (excitation and sense coils). The cores are driven in and out of magnetic saturation by applying narrow current pulses to the excitation coil. The windings are arranged such that the generated fields in the cores oppose each other. This induces opposite voltages in the sense coil that nominally cancel each other out. In the presence of a magnetic field, one core will saturate sooner than the other, which causes AC voltage spikes at twice the excitation frequency on the sense coils that are proportional to the magnetic field.

The block diagram of the open-loop implementation is shown in Fig. 1. In open-loop magnetic current sensing, the magnetic field is directly measured without a system level feedback. This can either be done by positioning the sensor at a fixed distance from a current conductor, or using a magnetic core to concentrate the field on the sensor. Although the current measurement is open-loop, the

sensor itself is still operated as part of an internal feedback loop to assure a high linearity. Similar to a closed-loop implementation, a differential opamp drives the compensation coil. The compensation current is directly proportional to the magnetic field and is read out by an external shunt resistor and on-chip differential amplifier. Since the compensation coil inductance is very small, its associated pole is beyond the loop bandwidth, and so a pure integrator function is sufficient to stabilize the loop. the measurement range is limited to 2mT due to the compensation coil resistance, which limits the compensation current. Since the implemented IC is a magnetic-to-analog converter, it can also be used in other applications.

Fig. 1. Block diagram of the open-loop current sensing

implementation [1]

III. CONCLUSION

This is the first fully integrated fluxgate sensor, signal conditioning and compensation coil driver IC for current sensing, which significantly simplifies the system design [1]. The integrated fluxgate magnetometer features a 20x better power efficiency than the state of the art and enables a dynamic range of 100dB and non-linearity below 0.2%.

REFERENCES

[1] Martijn F. Snoeij, Viola Schaffer, Sudarshan Udayashankar, Mikhail V. Ivanov, “An integrated Fluxgate Magnetometer for use in Closed-Loop/Open-Loop Isolated Current Sensing” European Solid-State Circuits Conference, no.41, pp.263-266, September 2015

Vollintegrierte 160MHz Strommessung mit

On-chip Rogowski Spule

Tobias Funk, Peter Renz, Bernhard Wicht

Robert Bosch Zentrum für Leistungselektronik, Hochschule Reutlingen

Email: tobias.funk@reutlingen-university.de, peter.renz@reutlingen-university.de,

bernhard.wicht@reutlingen-university.de

Abstract – In diesem Beitrag wird eine Strommessung mit einer integrierten Rogowski Spule gezeigt. Durch die

erstmalige Integration von Sensor und Auswertung auf einem Chip kann eine Bandbreite von 160MHz mit einer

Auflösung von 125mV/A erzielt werden. Durch Integration des Ausgangssignals der Rogowski Spule mit einem voll

differentiellen Integrator und GmC-Filter kann der zu messende Strom über einen weiten Frequenzbereich als

Ausgangsspannung nachgebildet werden.

Leistungsfähige Strommessung besitzt eine Schlüsselfunktion bei der Einführung von intelligenten und auf

Energieeffizienz ausgerichteten Systemen in globalen Wachstumsbereichen wie Smart Grid, Smart Home, Internet der

Dinge, Industrie 4.0. Stromsensorprinzipien unterscheiden sich stark im Aufbau und in den Leistungsparametern [1]. Der

Trend, insbesondere bei höheren Leistungs- und Spannungsklassen, geht zu indirekten Messverfahren um die Ströme

verlustarm und galvanisch getrennt messen zu können. Die Strommessung mit Hilfe einer Rogowski Spule eignet sich

besonders, im Vergleich zu anderen Messverfahren, für eine vollintegrierte und kostengünstige Realisierung bei zugleich

hoher Bandbreite und Genauigkeit.

In einer Rogowski Spule wird durch ein sich änderndes Magnetfeld die Spannung V0 induziert, welche proportional zur

Stromänderung di/dt ist, Abb. 1a [2]. Die Vollintegration bietet die Möglichkeit die Abstände zwischen dem zu messenden

Stromleiter und dem Sensor zu minimieren, wodurch eine bessere Kopplung M erzielt werden kann. Jedoch erhöhen sich

die parasitären Komponenten R0, L0 und C0 infolge der schlechteren Leitungsbeläge, welche im Vergleich zu einer diskreten

Realisierung nicht mehr vernachlässigbar sind.

Aufgrund dieser parasitären Elemente gibt es beim Design einer integrierten Rogowski Spule einen Kompromiss zwischen

der Bandbreiten und der Kopplung. Bei gleichbleibendem Serienwiderstand R0 der Spule kann durch eine höhere

Windungszahl eine bessere Kopplung M erzielt werden, jedoch sinkt aufgrund der steigenden Leitungs- und

Gegeninduktivität L0 die Bandbreite des Sensors. Durch anschließende Integration der Ausgangsspannung VCoil der

Rogowski Spule kann der zu messende Strom über einen weiten Frequenzbereich als Ausgangsspannung nachgebildet

werden, Abb. 1b. Die implementierte Signalauswertung ist in Abb. 2 dargestellt. Die niedrigen Frequenzanteile werden

durch einen Integrator mit mittlerer DC-Verstärkung integriert. Die hohen Frequenzanteile werden mit einem GmC-Filter

integriert, welches durch Tuning sicherstellt, dass die Pol-Stelle des GmC-Filters mit der Null-Stelle des ersten Integrators

übereinstimmt. Dadurch wird ein weiter Frequenzbereich erzielt, Abb. 1c.

Abbildung 1: a) Ersatzschaltbild Rogowski Spule, b) Übertragungsverhalten einzelner Schaltungsblöcke,

c) Gesamtübertragungsverhalten.

Abbildung 2: Signalauswertung.

[1] S. Ziegler, et. al., "Current Sensing Techniques: A Review," in Sensors Journal, IEEE , vol.9, no.4, pp.354-376, April 2009

[2] M.H. Samimi, et. al., "The Rogowski Coil Principles and Applications: A Review," in Sensors Journal, IEEE , vol.15, no.2, pp.651-658, Feb. 2015

Linearisierte Pseudo-Widerstande mit hoherRobustheit fur die Raster-Ionenstrommikroskopie

Denis Djekic*, Maurits Ortmanns*, Georg Fantner†, Jens Anders*E-Mail: {denis.djekic, maurits.ortmanns, jens.anders}@uni-ulm.de georg.fantner@epfl.ch

†Laboratory for Bio- and Nano-Instrumentation, EPFL Lausanne, CH-1015 Lausanne*Institut fur Mikroelektronik, Universitat Ulm, D-89081 Ulm

Zusammenfassung—Der in diesem Abstract vorgestell-te Pseudo-Widerstand ist fur die resistive Ruckkopp-lung in einem OPV-basierten Transimpedanzverstarkerentwickelt. Dieser dient zum Auslesen des Ionenstromsin Raster-Ionenstrommikroskopie-(SICM-)Experimenten.Die Abhangigkeit des Widerstands von Prozessschwan-kungen wurde durch eine erweiterte Bias-Schaltung kom-pensiert. Die Linearitat wurde durch die Serienschaltungmehrerer Pseudo-Widerstands-Elemente verbessert. Mitdiesen Optimierungen erhalt man einen prazisen, robusten,einstellbaren, linearen und hochohmigen Widerstand.

I. EINLEITUNG

Schnelle und rauscharme Transimpedanzverstarkerwerden zumeist mit kapazitiver Ruckkopplung realisiert.Der entscheidende Nachteil dieser Schaltungen ist diefehlende Fahigkeit, Gleichstromsignale verarbeiten zukonnen. Die notwendige Kompensation des Gleichstro-manteils erfordert erhohten Schaltungsaufwand und er-zwingt die nachteilige Trennung der auslesbaren Signalein Wechsel- und Gleichstromanteil [1]. Die vorgesehe-ne Anwendung als Ausleseschaltung in einem SICM-Experiment erfordert zwingend das simultane Auslesendes Gleich- und Wechselstromanteils fur die Positions-regelung. Die Verwendung von MOS-Transistoren inschwacher Inversion als Pseudo-Widerstande ermoglichtdie Realisierung eines TIAs mit dem fur SICM-Experimente benotigten geringen Rauschen.

II. IMPLEMENTIERUNG

Der prasentierte Widerstand beruht auf dem von Ta-jalli et al. vorgestellten Pseudo-Widerstand [2]. Dar-in werden zwei wie in Abb. 1A verschaltete PMOS-Transistoren als symmetrisches Pseudo-Widerstands-Element verwendet, die von einem NMOS-Transistor ei-ne Vorspannung erhalten, um den Widerstandswert steu-ern zu konnen. Bei dieser Implementierung hat sich diestarke Variation des Widerstandswerts in Abhangigkeitvon Prozessschwankungen als problematisch erwiesen.

UDD

A

B

Abbildung 1. A: Pseudo-Widerstands-Element nach Tajalli et al. [2],B: hier vorgestellte Kompensationsschaltung

Diese Abhangigkeit lasst sich kompensieren, indem manden Ruhestom des NMOS-Transistors reziprok abhangigvon den Prozesschwankungen realisiert. Dies wird voneinem Stromspiegel erreicht, bei dem die NMOS-Diodedurch eine PMOS-Diode ersetzt wurde. Eine mit 100Punkten durchgefuhrte Monte-Carlo-Simulation bestatigtdie stark verringerte Variation des Widerstandwertes vonσ = 60% auf σ = 13% bezogen auf den Mittelwert.

Da ein MOS-Transistor in schwacher Inversion expo-nentielle Eingangs-Ausgangs-Kennlinien besitzt, ist eineLinearisierung erforderlich. Zu diesem Zweck konnenmehrere einzelne Widerstands-Elemente bei gleichblei-bendem Gesamtwiderstand in Serie geschaltet werden.Im vorgestellten Design wurde der beste Kompromisszwischen Linearitat und Schaltungsaufwand bei 16 Ele-menten gefunden, die einen Klirrfaktor von fur SICM-Experimente genugenden 0, 26 % erzeugen.

DANKSAGUNG

Diese Arbeit wurde vom MWK Baden-Wurttembergunterstutzt.

LITERATUR

[1] G. Ferrari, F. Gozzini, and M. Sampietro, “Very high sensitivitycmos circuit to track fast biological current signals,” in Biomedi-cal Circuits and Systems Conference, 2006. BioCAS 2006. IEEE,Nov 2006, pp. 53–56.

[2] A. Tajalli, Y. Leblebici, and E. Brauer, “Implementing ultra-high-value floating tunable cmos resistors,” Electronics Letters,vol. 44, no. 5, pp. 349–350, Feb 2008.

18. Workshop 2016; Hannover / Germany, 3. - 4. March 2016 On  the  feasibility  of  a  CNN  based  and  voltage-­‐controlled  dynamically  tunable  analog  low/band  pass  filter  (i.e.  

simultaneous  tuning-­‐ability  of  the  3  main  characteristics:  gain,  cutoff  frequency  and  selectivity)  ––  technological  motivation,  limitations  of  the  related  state-­‐of-­‐the-­‐art,  and  design  methodology  for  a  concept  to  

be  realized  by  Cellular  Neural  Networks  (CNN)  analog  processors    

K.  Kyamakya,  J.  C.  Chedjou,  A.  A.  Nkiedel  Institute  of  Smart  Systems  Technologies,  Alpen-­‐Adria  University  of  Klagenfurt,  Klagenfurt,  Austria                                                                                      

{kyandoghere.kyamakya  ;  jean.chedjou  ;  nkawir}@aau.at    The  recent  rapid  co-­‐existence  of  various  wireless  technologies  call  for  single  devices  or  handsets  which  can  support  multiple  existing  and  emerging  wireless  standards.  Software-­‐defined  radio  (SDR)   transceivers  are  one  of  the  best  solutions  to  realize  such  a  single  handset/device  under  the  known  practical  cost  and  power  consumption   limitations.   The   idea   is   that,   based   on   a   single   hardware   platform   the   SDR,   amongst   other  functionalities,   the   device’s   baseband   filter(s)’s   core   characteristics   (i.e.:   gain,   cutoff   frequency,  slope/selectivity)  can  be  externally  reconfigured,  ideally  just  by  external  voltage  control,  in  order  to  flexibly  comply  with  multi-­‐standard  requirements.  Even  for  the  COTS  (components  off  the  shelf)  market,  an  evident  motivation   for   considering/designing   “dynamically   voltage-­‐controlled   reconfigurable   analog   filter   system  components”  is  the  potentially  huge  related  cost  saving,  which  should  lead  to  cheaper  COST  system  bricks.    There   exists   already   some   published   concepts   for   realizing   reconfigurable   active   analog   filters.   But   these  appear  to  be  relatively  heavy/complex  systems  (their  power  efficiency  may  be  potentially  not  yet  the  best  one)  and  are  still  too  dependent  on  the  specific  semiconductor  technologies  involved.  Thereby  the  tuning  of  some   characteristics   is   partly   realized   by   involving   digital   assistance   and   banks   of   components   like  capacitors  and  resistors.  A  direct  voltage-­‐control  is  not  the  case.  Especially,  a  tuning  of  the  filter  order  (i.e.  of  the  selectivity/slope)  appears  very  tough  so  far  for  the  state-­‐of-­‐the-­‐art.  Finally,  none  of  the  known  concepts  does  offer  a  full  and  simultaneous  re-­‐configurability  of  all  targeted  3  core  filter  characteristics  (gain,  cutoff,  selectivity).    

In  the  novel  concept  of  this  paper  we  do  intend/pursue  an  optimal  flexibility  and  a  direct  external-­‐voltage-­‐based   control   and   a   simultaneous   tuning-­‐capability   regarding   all   3   main   filter   characteristics   to   be  dynamically  tuned  (gain,  cut-­‐off  frequency,  and  selectivity).  Furthermore,  we  intend  to  involve  «  CNN  cells  »  to  be   the  basic   functional  bricks   for  realizing   the   fully  reconfigurable  analog   filter  concept.  Notice   that   the  CNN  cells  can  be  realized  by  any  underlying  available  semiconductor  technology  (either  in  analog  form  or  in  digital   form   (hardcore   or   digital-­‐emulated);   this   fact   is   a   great   far-­‐reaching   advantage.   A   background  regarding   CNN   processor-­‐systems   is   that   they   have   been   proven   be   universal   function   modelers.   Any  complex  functionality  can  therefore  theoretically  be  realized  with  a  CNN  processors  system.  Thus,  the  last  challenge  is  then  to  propose  a  comprehensive  design  methodology  of  the  fully  tunable  analog  filter  system.  Such  a  methodology  is  suggested  here  and  it  starts  with  a  black-­‐box  abstract  modeling  of  the  overall  system.  The  final  system  is  essentially  a  MIMO  (multiple  inputs,  multiple  output)  black-­‐box  system.  The   elements   of   both   input-­‐   and   output-­‐   sets   are   identified   and  modeled.   Further,   the   core   general   filter  function   is   expressed   in   form   of   known  differential   equation  models,  while   considering   either   the   Bessel,  Chebyshev  or  Butterworth  types.  The  CNN  differential  equation  model  is  known.  Thus,  since  the  functional  black-­‐box  is  realized  by  a  CNN  processor  system,  a  functionality-­‐mapping  between  the  CNN  processor  model  and   the   expressed   general   filter   functionality,   which   is   also   expressed   in   differential   equation   form,   is  realized   in   the   frame  of  a  complex  nonlinear  optimization  problem.   In   this  optimization  problem,   the  CNN  templates   are   the   decision   variables.   To   solve   the   optimization   problem,   and   this   is   the   second   core  challenge   besides   the   global   appropriate   modeling,   we   do   apply   the   so-­‐called   NAOP   (nonlinear   adaptive  optimization)   concept  which   is   an   extension  of   the   so-­‐called  BDMM   (basic   differential  multiplier  method)  concept.   After   the   optimization   problem   is   solved,   the   final   values   of   the   decision   variables   are   constant  values,  which  can  be  realized  once  by  appropriate  electronic  components  (capacitors  and  resistors).  But  the  external  configuration  inputs  to  this  CNN  processor  ‘black-­‐box’  system  are  solely  external  voltages.  

Therefore,   a   CNN   processor   based   functional   analog   black   box   is   obtained,   which   does   realize   the   fully  reconfigurable   analog   filter   concept.   This   concept   is   semiconductor   technology   independent   and   can   be  eventually,  wherever  necessary,  even  hard-­‐core  digitally  emulated.    To   conclude,   it   is   worth  mentioning,   that   provided   this   concept   is   later   fully   validated   by   both   extensive  simulations   and   practical   experiments,   it   does   represent   a   significant   breakthrough   with   a   significant  industrial/practical  impact,  when  compared  to  the  current  state  of  the  relevant  state-­‐of-­‐the-­‐art.  

Analyse parasitärer Impedanzen in einem Buck-Wandler mit LiPo-Batterien

Christian Petersen, Dirk Killat

Lehrstuhl Mikroelektronik, Brandenburgische Technische Universität Cottbus-Senftenberg E-Mail: christian.petersen@b-tu.de

Abstract — Buck-Wandler werden oft mit Stromregelung betrieben, welche die Regelstrecke prinzipiell auf

ein System 1. Ordnung reduziert. Bei hohen Schaltfrequenzen oder wenn im Rahmen einer digitalen Regelung auf eine exakte dynamische Messung des Stromes verzichtet werden soll, wird auch die Spannungsregelung eingesetzt. Die Auslegung eines Reglers für Spannungsregelung erfordert eine exakte Kenntnis der AC-Übertragungs-funktionen unter Berücksichtigung parasitärer Impedanzen der Batterie und Filterkondensatoren. Anwendung findet das System mit einem Buck-Wandler angeschlossen an zwei Batterien in 48V-12V-Bordnetzen.

EINLEITUNG

Buck-Wandler mit ausgezeichneter Regelung bei Lastsprüngen basieren auf einer Regelung des Stromes durch die Induktivität. Durch die Stromregelung wird die LC-Anordnung in der Regelstrecke auf ein System 1. Ordnung reduziert, was eine schnelle Ausregelung von Lastsprüngen ermöglicht. Bei kleinen Induktivitäten und den dabei erforderlichen hohen Schaltfrequenzen ist jedoch die Detektion des Stromes in einer Schaltperiode erschwert. Auch möchte man bei digitalen Reglern auf eine exakte Strommessung innerhalb einer Periode verzichten, oder es kann z. B. bei Buck-Boost-Wandlern keine Stromregelung verwendet werden. In diesen Fällen können PD-Regler oder andere digitale Regler, auch mit selbst-Anpassung, eingesetzt werden. Voraussetzung hierfür ist allerdings eine genaue Kenntnis der lastabhängigen Übertragungsfunktionen. Vor dem Regler-Entwurf sind nun die Übertragungsfunktionen des Tastverhältnis D (Stellgröße) der PWM zur Ausgangsspannung V2 (Regelgröße), sowie von dem Laststrom I0 (Störgröße) zu bestimmen.

MODELLIERUNG

Modelle und Analysen zu Schaltwandlern umfassen üblicherweise den Lastwiderstand und das ESR der Kapazitäten [1]. In dem hier eingesetzten System soll Energie von einer 48-V LiPo Batterie auf die 12-V Ebene übertragen werden (Abb. 1). Daher sollen die Impedanzen der Batterien und das ESL und ESR der Filterkapazitäten mitberücksichtigt werden. Bei dem Modell der Batterie wird hierbei auf die im sehr niederfrequenten Bereich relevante Warburg-Impedanz verzichtet, und nur die Kapazität der Doppelschicht CP1,2 sowie der ohmsche Widerstand RS1,2 und der Widerstand des Landungsträgertransports RP1,2 verwendet [2]. Die Spannungsquellen V01 entsprechen der unbelasteten Batterieklemmspannung. Die Modellierung erfolgt anhand der Zustandsgleichungen und der Mittelung der Zustandsgleichungen aus beiden Schaltphasen. Die Zustandsgröße ist X=[V(CP1), I(LC1), V(C1), I(LL), I(LC2), V(C2), V(CP2)]T, der Eingangsvektor ist U=[V01, V02, IO]T, die beiden A-Matrizen sind wegen der 7 Speicherelemente der Dimension 7x7, die B-Matrizen 7x3. Der Ausgangsvektor ist Y=[V1, V2]T. Berechnet wird die Übertragungs-funktion jeweils vom Kleinsignaltastverhältnis d zum Strom der Induktivität L und der sekundär-seitigen Spannung V2 in einem festgelegten Arbeitspunkt.

SIMULATIONSERGEBNISSE

Für die Übertragungsfunktion Gv2d(s) = V2/d wurden verschiedene Simulationen durchgeführt um den Einfluss des parasitären Lc2 und Rc2, sowie der Batterieimpedanz zu prüfen. Dafür werden drei Fälle konstruiert: Im ersten Fall werden die Batterieimpedanz und die parasitären Elemente von C2 vernachlässigt. Im zweiten Fall werden die parasitären Elemente von C2 mit betrachtet, im dritten Fall wird auch die Batterieimpedanz eingerechnet. Die parasitäre Induktivität von C2 bewirkt eine Verbesserung der Phase bei hohen Frequenzen um fast 180°. Die zusätzliche Impedanz der Batterie am Ausgang erhöht die Stabilität weiter, da die minimale Phase auf 135° erhöht wird. Für eine genauere Betrachtung der Stabilität muss die Verstärkung des Reglers beachtet werden, da diese das UGF erhöht.

LITERATUR [1] M.R. Modabbernia, A.R. Sahab, M.T. Mirzaee, K. Ghorbany, “The State Space Average Model of Boost Switching Regulator Including all of the

System Uncertainties,” Advanced Materials Research Vols. 403-408 (2012) pp 3476-3483 [2] N. Kularatna, “Dynamics and modeling of rechargeable batteries: What electrochemists´ work tells the electronic engineers,” IEEE Power

Electron. Mag. , vol. 1, no. 4, pp. 23–33, Dec. 2014.

Entwurfskonzept fur varaktor-basierte RF CMOSVCOs auf der Grundlage nichtlinearer Methoden

Jan-Konrad BremerInstitut fur Theoretische Elektrotechnik

Leibniz Universitat HannoverAppelstrasse 9A, D-30167 HannoverEmail: bremer@tet.uni-hannover.de

Wolfgang MathisInstitut fur Theoretische Elektrotechnik

Leibniz Universitat HannoverAppelstrasse 9A, D-30167 HannoverEmail: mathis@tet.uni-hannover.de

I. EINLEITUNG

In der vorliegenden Arbeit wird ein neuartiges, systematischesEntwurfskonzept fur LC-Tank VCO-Schaltungen vorgestellt,das auf der Anwendung der Andronov-Hopf Bifurkations-analyse, der Mittelungsmethode sowie der Methode der Har-monischen Balance basiert. Die Zielsetzung ist es optimierteStartwerte fur die VCO-Entwurfsparameter zu berechnen,um den durch EDA-Software gestutzten Entwurfsprozess zuverkurzen. Mit Hilfe einer geeigneten, nichtlinearen Model-lierung der einzelnen Schaltungskomponenten und einer Ab-bildung auf ein zweidimensionales Schaltungsmodell wird einzwei-dimensionales, nichtlineares Differentialgleichungssys-tem erster Ordnung aufgestellt, welches die Dynamik der un-tersuchten LC-Tank VCO-Schaltung beschreibt. Es zeigt sich,dass man eine reduzierte Form der Beschreibungsgleichungenin folgender Weise ableiten kann:(

diLdtdvt

dt

)=

(0 −ωC

ωC α(µ)

)(iLvt

)+ εf(vt, iL), (1)

wobei

α(µ) = − 1

C0(Vtune)

[IbiasõnCoxWn

2√IbiasLn

− 1

Rt

], (2)

und ωC = 1/√C0(Vtune)Lt. Wn ist die Transistorweite des

kreuzgekoppelten Paars, Ln ist die Kanallange und C0(Vtune)bezeichnet die effektive Großsignal-Kapazitat des VCO.Mit dem Ziel den Einfluss der nichtlinearen Kapazitats-Spannungs-Charakteristik C0(Vtune) der verwendeten MOS-Varaktoren in dem systematischen VCO-Entwurfsablaufmiteinzubeziehen, werden auf Grundlage des EKV Tran-sistormodells und des MOS Model 11 zwei analytischeVaraktorkapazitatsmodelle fur Inversionsmode- und BSD-Varaktoren aufgestellt. Diese analytischen Kapazitatsmodelleermoglichen es, die vom Ausgangssignal des VCOsabhangige Kapazitats-Spannungs-Charakteristik der Varak-toren in dem zwei-dimensionalen Differentialgleichungssys-tem zu berucksichtigen.Auf Grundlage des zweidimensionalen Differentialgle-ichungssystems ist es mit Hilfe der Andronov-HopfBifurkationsanalyse und der Mittelungsmethode moglich,analytische Naherungslosungen fur die Amplitude und dieFrequenz der periodischen Losung zbestimmen. Des Weiteren

Fig. 1. LC-Tank Oszillator

erlaubt es die Andronov-Hopf Bifurkationsanalyse denStartpunkt der stabilen periodischen Losung des Systems inAbhangigkeit der VCO-Entwurfsparameter zu berechnen. DieBerucksichtigung der Kapazitats-Spannungs-Charakteristikder Varaktoren in der nichtlinearen VCO-Modellierungermoglicht es, mit Hilfe der Mittelungsmethode, dieresultierende VCO-Abstimmcharakteristik unter dem Einflussder VCO-Amplitude zu approximieren. Als drittes Verfahrenwird in dieser Arbeit die Methode der HarmonischenBalance zur Bestimmung der periodischen Losung desnichtlinearen Differentialgleichungssystems verwendet. ImVergleich zur Andronov-Hopf Bifurkationsanalyse und zurMittelungsmethode handelt es sich bei der Methode derHarmonischen Balance um ein numerisches Verfahren,welches den Vorteil bietet, eine einstellbare Anzahl hohererHarmonischer in der Berechnung der periodischen Losung zuberucksichtigen. Da innerhalb der Methode der HarmonischenBalance numerische Iterationsverfahren zum Einsatz kommen,werden gute Startwerte benotigt, um eine Konvergenzgegen die gesuchte physikalische Losung zu garantieren.Es wird gezeigt, dass es mit Hilfe der Andronov-HopfBifurkationsanalyse und der Mittelungsmethode moglich ist,sehr gute Startwerte fur das Verfahren der HarmonischenBalance zu bestimmen.

REFERENCES

[1] J.-K. Bremer, Entwurfskonzept fur varaktor-basierte RF CMOS VCOs aufder Grundlage nichtlinearer Methoden, Dissertation, Leibniz UniversitatHannover 2016 (eingereicht).

Pseudo-Hierarchical Optimization Strategies forTransparent Analog Design AutomationAbhaya Chandra Kammara and Andreas König, ISE, TU Kaiserslautern

The significance of Analog Design Automation (ADA) in emerging and established technologies cannot be underestimated. Large scale automated design of analog circuits generally make use of hierarchical strategies [1] to reduce the complexity of optimization. Each module of the system is locally optimized while the component selection is globally optimized. While, this reduces the optimization complexity, it leads to sub-optimal solutions due to local optimization. In this work, we present a Pseudo-Hierarchical optimization strategy where the modules are selected similar to typical techniques, however the component sizing is done for global targets. Here an Instrumentation Amplifier is taken as an example, with Miller, Folded Cascode and Buffer amplifiers present in the database. The optimization algorithm (here, particle swarm opt.) randomly initializes with different combinations of the sub circuits. All the basic components (transistors, resistors, etc.) are sized by the algorithm. Each 'particle' of the swarm has a different dimension. This provides more flexibility for the optimization algorithm with minor increase in computational complexity and reduced need for designer knowledge. The effectiveness of the approach can also be visualized using TRAVISOS method shown in Fig. 2. Here two snapshots of the optimization are shown for one run. The PSO algorithm is run with 15 particles for 20 generations. Fig. 2 shows the beginning and end states of the simulations. The size of the points are proportional to the cost i.e., the better solutions are smaller. Here, TRAVISOS reduces the high dimensional data to 3 dimensional projection using a modified MDS technique leading to transparency in ADA techniques, showing effectiveness of different configurations and metaheuristic optimization algorithms to users. References[1]Afacan, E.; Ay, S.; Fernandez, F.V.; Dundar, G.; Basckaya, F., "Model based hierarchical optimization strategies for analog design automation," in DATE, 2014 , vol., no., pp.1-4, 24-28 March 2014

Fig. 1: Flow Chart

Table 1: Results with PSO. The targets were reached in all cases with different Amplifier configurations (e.g.,(M,M,B),(FC,FC,M) etc.)

Fig 2: TRAVISOS method showing the snapshots for first and last generation of the PSO runningwith 15 particles on the Instrumentation Amplifier optimization