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MAX 10 ユーザー・フラッシュ・メモリ・ ユーザー・ガイド 署名 フィードバック UG-M10UFM 2014.09.22 101 Innovation Drive San Jose, CA 95134 www.altera.com
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MAX 10ユーザー・フラッシュ・メモリ・ユーザー・ガイド
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UG-M10UFM2014.09.22
101 Innovation DriveSan Jose, CA 95134www.altera.com
目次
MAX 10ユーザー・フラッシュ・メモリの概要............................................ 1-1
MAX 10 UFMのアーキテクチャと機能.......................................................... 2-1UFMと CFMのアレイ・サイズ........................................................................................................... 2-1UFMメモリ構成マップ...........................................................................................................................2-2UFMのブロック図....................................................................................................................................2-2UFM動作モード........................................................................................................................................2-4
MAX 10 UFMデザインの考慮事項.................................................................. 3-1ガイドライン：電源要件........................................................................................................................ 3-1
MAX 10 UFM実装ガイド.................................................................................. 4-1アルテラ・オンチップ・フラッシュ IPコア................................................................................... 4-1
アルテラ IPコアについて.......................................................................................................... 4-1IPコア・パラメータとオプションの指定 ............................................................................4-1アルテラ IPコア向けに生成されるファイル....................................................................... 4-2他の EDAツールにおけるアルテラ IPコアのシミュレーション.................................. 4-3
UFM Avalon-MM動作モード.................................................................................................................4-5UFMステータスおよびコントロール・レジスタ読み出し............................................. 4-5UFMコントロール・レジスタ書き込み................................................................................ 4-5UFM書き込み動作........................................................................................................................4-6UFMセクタ消去動作................................................................................................................... 4-7UFMページ消去動作................................................................................................................... 4-8UFM読み出し動作........................................................................................................................4-8UFMバースト読み出し動作....................................................................................................4-10
アルテラ・オンチップ・フラッシュ IPコアの参考資料............................. 5-1アルテラ・オンチップ・フラッシュのパラメータ........................................................................5-1アルテラ・オンチップ・フラッシュの信号..................................................................................... 5-2アルテラ・オンチップ・フラッシュのレジスタ............................................................................ 5-3
MAX 10 UFMユーザー・ガイドの追加情報 .................................................A-1MAX 10ユーザー・フラッシュ・メモリ・ユーザー・ガイドの内容の改訂履歴............... A-1
目次-2
Altera Corporation
MAX 10ユーザー・フラッシュ・メモリの概要 12014.09.22
UG-M10UFM 署名 フィードバック
アルテラのMAX® 10 FPGAは、不揮発性情報を格納するユーザー・フラッシュ・メモリ（UFM）ブロックを備えています。UFMは、UFMに Avalon-MM（Avalon Memory Mapped）スレーブ・インタフェースを使用してアクセスできる、理想的なストレージ・ソリューションです。また、UFMブロックには、以下に示す特性があります。
特性 能力
耐久性 最大 1万回までの読み出しと書き込みデータ保持期間 10年以上動作周波数 最大 116 MHz
データ長 最大 32ビット長のデータを格納
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos aretrademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified astrademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performanceof its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to anyproducts and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of devicespecifications before relying on any published information and before placing orders for products or services.
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MAX 10 UFMのアーキテクチャと機能 22014.09.22
UG-M10UFM 署名 フィードバック
MAX 10デバイスの UFMアーキテクチャは、ソフト IPとハード IPの組み合わせです。UFMへのアクセスは、Quartus® IIソフトウェアのアルテラ・オンチップ・フラッシュ IPコアを用いてのみ可能です。
UFMと CFMのアレイ・サイズ各アレイは様々なセクタとして構成されています。各ページまたはセクタは、個別に消去することができます。また、デュアル・イメージのコンフィギュレーション・モード・オプションをオンにした際に、アルテラ・オンチップ・フラッシュ IPコアによってコンフィギュレーション・フラッシュ・メモリ（CFM）にアクセスすることができます。
表 2-1: UFMと CFMのアレイ・サイズ
以下の表に、UFMと CFMのアレイ・サイズをリストします。注: CFM0セクタはコンフィギュレーション・イメージ・ストレージ専用です。
デバイス セクタあたりのページ数（UFM1）
セクタあたりのページ数（UFM0）
セクタあたりのページ数（UFM2）
セクタあたりのページ数（CFM1）
セクタあたりのページ数（CFM0）
ページ・サイズ（Kb）
合計サイズ（Kb）
10M02 3 3 0 0 34 16 640
10M04 0 8 41 29 70 16 2368
10M08 8 8 41 29 70 16 2496
10M16 4 4 38 28 66 32 4480
10M25 4 4 52 40 92 32 6144
10M40 4 4 48 36 84 64 11264
10M50 4 4 48 36 84 64 11264
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UFMメモリ構成マップ以下の表に、メモリ構成マップをリストします。CFMのアドレス範囲は、アルテラ・オンチップ・フラッシュ IPコアでデュアル・イメージのコンフィギュレーション・モードをオンにした場合にのみ適用されます。
表 2-2: メモリ構成アレイ・アドレス・マップ
アドレスはワード・アドレッシング方式です。注意: CFM0セクタを上書きしないでください。コンフィギュレーション・イメージの破損につながる
恐れがあります。
デバイスUFM1アドレス・
レンジUFM0アドレス・
レンジUFM2アドレス・
レンジCFM1アドレス・
レンジCFM0アドレス・レン
ジ
開始 エンド 開始 エンド 開始 エンド 開始 エンド 開始 エンド
10M02 0×00000
0×005FF
0×00600
0×00BFF
N/A N/A N/A N/A 0×00C00
0×04FFF
10M04 N/A N/A 0×00000
0×00FFF
0×01000
0×061FF
0×06200
0×09BFF
0×09C00
0×127FF
10M08 0×00000
0×00FFF
0×01000
0×01FFF
0×02000
0×071FF
0×07200
0×0ABFF
0×0AC00
0×137FF
10M16 0×00000
0×00FFF
0×01000
0×01FFF
0×02000
0×0B7FF
0×0B800
0×127FF
0×12800
0×22FFF
10M25 0×00000
0×00FFF
0×01000
0×01FFF
0×02000
0×0EFFF
0×0F000
0×18FFF
0×19000
0×2FFFF
10M40 0×00000
0×01FFF
0×02000
0×03FFF
0×04000
0×1BFFF
0×1C000
0×2DFFF
0×2E000
0×57FFF
10M50 0×00000
0×01FFF
0×02000
0×03FFF
0×04000
0×1BFFF
0×1C000
0×2DFFF
0×2E000
0×57FFF
UFMのブロック図以下に、アルテラ・オンチップ・フラッシュ IPコアのトップ・レベル・ビューのブロック図を示します。
2-2 UFMメモリ構成マップUG-M10UFM
2014.09.22
Altera Corporation MAX 10 UFMのアーキテクチャと機能
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図 2-1: アルテラ・オンチップ・フラッシュ IPコアのブロック図
Avalon-MM Slave Controller(Data)
UFM Block Interface
Avalon-MM Slave Controller(Control)
Control Register
Status Register
altera_onchip_flash
Avalon-MM Avalon-MM
この IPブロックは、2つの Avalon-MMスレーブ・コントローラを有します。• データ—フラッシュへの読み出しと書き込みのアクセスを提供する UFMブロックのラッパー
• コントロール—フラッシュ向けの CSRとステータス・レジスタであり、これは書き込みと消去動作のみに必要とされる
以下の図に、読み出しおよび書き込み動作時の Avalon-MMインタフェースの詳細な概要を示します。
図 2-2: アルテラ・オンチップ・フラッシュ IPコアでの Avalon-MMスレーブの読み出しおよび書き込み動作
Avalon-MM SlaveParallel Controller
(Data)
Avalon-MM SlaveController(Control)
Control Register
Status Register
altera_onchip_flash
UFMBlock
Interface
UFMBlock I/F
clockreset_n
addr[x:0]readreaddata[31:0]writewritedata[31:0]waitrequestreaddatavalidburstcount[3:0]
clockreset_n
addrreadreaddata[31:0]writewritedata[31:0]
read
write
read/write
read
internal
internal
external
external
以下の図に、読み出し専用動作時の Avalon-MMインタフェースの詳細な概要を示します。
UG-M10UFM2014.09.22 UFMのブロック図 2-3
MAX 10 UFMのアーキテクチャと機能 Altera Corporation
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図 2-3: アルテラ・オンチップ・フラッシュ IPコアでの Avalon-MMスレーブの読み出し専用動作
Avalon-MM SlaveParallel Controller
(Data)
altera_onchip_flash
UFMBlock
Interface
UFMBlock I/F
clockreset_n
addr[x:0]readreaddata[31:0]waitrequestreaddatavalidburstcount[3:0]
UFM動作モードUFMブロックには以下の動作モードがあります。• 読み出し• バースト読み出し• 書き込み• セクタ消去• ページ消去• セクタ書き込み保護動作の読み出しと制御をするための以下のいずれかのアクセス・モードを、アルテラ・オンチップ・フラッシュのパラメータ・エディタで選択します。• Read and writeモード—このモードではデータとコントロール両方のスレーブ・インタフェースが有効
• Read onlyモード—このモードではデータ・スレーブ・インタフェースのみが有効であり、読み出し動作だけに制限される
2-4 UFM動作モードUG-M10UFM
2014.09.22
Altera Corporation MAX 10 UFMのアーキテクチャと機能
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MAX 10 UFMデザインの考慮事項 32014.09.22
UG-M10UFM 署名 フィードバック
デザインを成功させるために、注意が必要な考慮事項がいくつかあります。これらのデザイン・ガイドラインは、特に記述がない限りデバイス・ファミリの全てのタイプに適用されます。
ガイドライン：電源要件注意: UFMの書き込みや消去の動作を実行する際は、必ず安定した電源と接続してください。
書き込みや消去の動作中に電力供給が失われると、装置の損傷につながる恐れがあります。
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MAX 10 UFM実装ガイド 42014.09.22
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アルテラ・オンチップ・フラッシュ IPコアアルテラ IPコアのデザイン・フローは、あらゆるアルテラ IPコアの使用開始に役立てることができます。
アルテラ IPコアについてアルテラおよび IPパートナーは、アルテラのデバイス向けに最適化されたコンフィギュレーション可能な IPコアを、標準のポートフォリオとして提供しています。アルテラは、Quartus IIソフトウェアで IPコア・ライブラリを提供しています。OpenCore Plus IP評価機能により、すべてのアルテラ IPコアの迅速な入手、評価、およびハードウェアのテストが可能になります。ほぼすべての複雑な FPGAデザインは、IPコアの最適化済みロジックを含んでいます。最適化された検証済みの IPコアをデザインに組み込むことにより、設計期間を短縮し、パフォーマンスを最大にすることができます。Quartus IIソフトウェアはアルテラ IPのライブラリを含んでおり、他のソースからの IPコアもサポートしています。カスタム IPのバリエーションを定義、生成することにより、複雑なデザイン・ロジックをプロジェクトで表現することができます。アルテラの IPライブラリには、以下のタイプの IPコアが含まれています。• Basic functions• DSP• Interface protocols• Memory interfaces and controllers• Processors and peripherals
関連情報IP User Guide Documentation
IPコア・パラメータとオプションの指定IPコア・パラメータおよびオプションを指定するには、次の手順を実行します。1. IPカタログ（Tools > IP Catalog）で、カスタマイズする IPコアの名前を検索し、ダブルクリックします。パラメータ・エディタが表示されます。
2. カスタム IPのバリエーションのトップレベル名を指定します。この名前は、プロジェクト内の IPコア・バリエーション・ファイルを識別します。プロンプトが表示される場合は、ター
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ゲットのアルテラ・デバイス・ファミリと出力ファイルの HDLを指定します。OKをクリックします。
3. IPバリエーションのパラメータとオプションを指定します。• 必要に応じてプリセット・パラメータ値を選択します。プリセットは、提供されている特定のアプリケーションのすべての初期パラメータ値を指定します。
• IPコア機能、ポート・コンフィギュレーション、およびデバイス固有の機能を定義するパラメータを指定します。
• タイミング・ネットリスト、シミュレーション・モデル、テストベンチ、またはデザイン例の生成のオプションを指定します（該当する場合）。
• 他の EDAツールで IPコア・ファイルを処理するためのオプションを指定します。4. Finishまたは Generateをクリックして、IPバリエーションの仕様に合った合成およびその他のオプション・ファイルを生成します。パラメータ・エディタは、合成とシミュレーションのためのトップレベルの.qip IPバリエーション・ファイルまたは.qsys IPバリエーション・ファイルと HDLファイルを生成します。また、一部の IPコアは、ハードウェアをテストするにあたってテストベンチやデザイン例を同時に生成します。
5. シミュレーション・テストベンチを生成するには、Generate > Generate Testbench Systemをクリックします。なお、Generate Testbench Systemは、シミュレーション・テストベンチを提供していない一部の IPコアでは使用できません。
6. ハードウェア検証のためのトップレベルの HDL例を生成するには、Generate > HDL Exampleをクリックします。なお、Generate > HDL Exampleは一部の IPコアでは使用できません。
トップレベルの IPバリエーションは、現在の Quartus IIプロジェクトに追加されます。.qipまたは.qsysファイルを手動でプロジェクトに追加するには、Project > Add/Remove Files in Projectをクリックします。ポートを接続するために適切なピン割り当てを行ってください。
アルテラ IPコア向けに生成されるファイルQuartus IIソフトウェアは、IPコア・バリエーションの生成時に以下のファイルを生成します。
4-2 アルテラ IPコア向けに生成されるファイルUG-M10UFM
2014.09.22
Altera Corporation MAX 10 UFM実装ガイド
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図 4-1: IPコアに生成されるファイル
<Project Directory >
<your_ip_or_system_name >.qsys - Top-level IP variation file
<your_ip_or_system_name >.sopcinfo
<your_testbench_name> _tb.csv
<your_testbench_name>_ tb.spd
sim - IP core simulation files
<EDA_tool_setup_scripts>
<your_testbench_name >_tb - Simulation testbench files
<your_testbench_name >_tb
<HDL file >
<your_ip_name > - IP core variation files
<your_ip_name >.cmp - VHDL component declaration file
<your_ip_name >_bb - Verilog HDL black-box EDA synthesis file
<your_ip_name >_inst - IP instantiation template file
<your_ip_name >.ppf - XML I/O pin information file
<your_ip_name >.qip - Lists IP synthesis files
<your_ip_name >.sip - Lists files for simulation
<your_ip_name >.v or . vhd - Greybox timing netlist
synth - IP synthesis files
<your_ip_name >.qip - Lists files for synthesis
<your_ip_name >.v or .vhd - Top-level IP synthesis file
sim - IP simulation files
<your_ip_name >.v or .vhd - Top-level simulation file
<EDA_tool_name > - Simulator setup scripts
<simulator_setup_scripts >
<IP subcore > - IP subcore files
<HDL files >
sim
他の EDAツールにおけるアルテラ IPコアのシミュレーションQuartus IIソフトウェアは、サポートされる EDAシミュレータにおけるアルテラ IPコアの RTLレベルおよびゲート・レベルのデザイン・シミュレーションをサポートします。シミュレーションでは、シミュレータの動作環境のセットアップ、シミュレーション・モデル・ライブラリのコンパイル、およびシミュレーションの実行が行われます。
UG-M10UFM2014.09.22 他の EDAツールにおけるアルテラ IPコアのシミュレーション 4-3
MAX 10 UFM実装ガイド Altera Corporation
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シミュレーションでは、IPコアで生成される機能シミュレーション・モデルとテストベンチ、またはデザイン例を使用することができます。機能シミュレーション・モデルとテストベンチ・ファイルはプロジェクト・サブディレクトリで生成されます。このディレクトリには、テストベンチをコンパイルし、実行するためのスクリプトが含まれることもあります。IPコアのシミュレーションに必要なモデルまたはライブラリの全リストについては、テストベンチで生成されるスクリプトを参照してください。Quartus II NativeLink機能を使用すると自動的にシミュレーション・ファイルとスクリプトを生成することができます。また、NativeLinkは、Quartus IIソフトウェア内からお好みのシミュレータを起動します。
図 4-2: Quartus IIデザイン・フローにおけるシミュレーション
Post-fit timing simulation netlist Post-fit timing
simulation (3)
Post-fit functional simulation netlist
Post-fit functional simulation
Analysis & Synthesis
Fitter(place-and-route)
TimeQuest Timing Analyzer
Device Programmer
Quartus II Design Flow
Gate-Level Simulation
Post-synthesis functional
simulation
Post-synthesis functional simulation netlist
(Optional) Post-fit timing simulation
RTL Simulation
Design Entry(HDL, Qsys, DSP Builder)
Altera Simulation Models
EDA Netlist Writer
注: アルテラの IPは、シミュレーション特有の IP機能シミュレーション・モデル、暗号化された RTLモデル、プレーン・テキスト RTLモデルなど、さまざまなシミュレーション・モデルをサポートします。これらはすべてサイクル精度の正確なモデルです。これらのモデルは、業界標準の VHDLまたは Verilog HDLシミュレータを使用して IPコア・インスタンスの高速機能シミュレーションをサポートします。いくつかのコアではプレーン・テキストRTLモデルのみが生成されるため、ユーザーはそのモデルをシミュレーションすることができます。なお、シミュレーション・モデルはシミュレーションのためにだけ使用し、合成などその他の目的には使用しないでください。シミュレーション・モデルを合成に使用すると機能しないデザインが作成されます。
関連情報Simulating Altera Designs
4-4 他の EDAツールにおけるアルテラ IPコアのシミュレーションUG-M10UFM
2014.09.22
Altera Corporation MAX 10 UFM実装ガイド
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UFM Avalon-MM動作モードUFM動作モードは、Avalon-MMインタフェースを使用します。
UFMステータスおよびコントロール・レジスタ読み出しAvalon-MMコントロール・スレーブ・インタフェースを介して、コントロール・レジスタの値にアクセスすることができます。
図 4-3: ステータスおよびコントロール・レジスタ読み出し
以下に、ステータスおよびコントロール・レジスタ読み出しのタイミング図を示します。
clock
addr
value
address
read
readdata
コントロール・レジスタを使用するには、read信号をアサートし、コントロール・スレーブ・アドレスにコントロール・レジスタのアドレスを送信します。フラッシュ IPコアは、その後に readdataバスを介してレジスタの値を送信します。
UFMコントロール・レジスタ書き込みAvalon-MMコントロール・スレーブ・インタフェースを介して、コントロール・レジスタの値を書き込むことができます。
図 4-4: コントロール・レジスタ書き込み
以下に、コントロール・レジスタ書き込みのタイミング図を示します。
clock
addr
value
address
write
writedata
UG-M10UFM2014.09.22 UFM Avalon-MM動作モード 4-5
MAX 10 UFM実装ガイド Altera Corporation
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コントロール・レジスタに書き込みをするには、write信号をアサートします。フラッシュ IPコアは、その後にアドレス 0×01（コントロール・レジスタ）と writedata（レジスタ値）を送信し、スレーブ・インタフェースをコントロールします。
UFM書き込み動作UFMは、単独で 32ビットの書き込み動作を提供します。UFM書き込み動作を実行するには、以下のステップに従います。1. 書き込み保護モードを無効にします。Avalon-MMコントロール・インタフェースを介して、データのセクタ内の書き込み保護レジスタに 0を書き込みます。
2. Avalon-MMデータ・インタフェースを介して以下のデータをフラッシュに書き込みます。• アドレス：適正なアドレス（Avalon-MMアドレス・マップより）• データ：ユーザー・データバースト・カウントを 1にセットします。
3. フラッシュ IPコアは、書き込み動作の進行中はステータス・レジスタの busyフィールドを2'b10にセットします。
4. 動作が順調であれば、フラッシュ IPコアは、ステータス・レジスタの書き込み成功フィールドを 1'b1、すなわち書き込み成功にセットします。フラッシュ IPコアは、以下のいずれかの状態が生じると、ステータス・レジスタの書き込み成功フィールドを 1'b0（失敗）にセットします。• バースト・カウントが 1に等しくない• 与えられたアドレスが範囲から外れている• 対応するセクタのセクタ保護モードまたは書き込み保護モードがクリアされていない（値が 1'b0ではない）
5. 書き込み動作を続けて実行する必要がある場合は、前のステップを繰り返します。6. 書き込み動作が完了した時点で、書き込み保護モードを有効に戻す必要があります。Avalon-
MMコントロール・インタフェースを介して、対応するセクタの書き込み保護レジスタに 1を書き込みます。注: 各書き込みの後にはステータス・レジスタを確認し、書き込み動作が成功したことを確認します（書き込み成功）。
4-6 UFM書き込み動作UG-M10UFM
2014.09.22
Altera Corporation MAX 10 UFM実装ガイド
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図 4-5: 書き込み動作
以下に、データ書き込みのタイミング図を示します。
clock
1
data
Writeaddr
to UFM
UFM ProgrammingMax 305 µs
addr
UFM ResetMax 250 µs
address
write
burstcount
writedata
waitrequest
UFMセクタ消去動作セクタ消去動作により、UFMをセクタごとに消去できます。UFMセクタ消去動作を実行するには、以下のステップに従います。1. 書き込み保護モードを無効にします。Avalon-MMコントロール・インタフェースを介して、セクタ内の書き込み保護レジスタに 0を書き込みます。
2. セクタ消去の位置を選択するために、該当するビットをコントロール・レジスタに書き込みます。フラッシュ IPコアは、セクタ消去アドレスを格納し、セクタ消去動作を開始します。注: IPコアは、IDLE状態のとき、つまりステータス・レジスタの busyフィールドが 2'b00であるときのみセクタ消去アドレスを受け入れます。IPコアがビジー状態であれば、セクタ消去アドレスを無視します。
3. 消去動作の進行中は、フラッシュ IPコアはステータス・レジスタの busyフィールドを 2'b01
にセットします。4. データ・インタフェースから読み出しまたは書き込みコマンドを新たに受信すると、フラッシュ IPコアは、waitrequest信号をアサートします。
5. フラッシュ IPコアがセクタを消去します。セクタ消去動作が完了すると、フラッシュ消去の物理的な結果をステータス・レジスの消去成功フィールドに格納します。注: 最大消去時間は 350msです。
6. フラッシュ IPコアは、以下のいずれかの状態が生じると、ステータス・レジスタの消去成功フィールドを 1'b0（失敗）にセットします。
UG-M10UFM2014.09.22 UFMセクタ消去動作 4-7
MAX 10 UFM実装ガイド Altera Corporation
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• 不正なセクタ番号が送信された• 対応するセクタのセクタ保護モードまたは書き込み保護モードがクリアされていない（値が 1'b0ではない）
7. セクタ消去動作を続けて実行する必要がある場合は、前のステップを繰り返します。8. セクタ消去動作が完了した時点で、書き込み保護モードを有効に戻す必要があります。
Avalon-MMコントロール・インタフェースを介して、対応するセクタの書き込み保護レジスタに 1を書き込みます。注: 各消去の後にはステータス・レジスタを確認し、消去動作が成功したことを確認します（消去成功）。
UFMページ消去動作ページ消去動作により、UFMをページごとに消去できます。UFMページ消去動作を実行するには、以下のステップに従います。1. 書き込み保護モードを無効にします。Avalon-MMコントロール・インタフェースを介して、セクタ内の書き込み保護レジスタに 0を書き込みます。
2. ページ消去の位置を選択するために、該当するビットをコントロール・レジスタに書き込みます。フラッシュ IPコアは、ページ消去アドレスを格納し、ページ消去動作を開始します。注: IPコアは、IDLE状態のとき、つまりステータス・レジスタの busyフィールドが 2'b00であるときのみページ消去アドレスを受け入れます。IPコアがビジー状態であれば、セクタ消去アドレスを無視します。
3. 消去動作の進行中は、フラッシュ IPコアはステータス・レジスタの busyフィールドを 2'b01
にセットします。4. データ・インタフェースから読み出しまたは書き込みコマンドを新たに受信すると、フラッシュ IPコアは、waitrequest信号をアサートします。
5. フラッシュ IPコアがページを消去します。ページ消去動作が完了すると、フラッシュ消去の物理的な結果をステータス・レジスの消去成功フィールドに格納します。注: 最大消去時間は 350msです。
6. フラッシュ IPコアは、不正なセクタ番号が送信されると、ステータス・レジスタの消去成功フィールドを 1'b0（失敗）にセットします。
7. ページ消去動作を続けて実行する必要がある場合は、前のステップを繰り返します。8. ページ消去動作が完了した時点で、書き込み保護モードを有効に戻す必要があります。
Avalon-MMコントロール・インタフェースを介して、対応するページの書き込み保護レジスタに 1を書き込みます。注: 各消去の後にはステータス・レジスタを確認し、消去動作が成功したことを確認します（消去成功）。
UFM読み出し動作UFMは、単独で 32ビットの読み出し動作を提供します。読み出し操作を実行するには、UFM内でデータが配置されている、またはこれから配置される参照アドレスを、アドレス・レジスタにロードする必要があります。UFM読み出し動作を実行するには、以下のステップに従います。
4-8 UFMページ消去動作UG-M10UFM
2014.09.22
Altera Corporation MAX 10 UFM実装ガイド
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1. データ・スレーブ・インタフェースに適正なデータ・アドレスを送信するために、read信号をアサートします。
2. バースト・カウントを 1にセットします。3. フラッシュ IPコアがビジー状態であれば、フラッシュ IPコアは waitrequest信号をアサートします。
4. フラッシュ IPコアは readdatavalid信号をアサートし、readdataバスを介してデータを送信します。
5. フラッシュ IPコアは、読み出し動作の進行中はステータス・レジスタの busyフィールドを2'b11にセットします。
6. 動作が順調であれば、フラッシュ IPコアは、ステータス・レジスタの読み出し成功フィールドを 1'b1、すなわち読み出し成功にセットします。不正なアドレスや保護されたセクタからの読み出しを試みた場合には、フラッシュ IPコアは、ステータス・レジスタの読み出し成功フィールドを 1'b0（失敗）にセットして空のフラッシュを返します。
以下に、それぞれのMAX 10デバイス向けの読み出し動作のタイミング図を示します。図 4-6: 10M04、10M08、10M16および 10M25デバイスの読み出し動作
clock
read
writeaddr
burstcount
waitrequest
writedata
readdatavalid
addr
1
readdata data0
UG-M10UFM2014.09.22 UFM読み出し動作 4-9
MAX 10 UFM実装ガイド Altera Corporation
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図 4-7: 10M40および 10M50デバイスの読み出し動作
clock
read
writeaddr
burstcount
waitrequest
writedata
readdatavalid
readdata
addr
1
data0
UFMバースト読み出し動作バースト読み出し動作は、ストリーミングで 32ビットの読み出し動作です。バースト読み出し動作には以下のモードがあります。• データ・インクリメント・バースト読み出し—最大で 8のバースト・カウントが可能• データ・ラッピング・バースト読み出し—10M04または 08では 2の、10M16、25、40または
50では 4の固定バースト・カウントを持つUFMバースト読み出し動作を実行するには、以下のステップに従います。1. read信号をアサートし、データ・インタフェースに適正なバースト・カウントと適正なデータ・アドレスを送信します。
2. フラッシュ IPコアがビジー状態であれば、フラッシュ IPコアは waitrequest信号をアサートします。
3. フラッシュ IPコアは readdatavalid信号をアサートし、readdataバスを介してデータを送信します。注: データ・ラッピング・バースト読み出し動作では、アドレスがフラッシュの末尾に達すると、フラッシュの先頭に戻ってラッピングし、読み出しを続けます。
4. フラッシュ IPコアは、読み出し動作の進行中はステータス・レジスタの busyフィールドを2'b11、すなわち busy_readにセットします。
5. 動作が順調であれば、フラッシュ IPコアは、ステータス・レジスタの読み出し成功フィールドを 1'b1、すなわち読み出し成功にセットします。不正なアドレスや保護されたセクタからの読み出しを試みた場合には、フラッシュ IPコアは、ステータス・レジスタの読み出し成功フィールドを 1'b0（失敗）にセットして、すべての空のフラッシュを 1に変えます。
UFMデータ・インクリメント・バースト読み出し以下に、それぞれのMAX 10デバイス向けのデータ・インクリメント・バースト読み出し動作のタイミング図を示します。
4-10 UFMバースト読み出し動作UG-M10UFM
2014.09.22
Altera Corporation MAX 10 UFM実装ガイド
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図 4-8: 10M04および 10M08デバイスのインクリメント・バースト読み出し動作
clock
read
write
addr
burstcount
waitrequest
writedata
readdatavalid
readdata
addr
8
data0 data1 data4data2 data3 data5 data6 data7
図 4-9: 10M16および 10M25デバイスのインクリメント・バースト読み出し動作
clock
read
write
addr
burstcount
waitrequest
writedata
readdatavalid
readdata
addr
data1 data2 data3 data4 data5 data6 data7 data8
addr
6 2
UG-M10UFM2014.09.22 UFMデータ・インクリメント・バースト読み出し 4-11
MAX 10 UFM実装ガイド Altera Corporation
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図 4-10: 10M50デバイスのインクリメント・バースト読み出し動作
clock
read
write
addr
burstcount
waitrequest
writedata
readdatavalid
readdata
addr
data0
8
data1 data2 data4data3 data5 data6 data7
図 4-11: 10M50デバイスの、アラインメントされていないインクリメント・バースト読み出し動作
clock
read
write
addr
burstcount
waitrequest
writedata
readdatavalid
readdata
addr
data0
7
data4 data5 data6data1 data2 data3
UFMデータ・ラッピング・バースト読み出しアラインメントされていないアドレスを受信する際に、UFM IPはデータ・ラッピングをサポートします。
4-12 UFMデータ・ラッピング・バースト読み出しUG-M10UFM
2014.09.22
Altera Corporation MAX 10 UFM実装ガイド
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表 4-1: MAX 10デバイスでのデータ・ラッピング・サポート
デバイス データ・レジスタ長
フラッシュ IPデータ・バス幅
サポートされる固定バースト・カ
ウント
データ・ラッピング
10M04、または10M08
32 64 2 アドレスは、64ビット、つまり 2サイクル後に手前の境界に戻ってラッピングする。たとえば、32ビットのデータ・インタフェースでのラッピングでは：1. スタート・アドレスは 0×012. アドレス・シーケンスは 0
×01になり、アドレス 0×00まで戻る
10M16、10M25、10M40、または10M50
32 128 4 アドレスは、128ビット、つまり 4サイクル後に手前の境界に戻ってラッピングする。たとえば、32ビットのデータ・インタフェースでのラッピングでは：1. スタート・アドレスは 0×022. アドレス・シーケンスは 0
×02と 0×03になり、アドレス 0×00と 0×01まで戻る
以下に、それぞれのMAX 10デバイス向けのデータ・ラッピング・バースト読み出し動作のタイミング図を示します。
図 4-12: 10M04および 10M08デバイスのラッピング・バースト読み出し動作
clock
read
write
addr
burstcount
waitrequest
writedata
readdatavalid
readdata
addr0
data0
2
data1 data2 data3
addr1
UG-M10UFM2014.09.22 UFMデータ・ラッピング・バースト読み出し 4-13
MAX 10 UFM実装ガイド Altera Corporation
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図 4-13: 10M16および 10M25デバイスのラッピング・バースト読み出し動作
clock
read
write
addr
burstcount
waitrequest
writedata
readdatavalid
readdata data0
4
data7
addr0 addr1
data1 data2 data3 data4 data5 data6
図 4-14: 10M40および 10M50デバイスのラッピング・バースト読み出し動作
clock
read
write
addr
burstcount
waitrequest
writedata
readdatavalid
readdata
4
addr0 addr1
data0 data1 data2 data3 data4 data5 data6 data7
4-14 UFMデータ・ラッピング・バースト読み出しUG-M10UFM
2014.09.22
Altera Corporation MAX 10 UFM実装ガイド
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アルテラ・オンチップ・フラッシュ IPコアの参考資料 5
2014.09.22
UG-M10UFM 署名 フィードバック
この項では、アルテラ・オンチップ・フラッシュ IPコアのパラメータ、信号、およびレジスタに関する情報を提供します。
アルテラ・オンチップ・フラッシュのパラメータ以下の表に、アルテラ・オンチップ・フラッシュ IPコアのパラメータを示します。
表 5-1: アルテラ・オンチップ・フラッシュ IPコアのパラメータ
パラメータ デフォルト値 概要
Access mode Read and write アクセス・モードのタイプを選択できる。読み出しと書き込み、または読み出専用が選択可能
Read andwrite
データとコントロール両方のスレーブ・インタフェースをサポートする
Read only • データ・スレーブ・インタフェースのみをサポートする
• 読み出し動作だけに制限される
Read burst mode Incrementing 読み出しバースト・モードのタイプを選択できる。インクリメントまたはラッピングが選択可能
Incrementingモード
バースト・カウントの範囲は 1～8
Wrappingモード
バースト・カウントは 2または4に固定されている
Clock frequency 116.0 MHz 適切なクロック周波数をMHz単位で入力する。最大周波数は 116.0 MHz
Dual images Off デュアル・イメージのコンフィギュレーション・モードを有効にするには、このオプションをオンにする。このオプションをオンにすると、IPコアが CFMにアクセス可能になる
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos aretrademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified astrademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performanceof its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to anyproducts and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of devicespecifications before relying on any published information and before placing orders for products or services.
ISO9001:2008 ���
www.altera.com101 Innovation Drive, San Jose, CA 95134
パラメータ デフォルト値 概要
Initialize flashcontent
Off デュアル・イメージのコンフィギュレーション・モードを有効にするには、このオプションをオンにする。このオプションをオンにすると、IPコアが CFMにアクセス可能になる
Enable non-defaultinitialization file
Off 初期化ファイルを選択して有効にするには、このオプションをオンにする。デフォルト以外のファイルを選択する場合、ファイル名を入力するか、参照ボタンを使用して hexファイルを選択する
アルテラ・オンチップ・フラッシュの信号以下の表に、アルテラ・オンチップ・フラッシュ IPコアの信号を示します。
表 5-2: Avalon-MMスレーブの入力信号と出力信号
信号 幅 入力/出力 概要
クロックとリセットclock 1 入力 ペリフェラル全体をクロック駆動するシステ
ム・クロック信号。reset_n 1 入力 ペリフェラル全体をリセットするシステム同
期リセット信号。IPコアは、この信号を非同期的にアサートする。この信号は、クロックの立ち上がりエッジ後に IPコア内で同期になる。
コントロールavmm_csr_addr 1 入力 レジスタをデコードする Avalon-MMアドレ
ス・バスavmm_csr_read 1 入力 Avalon-MM読み出しコントロール信号。IP
コアはこの信号をアサートして読み出し転送を示す。存在する場合には readdata信号が必要
avmm_csr_readdata 32 出力 Avalon-MMリードバック・データ信号。IPコアは読み出しサイクル中にこの信号をアサートする
avmm_csr_write 1 入力 Avalon-MM書き込みコントロール信号。IPコアはこの信号をアサートして書き込み転送を示す。存在する場合には writedata信号が必要
avmm_csr_writedata 32 入力 Avalon-MM書き込みデータ・バス。バス・マスタは書き込みサイクル中にこのバスをアサートする
データ
5-2 アルテラ・オンチップ・フラッシュの信号UG-M10UFM
2014.09.22
Altera Corporation アルテラ・オンチップ・フラッシュ IPコアの参考資料
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信号 幅 入力/出力 概要
avmm_data_addr ユーザー定義
入力 フラッシュ・データ・アドレスを示す Avalon-MMアドレス・バス。このアドレスの幅は、デバイスとコンフィギュレーション・モードの選択によって異なる
avmm_data_read 1 入力 Avalon-MM読み出しコントロール信号。IPコアはこの信号をアサートして読み出し転送を示す。存在する場合には readdata信号が必要
avmm_data_readdata 32 出力 Avalon-MMリードバック・データ信号。IPコアは読み出しサイクル中にこの信号をアサートする
avmm_data_write 1 入力 Avalon-MM書き込みコントロール信号。IPコアはこの信号をアサートして書き込み転送を示す。存在する場合には writedata信号が必要
avmm_data_writedata 32 入力 Avalon-MM書き込みデータ・バス。バス・マスタは書き込みサイクル中にこのバスをアサートする
avmm_data_
waitrequest
1 出力 IPコアは、読み出しまたは書き込み動作中にIPコアがビジー状態である際、このバスをアサートしてマスタを一時的に停止させる
avmm_data_
readdatavalid
1 出力 読み出しサイクル中に readdataが有効であれば、IPコアはこの信号をアサートする。
avmm_data_
burstcount
4 入力 バス・マスタがこの信号をアサートし、バースト読み出し動作を開始する• 書き込み動作では、バースト・カウントは常に 1に固定される
• インクリメント・バースト読み出しモードでサポートされる読み出しバースト・カウントは 1～8
• ラッピング・バースト読み出しモードでサポートされる読み出しバースト・カウントは 2と 4
10M04と 10M08 2
10M16、10M25、10M40、10M50 4
アルテラ・オンチップ・フラッシュのレジスタ以下の表に、アルテラ・オンチップ・フラッシュ IPコアのアドレス・マッピングとレジスタを示します。
UG-M10UFM2014.09.22 アルテラ・オンチップ・フラッシュのレジスタ 5-3
アルテラ・オンチップ・フラッシュ IPコアの参考資料 Altera Corporation
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表 5-3: アルテラ・オンチップ・フラッシュのコントロール・アドレス・マッピング
レジスタ アドレス アクセス 概要
ステータス・レジスタ
0×00 読み出し専用 直近の動作のステータスと結果ならびにセクタ保護モードを格納する
コントロール・レジスタ
0×01 読み出しまたは書き込み
以下の情報を格納する• ページ消去アドレス• セクタ消去アドレス• セクタ書込み保護モード
表 5-4: アルテラ・オンチップ・フラッシュのステータス・レジスタ
ビット・オフセット
フィールド デフォルト値
概要
1～0 busy 2'b00 2'b00 IDLE
2'b01 BUSY_ERASE
2'b10 BUSY_WRITE
2'b11 BUSY_READ
2 rs（読み出し成功） 1'b0 1'b0 読み出し失敗1'b1 読み出し成功
3 ws（書き込み成功） 1'b0 1'b0 書き込み失敗1'b1 書き込みし成功
4 es（消去成功） 1'b0 1'b0 消去失敗1'b1 消去し成功
5 sp（UFM1保護ビット） —使用するデバイスとコンフィギュレーション・モードに基づいて、IPコアがこれらのビットをセットします。IPコアがこれらのビットのいずれかをセットすると、対応するセクタでの読み出しまたは書き込みができません。
6 sp（UFM0保護ビット） —
7 sp（UFM2保護ビット） —
8 sp（CFM1保護ビット） —
9 sp（CFM0保護ビット） —
31～10 ダミー（パディング） — すべてのビットを 1にセット
5-4 アルテラ・オンチップ・フラッシュのレジスタUG-M10UFM
2014.09.22
Altera Corporation アルテラ・オンチップ・フラッシュ IPコアの参考資料
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表 5-5: アルテラ・オンチップ・フラッシュのコントロール・レジスタ
ビット・オフセット
フィールド デフォルト値
概要
19～0 pe（ページ消去アドレス）すべて 1 ページ消去アドレスをセットし、ページ消去動作を開始する。IPコアは、IDLE状態のときにのみページ消去アドレスを受け入れる。それ以外の場合には、ページ・アドレスは無視される有効な値は使用可能なあらゆるアドレス。IPコアは、指定されたアドレスに対応するページを消去する
22～20 se（セクタ消去アドレス） 3'b111 セクタ消去アドレスをセットし、セクタ消去動作を開始する。IPコアは、IDLE状態のときにのみセクタ消去アドレスを受け入れる。それ以外の場合には、ページ・アドレスは無視される
3'b001 UFM13'b010 UFM03'b011 CFM23'b100 CFM13'b101 CFM03'b111 セットされないその他の値
不正なアドレス
注: セクタ・アドレスとページ・アドレスの両方を同時にセットした場合、セクタ消去アドレスが優先される。IPコアはセクタ消去アドレスを受け入れて実行し、ページ消去アドレスを無視する
23 wp（UFM1書き込み保護）1 IPコアはこれらのビットを使用して、セクタを書き込み動作と消去動作から保護する。セクタ書き込みまたは消去の前に、対応するセクタ書き込み保護ビットをクリアする必要がある
1'b0 書き込み保護モードを無効にする
1'b1 書き込み保護モードを有効にする
24 wp（UFM0書き込み保護）1
25 wp（CFM2書き込み保護）1
36 wp（CFM1書き込み保護）1
47 wp（CFM0書き込み保護）1
31～28 ダミー（パディング） — すべてのビットを 1にセット
UG-M10UFM2014.09.22 アルテラ・オンチップ・フラッシュのレジスタ 5-5
アルテラ・オンチップ・フラッシュ IPコアの参考資料 Altera Corporation
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MAX 10 UFMユーザー・ガイドの追加情報 A2014.09.22
UG-M10UFM 署名 フィードバック
MAX 10ユーザー・フラッシュ・メモリ・ユーザー・ガイドの内容の改訂履歴
日付 バージョン 変更内容
2014年 9月 2014.09.22 初版
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ISO9001:2008 ���
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