Elektronik-Praktikum, DigitalteilInstitut für Kernphysik

Protokoll

Projekt 1Aufbau von Logikschaltungen mit diskreten

Bauelementen

Intsar BangwiPhysik Master

bangjowi@gmail.com

Sven KöppelPhysik Master

koeppel@itp.uni-frankfurt.de

Versuchsdurchführung: Dienstag, 04.05.2013 und 11.05.2013Raum-Nr.: 02.210

Abgabe des Protokolls: Dienstag, 18.06.2013

Betreuer: Ingo FröhlichRaum-Nr.: 01.320, Tel: 47027froehlich@physik.uni-frankfurt.de

Protokollant: Sven Köppel

Umfang des Protokolls: 30 Seiten

Anhang: 6 Seiten Tagesprotokoll

Inhaltsverzeichnis

1 Einführung 3

2 Vom Transitor zur Digitalelektronik 42.1 Transistor als Schalter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

2.1.1 Theorie . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42.1.2 Messergebnisse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

2.2 CMOS-Logik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62.2.1 Passive Pullup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72.2.2 Hochfrequenzbetrieb . . . . . . . . . . . . . . . . . . . . . . . . . . . 72.2.3 Active Pullup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

2.3 NAND aus CMOS-Gattern zusammenbauen . . . . . . . . . . . . . . . . . 92.3.1 Kurze Wiederholung der Boolschen Algebra . . . . . . . . . . . . . 92.3.2 Durchführung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

3 Elektrotechnische Diskussion von Gattern 113.1 Ein- und Ausgangscharakteristik von NAND-ICs in TTL und CMOS . . . 113.2 Übertragungskennlinie . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123.3 Pulsübertragung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133.4 Logische Funktionen mit NANDs . . . . . . . . . . . . . . . . . . . . . . . . 13

3.4.1 Ansteuern von LEDs . . . . . . . . . . . . . . . . . . . . . . . . . . . 143.4.2 OR-Gatter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143.4.3 XOR-Gatter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143.4.4 Halbaddierer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

4 Sequentielle Schaltnetze 154.1 Asynchrones Schaltnetz: Das Flip-Flop . . . . . . . . . . . . . . . . . . . . . 164.2 Synchrones Schaltnetz: Das RS-Latch . . . . . . . . . . . . . . . . . . . . . . 164.3 Master-Slave-Flipflop: Das D-Flipflop . . . . . . . . . . . . . . . . . . . . . 174.4 16bin und 10dec Zählkaskaden mit JK-Flipflops . . . . . . . . . . . . . . . . 18

4.4.1 Asynchroner 4bit-Zähler . . . . . . . . . . . . . . . . . . . . . . . . . 184.4.2 Synchroner 10-bit-Zähler . . . . . . . . . . . . . . . . . . . . . . . . 19

4.5 Zählerdarstellung mit Sieben-Segment-Anzeige . . . . . . . . . . . . . . . 20

5 Quellen und Literatur 22

6 Tagesprotokoll 24

Abbildungsverzeichnis 29

Tabellenverzeichnis 30

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1 Einführung

Dieser Versuch (»Projekt«) ist der erste von zweien, die im Digitalteil des Elektronik-praktikums stattfinden. Dabei wird der Übergang von der diskreten Analogelektronikzur integrierten Digitalelektronik vollzogen. Zunächst wird die Übertragungslinie ei-nes NPN-Transistors vermessen, wie schon viele Male im Analogpraktikum [1]. Diesenverwenden wir in Emitterschaltung als elektronischen Schalter. Dann wird er durcheinen CMOS-Transistor ersetzt, der sich bereits im kompakten IC wiederfindet. Ver-schiedene Ansteueurngen werden diskutiert, die die Grundlage für digitalelektronischeInformationsübertragungen darstellen. Dann bauen wir uns aus Transitoren unser eige-nens NAND-Gatter. Doch die Integration lässt sich nicht aufhalten: Ein fertiges IC mitvier eingebauten Gattern wird unsere Schaltung ersetzen. Wir bauen und untersuchenboolsche Ausdrücke mit TTL- und CMOS-Schaltungen; das NAND-Gatter spannt denkompletten Raum der boolschen Algebra auf, sodass wir beliebige boolsche Funktionenf (a1, . . . , an) : Bn → B ausschließlich in Verknüpfungen von NANDs entwickeln kön-nen. Wir bauen uns binäre Addierer und kommen dann zu asynchronen sequentiellenSchaltnetzen: Alle Arten von Flip-Flops, die wir zunächst aus NANDs bauen, dann aberauch zu fertigen ICs greifen. Mit diesen bauen wir dann Zähldekaden, mit denen wiram Ende 7-Segment-Anzeigen ansteuern.

Zur Literatur verweise ich auf Vorlesungen zur Technischen Informatik und Hard-warearchitekturen, etwa von Brinkschulte am Institut für Informatik in Frankfurt [2],sowie die Vorlesung Digitalelektronik am Institut für Kernphysik [3].

Der Aufbau dieses Protokolles orientiert sich an den drei vorgesehenen Versuchs-tagen mit drei Aufgabenstellungen. Entgegen üblicher Praxis werde ich den theoreti-schen Hintegrund, der sich mit fortlaufendem Projekt/Protokoll zunehmend von elek-trotechnischen Grundlagen hin zum logischen Entwurf digitaler Systeme (Entwurfs-methodik [2]) und damit verbundener Schwierigkeiten verschiebt, nicht kapitelweisegetrennt von der Diskussion der Umsetzung trennen.

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2 Vom Transitor zur Digitalelektronik

Im ersten Versuch gehören Oszilloskop und Spannungsmessgerät zur Grundausstat-tung. Eine überschaubare Anzahl an Bauelementen (zwei an der Zahl) wird auf einemSteckbrett verbaut und verschiedentlich ausgemessen.

2.1 Transistor als Schalter

Abbildung 1: Transistor alsSchalter, wie im Praktikumaufgebaut [4].

Zunächst wird der NPN-Transistor BC237 in einerEmitterschaltung verbaut (vgl. Abbildung 1), mit ei-nem Basiswiderstand von RB = 10kΩ, Kollektorwi-derstand RC = RV = 1, 2kΩ, Emitter auf Masse, ei-ner Gleichspannungs-Versorgung von Ub = 5V vomTischnetzteil und einem rechteckigen Schaltsignal Uevom Signalgenerator mit 2Vpp von einer Frequenzf = 1kHz. Die Spannung Ua wurde am Oszilloskopgegen Masse gemessen und im Zweikanalbetrieb mitdem Rechtecksignal Ue verglichen.

2.1.1 Theorie

Diese Schaltung nennt man Emitterschaltung, weilder Ermitter des Transitors den gemeinsamen Be-zugspunkt von Eingangsspannung Ue und Aus-gangsspannung Ua definiert [6], der in unserem Falltrivialerweise durch die Masse gegeben ist.

Der Transistor, so wie er verbaut ist, wirkt alsSchalter: Mit steigender Flanke an Ue (Übergang 0V zu 5V) fließt in die Basis ein Signal-strom, der den Transitor durchschaltet, sodass ein Strom von Ub durch den Transistorfließt und nicht mehr über den Knoten Ua in Abb. 1 abfließt. Dies sei die mehr anschau-liche als quantitative Erklärung für die invertierende Eigenschaft der Schaltung. AlsÜbertragungsfunktion Ua = f (Ue) gilt also scheinbar:

f (Ue) =

5V wenn Ue = 0V0V wenn Ue = 2V.

(1)

Am Oszilloskop wird dieses Rechteckverhalten untersucht. Beim genauen Hinschau-en beobachtet man allerdings eine Hysterese, die nicht verwundert, da ein gewisserSchwellenwertcharakter nötig ist, um die idealen 0V zu erkennen.

Ein einfaches Modell, um das Verhalten des Schalters zu charakterisieren, ist in Ab-bildung 2 skizziert. Es basiert auf der Annahme, dass das Eingangssignal sehr viel ex-akter einer Stufenfunktion folgt als das Ausgangssignal des Transistors. Daher geht es

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Abbildung 2: Rchteckverhalten der Schaltung aus Abbildung 1, zur Diskussion sieheFließtext. Quelle: [4]

davon aus, dass man exakt feststellen kann, wann das Eingangssignal seine Flanken be-sitzt, während die Flanken des Ausgangssignal derart verwaschen sind, dass man dieÜbergang prozentual beschreibt, und zwar jeweils auf 10% bzw 90%-Leveln des Zielsi-gnals.

Bei steigender Flanke des Eingangssignals gibt es demnach Verzögerungszeit TV ,ehe der Transistor zu Schalten beginnt, was als 90% des Ausgangswertes definiert wird.Anschließend beschreibt man eine endliche Fallzeit TF, ehe das Signal auf 10% fällt.Gleiches gilt umgekehrt für die fallende Flanke des Eingangssignals, hier beschreibtman Speicherzeit TS und Anstiegszeit TA.

2.1.2 Messergebnisse

Wir massen im Fall Ue = 0V eine aktive Ausgangsspannung von Ua = 2, 23V. Damitsind 0,9·Ua = 2,088V und 0,1·Ua = 0,232V. Für die Zeiten bestimmten wir

TV = 280ns TF = 520nsTS = 180ns TA = 140ns

(2)

Zum Vergleich: Eine Halbwelle der 1kHz-Rechteckfrequenz dauert 500.000ns, obi-ge Zeiten bewegen sich also im Promillebereich einer solchen Halbwelle und sind oh-ne enormes Zeitskalenvergrößerung am Oszilloskop gar nicht beobachtbar. Nur mit

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auf/ab-fallender Flankentriggerung kann man diese Signale beobachten, vgl. Abbil-dung 3.

Abbildung 3: Screenshots der Oszilloskop-Ausgaben in drei verschiedenen Ansichten(oben Ua, unten Ue): Links mehrere Rechteck-Wellen, mitte steigende Ue-Flanke, rechtsfallende Ue-Flanke. Die abgelesenen Ergebnisse finden sich in Gleichungen 2.

2.2 CMOS-Logik

In diesem Abschnitt ersetzen wir bipolare Transistoren durch Feldeffekttransistoren(d.h. MOSFETs). Dazu verwenden wir einen einzelnen CMOS-Transistor aus IC-BausteinCMOS 4007 [4, 7]. Den inneren Aufbau und die Pin-Belegung des ICs kann man Abbil-dung 4 entnehmen.

Abbildung 4: CMOS 4007 IC Pin-Belegung, aus [7]. Die Abkürzungen stehen für Drain,Source, Gate, jeweils P und N-Anschlüsse

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2.2.1 Passive Pullup

Abbildung 5:Belegung Pas-sive Pullup,aus [4]

Zunächst verwendet man einen N-Kanal-CMOS (vgl. Abbildung 5),an dessen Gate (Pin 6) ein Eingangssignal Ue (Funktionsgenerator mit2Vpp, 1kHz) anliegt, am Source (Pin 7) neutral die Erde und am Drain(Pin 8) Oszilloskop Ua und dahinter der verstellbare Widerstand imFrontpanel (1kΩ bis 11kΩ, default 3kΩ).

Festzustellen war, ob die Schaltung invertierend arbeitet: Am Os-zilloskop konnte man im Zweikanalbetrieb Ue gegen Ua bestätigen:Ein Invertierer liegt nicht vor (vgl. Abbildung 6 links, Signale liegenquasi in Phase).

Bei verschiedenen Widerständen betrachteten wir die Ausgang-samplituden Ua am Oszilloskop: Bei 3kΩ erhielten wir 1,6V, bei 10kΩschließlich 3,8V. Da die Spannung zwischen Gate und Source einenMOSFET schaltet, hat die Widerstandsänderung darauf keinen Effekt,der Drain-Strom bleibt der gleiche und definiert mit U = R · I bei et-wa verdreifachtem Strom die dreifache Spannung.

2.2.2 Hochfrequenzbetrieb

Im gleichen Aufbau wie vorhergehend wird die Frequenz des Recht-ecksignals auf 100kHz angehoben, mit 5Vpp und 2,5V Offset (statt bisher 2Vpp ohneOffset mit 1kHz).

Bei zunehmendem Widerstand (Swiping von 1kΩ bis 10kΩ) beobachtet man, dassaus der sauberen Rechteck-Ausgangsspannung eine sich immer mehr einer Haifisch-flossenkurve annähernde Ausgangsspannung entsteht (Kurve einer inversen Konden-satoraufladung).

Qualitativ sieht man, dass es weniger Verzögerungszeit beim Schalten des CMOS alsdes NPN-Transistors gibt, wie man in den Oszilloskopaufnahmen in Abbildung 6 sieht,im Vergleich zu Abbildung 3.

2.2.3 Active Pullup

Mit einem P- und einem N-Kanal-MOSFET baut man gemäß Abbildung 7 einen activePullup; der Konsolenwiderstand (3kΩ) wird nun an das Gate angeschlosen. Das re-sultiert ein Invertierer, der bei steigendem Widerstand das Ausgangssignal gegenüberdem Eingangssignal in der Phase verscheibt (als dynamischer im Sinn eines interakti-ven Effekts sehr schön am Oszilloskop sichtbar). Die Interpretation liegt auf der Hand:MOSFETs sind letztlich nur geschaltete Kapazitäten.

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Abbildung 6: Screenshots der Oszilloskop-Ausgaben in drei verschiedenen Ansichten(oben Ua, unten Ue): Links mehrere Rechteck-Wellen, mitte steigende Ue-Flanke, rechtsfallende Ue-Flanke. Der Betrieb im DC/AC-Mode des Oszilloskops bewirkte keinennennenswerten Unterschied.

Abbildung 7: Belegung Active Pullup, aus[4]

YA

B

T1 T2

T3

T4

Abbildung 8: NAND-Gatter aus dreiCMOS-Bausteinen, aus [10]

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2.3 NAND aus CMOS-Gattern zusammenbauen

Aus den zwei P-Kanal MOSFETs und zwei N-Kanal-MOSFETs des IC 4007 lässt sich einNAND-Logikgatter bauen, siehe Abbildung 8.

2.3.1 Kurze Wiederholung der Boolschen Algebra

Ein Logikgatter realisiert eine boolsche Funktion f : B×B → B, wobei B = 1, 0 dieMenge der boolschen Zahlen sind, also eine Z2-isomorphe Gruppe. Verbreitete Gatter-Typen sind AND, NAND, OR, NOR, XOR, XNOR und NOT, wobei NOT keine zweistel-lige, sondern eine einstellige boolsche Funktion ist, die uns weiter oben bereits begegnetist:

NOT : B→ B

NOT(A) =

0 wenn A = 11 wenn A = 0

(3)

Oft ist es wegen des beschränkten Wertebereiches von boolschen Funktionen ein-gängiger, alle Wertebelegungen mit Tabellen anzugeben. Das NAND-Gatter

NAND(A, B) = A ∧ B = A∧B (4)

ist vollständig beschrieben durch seine Wahrheitstabelle (Tabelle 1):

A B A∧B0 0 10 1 11 0 11 1 0

Tabelle 1: Wahrheitstabelle des Negierten logischen Unds (NAND)

In der Hardware müssen die boolschen Zustände b ∈ B = 1, 0 auf elektrischeGrößen I, U, ... übersetzt werden. Oft geschieht die Kodierung durch Spannungen, eineVielzahl an Logikfamilien verwendeten dabei ihre eigenen Konventionen. Sehr verbrei-tet ist der TTL-Pegel logisch 1 ' HIGH = 5V, logisch 0 ' LOW = 0V. Man spricht voninvertierter Logik, wenn es sich genau andersrum verhält.

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2.3.2 Durchführung

NAND-Gatter aus CMOS-Bausteinen gemäß Abbildung 8 verhalten sich genau wie Ta-belle 1, mit TTL-Logik. Das haben wir am Oszilloskop nachgemessen. In Abbildung 9sieht man das gebaute NAND.

Abbildung 9: Fotografie der Schaltung eines NANDs, welches aus vier CMOS-Bausteinen gebaut ist. Die Messung des Ausgangs erfolgt per Oszilloskop

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3 Elektrotechnische Diskussion von Gattern

Der zweite Versuchsteil/-tag vollzieht den »Integrationsschritt« im Sinne, dass wir nunfertige Logik-Gatter in ICs verwenden, statt sie aus Transistoren zusammenzubauen.Dies ermöglicht kompaktere Schaltungen, die schneller zusammengebaut werden kön-nen.

3.1 Ein- und Ausgangscharakteristik von NAND-ICs in TTL und CMOS

Abbildung 10: Vergleich Pinbelegungzwischen den 4xNANDs der FamilienTTL 7400 und CMOS 4011, aus [11]

Wir verwenden nun das CMOS 4011 und dasTTL 74LS00. Beide sind in einem DIP-14 ver-packt und stellen jeweils vier NANDs bereit.Aufpassen muss man bei der Beschaltung, diesich bei zwei NANDs zwischen der TTL- undder CMOS-Version genau andersrum verhält(das NAND ist quasi "gespiegelt"verbaut). Sie-he dazu Abbildung 10.

Mithilfe eines Schalterkastens (kleiner Kas-ten mit etwa 10 Schaltern, die zwischen 0Vund 5V schalten können und mit Miniatur-Laborsteckern/Bananensteckern, etwa 2mm Brei-te, mit das Steckbrett verbunden werden, vgl.Abbildung 9) werden beide ICs nun nachein-ander ausprobiert, in dem jeweils ein NANDin Benutzung genommen wird (Belegung derEingänge mit je zwei Schaltern). Der Ausgangwird mit einem Voltmeter vermessen, wobeier gleichzeitig mit dem Eingang eines weite-ren NANDs verbunden wird. Dieser Anschlussan ein weiteres NAND dient dazu, dass dasvermessene NAND einen Lastfaktor (Fan-Out)wahrnimmt (Voltmeter sind in der Regel hoch-omig).

Selbstverständlich kann man sofort die logi-schen Werte aus Tabelle 1 feststellen; sowohl amTTL als auch CMOS-IC entspricht logisch 1 den 5V und logisch 0 den 0V (exakt: etwa0,149V). Am Oszilloskop scheinen die Werte invertiert zu sein, deswegen haben wirletzteres nicht verwendet. Zwischen CMOS und TTL konnten wir sonst mit dem gege-benen Messverfahren keinen Unterschied feststellen.

Wir haben auch mit einem etwa 50cm langen Kabel zwischen NAND-Ausgang undMessgerät etwa an der Steckdose vorbeigewackelt, konnten aber keine merkliche Ver-

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änderung (Induktion im Kabel oder ähnliches) feststellen (vgl [4], Aufgabenteil c aufSeite 10).

3.2 Übertragungskennlinie

Nun werden die beiden ICs in Hinblick auf ihre Übertragungskennlinien UA = f (UE)verglichen. Während mit dem variablen Tischnetzteil eine Spannung UE = 0..5V aufbeide NAND-Eingänge gleichzeitig eingespeist wird (sodass in Tabelle 1 für die Wahr-heitswerte jeweils gilt A = B, sodass sich das NAND auf ein Inverter-Gatter reduziert),wird das Ausgangssignal mit einem Voltmeter ausgemessen. Die Ergebnisse liegen ta-bellarisch im Anhang vor und wurden in Abbildung 11 aufgetragen.

Übertragungskennlinien CMOS vs NAND

UA

[V]

-1

0

1

2

3

4

5

6

UE [V]-1 0 1 2 3 4 5 6

TTL-Kennlinie CMOS-Kennlinie

Abbildung 11: Plot der aufgenommenen Übertragungskennlinien UA = f (UE)

Die gestrichelt verbundenen Punkte der Messgrößen sollen das qualitative Verhal-ten illustrieren. Man erkennt, dass die CMOS-Architektur ein deutlich steileren, quasiunmessbaren Übergang an UE = 2, 55V aufweist (die gestrichelte rote Linie, die an die-ser Stelle schräg verläuft, führt hier in die Irre), während die TTL-Kennlinie viel früher,

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etwa bei UE = 1V eine Kante aufweist, die aber weniger scharf ist (auf dem Oszilloskopspringt die Kurve etwa dauernd hin und her).

3.3 Pulsübertragung

In ähnlichem Aufbau wie im vorrangegangenen Kapitel wird nun die Pulsübertragungeines NANDs bei relativ hochfrequentem Eingang UE aufgenommen. Dazu werden diebeiden Eingänge eines NANDs mit phasengleichem Rechtecksignal vom Signalgenera-tor (5V Vpp, 2,5V Offset) belegt, sodass das NAND wieder als Invertierer arbeitet. Zweiinteressante Ausgaben am Oszilloskop sieht man in Abbildung 12, jeweils auf steigendebzw. fallende Flanke getriggert. Verwendet wurde dabei ein CMOS.

Abbildung 12: Oszilloskop-Screnshot der Schaltvorgänge eines CMOS-NANDs. Obenist UE (Y1) aufgetragen, unten UA (Y2). Links sieht man folglich die steigende Eingangs-flanke, rechts die abfallende Eingangsflanke.

Selbst im Nanosekundenbereich ist die Hysterese des Gatters kaum messbar, wohlaber ein geringes Über/unterschwingen. Das weist allerdings auch das Eingangssignalauf.

3.4 Logische Funktionen mit NANDs

Mit Aneinanderreihungen von NAND-Gattern können jede beliebige boolsche Funkti-on beschrieben werden. Exemplarisch werden dazu im Folgenden einzelne Gatter undGrundschaltungen der Hardware nachgebaut. Es wird in diesem Abschnitt grundsätz-lich mit den TTL 74LS00-Bausteinen gearbeitet.

Da ab dieser Stelle im Versuch LEDs vorkommen, sei hier angemerkt, dass LEDsals Logikindikatoren in einfachen Gatterschaltungen stets hinter bzw. vor einen Last-widerstand geschaltet werden müssen, da ansonsten sehr hohe Ströme auftreten, da

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die Gatter selbst keinen großen Widerstand besitzen und quasi Masse mit VCC kurzge-schlossen wird. Wir wählten für jede Diode R = 320Ω.

3.4.1 Ansteuern von LEDs

Es soll eine Schaltung gebaut werden, die eine LED zum Leuch- A B A ∧ B0 0 00 1 01 0 01 1 1

Tabelle 2: AND

ten bringt, sobald beide Eingänge »hoch« sind (logisch 1, d.h. 5V, aufdem Schaltergerät »H« genannt, vgl. Abbildung 9). Gefragt ist alsonach einem AND gemäß Wahrheitstabelle 2.

Ein NAND ist lediglich ein negiertes NAND, also kann man einNAND verwenden, um ein AND zu bauen (Abbildung 13):

AB

Q

Abbildung 13: Ein AND mit einem NAND mitnachgeschaltetem Inverter bauen [12]

Wir haben diese Schaltung nachgebaut, an Stelle (aus Abbildung 13) von A und BSchalter gelegt und an Q eine Diode richtung/an Masse, und dies funktioniert.

3.4.2 OR-Gatter

Auch ein Or-Gatter kann man bauen, mit der Regel von De Morgan berechnet man:

A ∨ B = A ∧ B = A ∧ B = (A∧A)∧(B∧B) (5)

Also zwei Inverter, beide an ein NAND, fertig ist das OR. Funktioniert.

3.4.3 XOR-Gatter

A

B

Q

Abbildung 14: Ein XOR mit vierNANDS [13]

Die Entwicklung eines XORs in NANDs kannman leicht berechnen:

A∨B = (A∧(A∧B))∧ (B∧(A∧B)) (6)

In Gleichung 6 treten offensichtlich fünfNAND-Operationen auf. Allerdings kann mandas XOR auch mit vier NANDs bauen, in demman interne Leitungen I0, I1, I2 zulässt und das

Schaltnetz, welches Gleichungen 7 beschreiben, baut.

A∧B = I0 I0∧A = I1

I0∧B = I2 I1∧I2 = A∨B(7)

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Graphisch sieht das aus wie in Abbildung 14, und funktioniert.

3.4.4 Halbaddierer

Ein Halbaddierer addiert zwei Boolsche Zahlen A und B mit A B A + B c0 0 0 00 1 1 01 0 1 01 1 0 1

Tabelle 3: Halbad-dierer

Übertrag (Carry-Out) c gemäß Wertetabelle 3. Er wird gebaut ge-mäß Abbildung 15, wobei die Bezeichner in der Abbildung um-zubenennen sind gemäß U := c, S := A + B.

Abbildung 15: Ein Halbaddierer mit NANDs [17]

Die Schaltung wurde gebaut und auf Richtigkeit geprüft.

4 Sequentielle Schaltnetze

Am dritten Versuchstag bzw. dritten Versuchsteil werden sequentielle Schaltnetze ge-baut. Das sind Schaltnetze, bei denen Ausgänge von Gattern an Eingänge von vorran-gegangenen Gattern eingebunden werden. Aus Physikersicht mag dies eine wenig er-staunliche Eigenschaft sein, vor allem wenn man bereits mit Regeln der Stromkreisver-zweigung oder Impedanzmatritzen komplizierte Schaltkreise untersucht hat, allerdingskommen in der technischen Informatik andere Methoden zum Einsatz, um solche dyna-mischen Schaltungen zu untersuchen. In der Regel arbeitet man mit Pegeldiagrammenund untersucht die Effekte der Rückkopplung mit Automaten, wo man kritische Läufesehr systematisch untersuchen kann [2, Kapitel 5].

Allgemein unterscheidet man zwischen asynchronen und synchronen Schaltnetzen.Im letzten Schritt dieses Kapitels wird uns ein synchrones, also durch einen zentralenTakt gesteuertes Schaltnetz begegnen. Synchrone Netze werden in der Regel als ein-facher zu handhaben betrachet, zumal sie sich durch endliche Automaten beschreibenlassen [2, Kapitel 6].

In diesem Kapitel werden zunächst verschiedene Formen von Flip-Flops gebaut, dieallesamt asynchron sind, und später aus diesen, in integrierter Form, dann Zählschal-tungen, die zuletzt eine Sieben-Segment-Anzeige antreiben werden.

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4.1 Asynchrones Schaltnetz: Das Flip-Flop

Aus zwei NANDs eines 4011 CMOS bauen wir ein ungetaktetes RS-Flipflop, wie in Ab-bildung 16 gezeigt. Die Eingänge wurden mit Schaltern belegt, die Invertierung fandim Kopf statt. Die Ausgänge Q und Q wurden mit LEDs indiziert, den Aufbau zeigtAbbildung 18. Tabelle 4 gibt die Wahrheitstabelle und Interpretationen der vier Ein-gangszustände eines Flipflops wieder. Die Signale S, R stehen jeweils für Set und Reset,Q ist der im Flipflop gespeicherte Wert. Ein Flipflop ist ein interessantes Untersuchungs-objekt für asynchrone Schaltnetze, da die Rückkopplung auch zu einer Race Condition(Oszillierender Zustand) führen kann. In unserem Fall leuchten dann beide LEDs etwasschwach (da sie beide hochfrequent oszillierend angesteuert werden).

&

&

S

RQ

Q

Abbildung 16: Ein RS-FlipFlop auszwei NANDs [14]

S R Q Bedeutung1 1 x unverändert0 1 1 Wert speichern1 0 0 Wert zurücksetzen0 0 1 Q = Q, Oszillation

Tabelle 4: Wahrheitstabelle und Bedeu-tung der Flipflop-Eingabewerte, gemäß[2, 3]

4.2 Synchrones Schaltnetz: Das RS-Latch

Das RS-Latch unterscheidet sich vom RS-Flipflop durch eine Taktpegelsteuerung, diemit einem zusätzlichen Eingang C implementiert wird (siehe Abbildung 17), welchermit den beiden Eingangssignalen S und R verundet (und negier, also NAND) wird,vgl. Wahrheitstabelle 5. Dieser sehr verbreitete Flip-Flop-Typ wird meist einfach Latchbezeichnet. Den Steckbrett-Aufbau mit einem 4011-IC sieht man in Abbildung 18.

&S

RQ

Q

&

&

&

C

Abbildung 17: Ein taktgesteuertes RS-FlipFlop aus vier NANDs [15]

c Bedeutung0 S, R ignoriert1 Funktion gemäß Tabelle 5

Tabelle 5: Erweiternde Taktpegelsteue-rung des Latch, gemäß [2, 3]

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Abbildung 18: Foto vom gleichzeitigen Aufbau des asynchronen RS-Flipflops (oben,mit roten LEDs) und Latch (unten, mit grünen LEDs, auch erkennbar an den das 4011CMOS-IC überbrückenden Kabeln, die die vier NANDs miteinander verbinden).

4.3 Master-Slave-Flipflop: Das D-Flipflop

Die Master-Slave-Flipflop-Bauform ist eine Realisierungsform von zweiflankengesteu-erten Flipflops wie dem D-Flipflop. Wem RS-Flipflops fremd vorkommen, der wird D-Flipflops lieben: Hier gibt es wirklich nur einen Dateneingang D, der dem gespeichertenAusgang Q entgegensteht. Aufbau und Testen erfolgt analog zu oben gezeigten Beispie-len, daher sei für das Schaltbild auf die Anleitung [4, Abbildung 1.8, Seite 13] verwiesen.

Ein Vorteil des D-Flipflops ist, dass der im RS-Flipflop verbotene Zustand vermiedenwird. Man spricht allerdings von einem »transparentem« Flipflop, weil D und Q direktverbunden sind, dieser direkte Durchgriff macht dein Einsatz in synchronen Schaltun-gen unmöglich.

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4.4 16bin und 10dec Zählkaskaden mit JK-Flipflops

Wir folgen nun der nächsten Integrationsstufe und verwenden das CMOS IC CD4027mit zwei integrierten JK-Flipflops, statt dem Selberbau mit einer erheblichen Mengean NANDs (ein JK-Flipflop lässt sich mit sechs NANDs bauen, sind also drei ICs undjede Menge Drähte, die im IC CD4027 Platz finden). Desweiteren erlaubt das IC dieVerwendung der beiden verbauten FlipFlops auch als RS-Flipflops. Diese wollen wirnicht benutzen. Damit das IC richtig funktioniert, müssen alle Pins wohldefiniert belegtsein, daher setzt man alle R = S = 0 (GND). In Abbildung 19 ist der Belegungsplan desICs gezeichnet, alternativ bietet sich Abbildung 1.9 in [4] an.

Abbildung 19: CMOS 4027 IC Pin-Belegung, aus [8].

4.4.1 Asynchroner 4bit-Zähler

Mit vier JK-Flipflops lässt sich gemäß Abbildung 20 eine vier-Bit-Zähldekade realisie-ren, mit Takteingang E und Ausgängen Qi, i ∈ [0, 3], die jeweils die Takteingänge fürdie dahinterliegenden Flipflops darstellen (Ci+1 = Qi). Alle J = K = 1, sodass dieJK-Flipflops sich ständig im Toggle-Zustand befinden.

Abbildung 20: Asynchroner 4 Bit-Dual-Vorwärtszähler, aus [20].

Damit wird die Funktionsweise der Zähldekade schnell ersichtlich: Immer wennsich eine Binärziffer ändert, ändert sich das nächsthöherwertige Bit auch (Übertrag).Die entstehende Zahl weist also mit Q0 das niederwertigste Bit auf, welches sich zu

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jedem Takt E = 1 togglet, und mit Q3 das höchstwertigste Bit. Die Dualdarstellung derdadurch dargestellten Zahl lautet

z = Q0 + Q1 · 2 + Q2 · 22 + Q3 · 23 (8)

diese Zahl geht von z = 0 bis z = 1111bin = 16dec und fängt dann wieder vonvorne an. Abbildung 21 zeigt eine Momentaufnahme des Aufbaus. Die dargestellte Zahlentspricht einer 1101bin = 13dec, wenn man die LEDs von oben nach unten abliest.

Abbildung 21: Foto des aufgebauten 4bit-Zählers. Gut zu erkennen sind die beiden ICs,die insgesamt 4 JK-Flipflops darstellen. Die grünen Kabel sind Masseleitungen, die ro-ten Leitungen sind auf VCC, gelbe Leitungen verbinden IC-Ein- und Ausgänge undorange dienen zum Anschluss der LEDs. Die Widerstände verbinden diese wiederummit Masse.

4.4.2 Synchroner 10-bit-Zähler

Möchte man die resultierende Zahl dezimal darstellen, zum Beispiel als Ziffer einesTaschenrechners, so müsste der Überlauf der Ziffer bereits zu z = 10dec = 1010binstattfinden. Dies lässt sich realisieren, in dem man die Zählstufe um zusätzliche Lo-gik erweitert, die verschiedene Ziffern miteinander in Beziehung setzt. Da diese Rück-kopplung als asynchrones Zählwerk quasi nicht mehr beherrschbar ist, baut man die

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Zähldekade als synchrones Schaltwerk auf: Alle Flipflops werden zum gleichen Zeit-punkt vom gemeinsamen Takt T (vgl. Abbildung 22) geschaltet, als Ein- und Ausgängewerden jeweils Verundungen der vorrangegangenen Signale verwendet, sodass jeweilsXi = Xi(Q0, Q1, Q2, Q3), wobei i ∈ [0, 3] und X ∈ J, K, und Qi sind die Ausgänge;in Abbildung 22 genannt Q1, . . . , Q4 = A, . . . , D. Gemäß Gleichung 8 ergibt sich darauseine Dezimalzahl z ∈ [0, . . . , 9].

Abbildung 22: Synchroner dezimaler Vorwärtszähler, aus [4, Abbildung 1.10].

4.5 Zählerdarstellung mit Sieben-Segment-Anzeige

Zuguterletzt haben wir den im letzten Abschnitt gebauten Dezimalzähler an eine Sieben-Segment-Anzeige, wie sie in 23 dargestellt ist, angeschlossen.

Dazu muss eine Übersetzung stattfinden zwischen den sieben geradezu »willkürli-chen« Elementen, die eine Dezimalziffer darstellen sollen, zu den vier Bit, die eine Dezi-malziffer nach Gleichung 8 kodieren. Das durch Gleichung 8 vollständig beschriebeneBasisumrechnungsverfahren, also die Dualkodierung von Dezimalziffern, hört landläu-fig auf den Namen BCD-Code (Binary Coded Decimal). Das CMOS IC CD4543 [9] kanndie Übersetzung zwischen BCD und Segment-Kanälen vornehmen. Für einen Beschal-tungsplan sei auf [4, Abbildung 1.11] in der Anleitung verwiesen. Die letzte Seite desTagesprotokolls 6 umfasst auch einen ausführlichen Verdrahtungsplan aller drei betei-ligten ICs (vier JK-Flipflops, 3 ANDs). Abbildung 24 zeigt ein Foto des Aufbaus.

Enorm wichtig bei Belegung des CMOS IC CD4543 ist, dass die Signale Latch Enable(LE), sowie Phase (PI) und Blanking (BI) nicht unbelegt sind, sondern mit LE = 1 undPI = BI = 1 beschaltet werden, da ansonsten gar nichts passiert.

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Abbildung 23: Kollage von Abbildungen zur Sieben-Segment-Anzeige. Links die Drauf-sicht der Hochkant-Version, aus [4, Abbildung 1.13], ebenso rechts unten die Pin-Belegung des Bausteins. Rechts oben ein Foto des Elements aus [16].

Abbildung 24: Schnappschuss des Siebensegment-Zählers. Links die unveränderteSchaltung aus Foto 21. Orange Kabel führen die Signale, die die LEDs antreiben, an denÜbersetzer-IC CD4543, weitere orange Signale geben seine Ausgaben an die Sieben-Segment-Anzeige weiter.

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5 Quellen und Literatur

[1] Protokolle des Analogpraktikums im SS 2013, Sven Köppelhttps://th.physik.uni-frankfurt.de/~koeppel/ss2013/Elektronik/

[2] Uwe Brinkschulte: Vorlesung Hardwarearchitekturen und Rechensysteme im SS 2010Materialien SS 2013: http://www.es.cs.uni-frankfurt.de/index.php?id=203

[3] Ingo Fröhlich: Vorlesung Digitalelektronikhttp://user.uni-frankfurt.de/~xmatter/VElek-IF-SS13/

[4] Ingo Fröhlich: Digitalpraktikum 1. Projekt, Versuchsanleitung (ebenda)

[5] Rohe: Elektronik für Physiker: eine Einführung in analoge Grundschaltungen, Stuttgart,Teubner 1978

[6] Elektronik-Kompedium: Emitterschaltunghttp://www.elektronik-kompendium.de/sites/slt/0204302.htm

[7] Datasheet CMOS 4007 - 2 komplementäre CMOS-Transistor-Paare und 1 Inverterhttp://www.cmos4000.de/cmos/4007.html

[8] Datasheet CMOS 4027 - Zwei JK-Flipflopshttp://www.cmos4000.de/cmos/4027.html

[9] Datasheet CMOS CD 4543 von Texas Instruments: CMOS BCD-to-Seven-SegmentLatch/Decoder/Driver for Liquid-Crystal Displayshttp://www.ti.com/lit/ds/symlink/cd4543b.pdf

[10] CMOS-NAND-Schematics, Bildquelle Wikimedia Commonshttp://commons.wikimedia.org/wiki/File:Cmos_nand.svg

[11] TTL 7400 vs CMOS 4011, Bildquelle Wikimedia Commonshttp://commons.wikimedia.org/wiki/File:7400_vs_4011.png

[12] AND from NAND, Bildquelle Wikimedia Commonshttp://en.wikipedia.org/wiki/File:AND_from_NAND.svg

[13] XOR from NAND, Bildquelle Wikimedia Commonshttp://en.wikipedia.org/wiki/File:XOR_from_NAND.svg

[14] SR-FlipFlop from two NANDs, Bildquelle Wikimedia Commonshttp://commons.wikimedia.org/wiki/File:Flipflop_SR2.svg

[15] SR-Latch mit vier NANDs, gemäß ISO, Bildquelle Wikimedia Commonshttp://commons.wikimedia.org/wiki/File:ISO-RS-FF-NAND-with-clock.

svg

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[16] Seven Segment Display Photos, Bildquellehttp://commons.wikimedia.org/wiki/File:Seven_segment_05_Pengo.jpg

[17] Halbaddierer Schematics, Bildquellehttp://web.physik.rwth-aachen.de/~harm/aixphysik/statistik/images/

fig1_8_1.gif

[18] Elektriker-Multimeter Fluke 117 mit berührungsloser Spannungsprüfung, techni-sche Daten:http://fluke.com/fluke/dede/Digitale-Handmultimeter/Fluke-117.htm

[19] Elektronik Kompedium: Asynchroner 4-Bit-Dual-Vorwärtszähler, Bildquellehttp://www.elektronik-kompendium.de/sites/dig/0212151.htm

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Abbildungsverzeichnis

1 Transistor als Schalter, wie im Praktikum aufgebaut [4]. . . . . . . . . . . . 42 Rchteckverhalten der Schaltung aus Abbildung 1, zur Diskussion siehe

Fließtext. Quelle: [4] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Screenshots der Oszilloskop-Ausgaben in drei verschiedenen Ansichten

(oben Ua, unten Ue): Links mehrere Rechteck-Wellen, mitte steigende Ue-Flanke, rechts fallende Ue-Flanke. Die abgelesenen Ergebnisse finden sichin Gleichungen 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

4 CMOS 4007 IC Pin-Belegung, aus [7]. Die Abkürzungen stehen für Drain,Source, Gate, jeweils P und N-Anschlüsse . . . . . . . . . . . . . . . . . . . 6

5 Belegung Passive Pullup, aus [4] . . . . . . . . . . . . . . . . . . . . . . . . 76 Screenshots der Oszilloskop-Ausgaben in drei verschiedenen Ansichten

(oben Ua, unten Ue): Links mehrere Rechteck-Wellen, mitte steigende Ue-Flanke, rechts fallende Ue-Flanke. Der Betrieb im DC/AC-Mode des Os-zilloskops bewirkte keinen nennenswerten Unterschied. . . . . . . . . . . 8

7 Belegung Active Pullup, aus [4] . . . . . . . . . . . . . . . . . . . . . . . . . 88 NAND-Gatter aus drei CMOS-Bausteinen, aus [10] . . . . . . . . . . . . . 89 Fotografie der Schaltung eines NANDs, welches aus vier CMOS-Bausteinen

gebaut ist. Die Messung des Ausgangs erfolgt per Oszilloskop . . . . . . . 1010 Vergleich Pinbelegung zwischen den 4xNANDs der Familien TTL 7400

und CMOS 4011, aus [11] . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1111 Plot der aufgenommenen Übertragungskennlinien UA = f (UE) . . . . . . 1212 Oszilloskop-Screnshot der Schaltvorgänge eines CMOS-NANDs. Oben

ist UE (Y1) aufgetragen, unten UA (Y2). Links sieht man folglich die stei-gende Eingangsflanke, rechts die abfallende Eingangsflanke. . . . . . . . . 13

13 Ein AND mit einem NAND mit nachgeschaltetem Inverter bauen [12] . . 1414 Ein XOR mit vier NANDS [13] . . . . . . . . . . . . . . . . . . . . . . . . . 1415 Ein Halbaddierer mit NANDs [17] . . . . . . . . . . . . . . . . . . . . . . . 1516 Ein RS-FlipFlop aus zwei NANDs [14] . . . . . . . . . . . . . . . . . . . . . 1617 Ein taktgesteuertes RS-FlipFlop aus vier NANDs [15] . . . . . . . . . . . . 1618 Foto vom gleichzeitigen Aufbau des asynchronen RS-Flipflops (oben, mit

roten LEDs) und Latch (unten, mit grünen LEDs, auch erkennbar an dendas 4011 CMOS-IC überbrückenden Kabeln, die die vier NANDs mitein-ander verbinden). Video des Schaltvorgangs online unter [19]. . . . . . . . 17

19 CMOS 4027 IC Pin-Belegung, aus [8]. . . . . . . . . . . . . . . . . . . . . . 1820 Asynchroner 4 Bit-Dual-Vorwärtszähler, aus [20]. . . . . . . . . . . . . . . 18

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21 Foto des aufgebauten 4bit-Zählers. Gut zu erkennen sind die beiden ICs,die insgesamt 4 JK-Flipflops darstellen. Die grünen Kabel sind Masselei-tungen, die roten Leitungen sind auf VCC, gelbe Leitungen verbindenIC-Ein- und Ausgänge und orange dienen zum Anschluss der LEDs. DieWiderstände verbinden diese wiederum mit Masse. . . . . . . . . . . . . . 19

22 Synchroner dezimaler Vorwärtszähler, aus [4, Abbildung 1.10]. . . . . . . 2023 Kollage von Abbildungen zur Sieben-Segment-Anzeige. Links die Drauf-

sicht der Hochkant-Version, aus [4, Abbildung 1.13], ebenso rechts untendie Pin-Belegung des Bausteins. Rechts oben ein Foto des Elements aus [16]. 21

24 Schnappschuss des Siebensegment-Zählers. Links die unveränderte Schal-tung aus Foto 21. Orange Kabel führen die Signale, die die LEDs antrei-ben, an den Übersetzer-IC CD4543, weitere orange Signale geben seineAusgaben an die Sieben-Segment-Anzeige weiter. . . . . . . . . . . . . . . 21

Tabellenverzeichnis

1 Wahrheitstabelle des Negierten logischen Unds (NAND) . . . . . . . . . . 92 AND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143 Halbaddierer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154 Wahrheitstabelle und Bedeutung der Flipflop-Eingabewerte, gemäß [2, 3] 165 Erweiternde Taktpegelsteuerung des Latch, gemäß [2, 3] . . . . . . . . . . 16

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