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robtall an HARDWARE DOKUMENTATION Betriebsdolcumentatjon Heft 1 Personalcomputer EC 1834
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robtall an
HARDWAREDOKUMENTATION
Betriebsdolcumentatjon Heft 1
Personalcomputer EC 1834
2., überarbeitete AuflageKarl-Marx-Stadt, 1988
CC) VEB Kombinat Robotron 1988
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BetriebsdokumefltatiOn **
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Personalcomputer robotron EC 1834 **
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Inhaltsverzeichnis
i. Einleitung
2. Grundkonzept2.1. Allgemeine Einordnung der Ger8tetechnik2.2. Hardwareflbersicht2.3. Softwareflbersicht
3. GruppenverbindUngSplan
4. Betriebsdokumentatiofl— Busrichtlinie (Auszflge) BUS— Systemplatifle SYS- Tastatur TAS— rloppy—Disk—Controller FDC— Floppy—DiSk robotron K 5601 P0- Hard—Disk—ContrOller HDC— Hard—Disk K 5504 der GerHeserie VS NO— Monochromatischer alphanum. BildschirmadaPter ABA— Monochrom. alphanum. Bildschirm K 7228 MAB— Farb/Grafik_Bildschirmadapter FBA— Monochromatischer Grafikbildschirm K 7229.25 MGB— FarbgrafikbildSChirm K 7234 FGB— Speichererweiterung SE— Adapter fflr serielle Kommunikation (ASC) ASC— Adapter rar serielle Kommunikation (ASIC) ASIC- Druckeradapter DA— KIF—Adapter KIF- LAH-Adapter LAN— Bus—Verl8ngerung BUV— Stromversorgungseinheit SVE
5. Diagnose BGH5.1. Eigentest5.2. Dlagnosepaket
AchtungDiese Dokumentation entsprichtdem Stand 03/88 und unterliegtnicht dem Anderungsdienst.
1.62.540117.8 (6ER)085-3—000850.53.0 1.001
4. flnieitung
Die vorliegende Dokümentation dient in erster Linie zur Unterstützung der Qualifikation von Servicetechnikern für den PC EC1834.GemSss der einheitlichen Kundendienstkonzeption des KombinatsRobotron soll der Servicetechniker befShigt werden, neue Gerate zuinstallieren und erforderliche Einstellungen vorzunehmen sowieStörungen am PC beim Anwender zu erkennen, die fehlerhafte Bau—gruppe zu orten und auszutauschen. Er wendet zur Fehlersuchehaupts8chlich die bereitgestellte Diagnosesoftware an.Dazu ist es erforderlich, dass der Servicetechniker neben demtechnischen Wissen auch Grundkenntnisse in der Bedienung der Hardware, der Arbeit mit den Dienst— und Hilfsprogrammen und einenüberblick über Betriebssystem sowie Standardsoftware besitzt.
2. Grundkonzept
2.1. Allgemeine Einordnung der Ger8tetechnik
Mit dem Erzeugnis Personalcomputer EG 1834 0 beginnt der VEBKombinat Robotron eine mit den RGW- Staaten abgestimmte Entwick—lungslinle hochjeistungsf8higer Arbeitsplatztechnik •Das Geratordnet sich in die 2. Generation der Personalcomputer ein undstellt eine neue Leistungsklasse dar.Gegenüber Büro— bzw. Personalcomputern mit 8— bit Verarbeitungs~breite ist bei ann5hernd gleichem Material— und Energieaut—wand eine wesentliche Leistungssteigerung zu verzeichnen.Der PC EC 1834 ist kompatibel zum PC/XT und analogen Geraten.Damit bietet der VEB Kombinat Robotron eine kompatible Schnittstelle, um die Breite der auf diesem Gebiet bereits zur Verfügung stehenden Anwendersoftware nutzbar zu machen.Der Personalcomputer wird in verschiedenen Grundkonfigurationen,darunter Sologerate, vernetzte Varianten sowie Terminalanwen—dungen, angeboten.
2.2. Hardwareflbersicht
Grundlage der Hardware ist das sowjetische MikrorechnersystemK 1810 auf der Basis des 16—bit— Mikroprozessors lt 1810 im 86.Der interne Hauptspeicher (RAM) hat eine Kapazitat von 256 KByteund kann wahlweise auf bis zu 640 KByte erweitert werden.In der Systemeinheit befindet sich die gesamte Elektronik auf derwaagerecht liegenden Systemplatine mit, je nach Ausstattung, biszu acht senkrecht angeordneten, steckbaren Adaptern u.a. für
— Speichererweiterung— monochromatischen alphanumerischen Bildschirm— Farb/Grafik—Bildschirm— Floppy—Disk— Hard—Disk— Netzwerk—Anschluss— Anschluss V,24/IFSS— Drucker
Der PC kann mit ein, zwei oder vier 5,25“—Folienspeicherlaufwerkenrobotron K 5601 ausgerüstet sein. Bei den Varianten mit wenigerals vier Laufwerken kann wahlweise zusätzlich ein Harddisk installiert werden.Grundsätzlich wird für den Ansähluss des Hauptdruckers ein Gen—tronics— Interface zur Verfügung gestellt. Zwei oder vier Inter—faces V24 bzw IFSS gewährleisten den Anschluss zusätzlicherPeripherie wie Zweitdrucker. Plotter, Digitalisiergerät sowiespezielle Messgeräte.Die Kommunikation mit dem Computer erfolgt über monochromatischenalphanumerischen bzw. grafikfähigen oder Color/Grafik—Bildschirmund über eine Flachtastatur.
5 Y $ t e m P 1 a t i n e Stromversorgung
Prozessor: K 1810 WM 86ROM: 32 K Byte m6glich Floppy 1
(2 x 8 K gesockelt) Hard—Disk 1RAM:256 K Byte Floppy 2
1 ___
Anschluss Tastatur seriell Netzschalter
Erweiterungsmögl ichkei ten:
1. Speichererweiterung um 384 K Byte2. Monochromatischer alphanumerischer Bildschirmadapter3. Farb/Grafik— Bildschirmadapter ( belegt zwei Steckplätze4. Hard—Disk—Controller5. Floppy—Disk—Controller6. Adapter für serielle Kommunikation (ASC/ASK)7. Druckeradapter (Centronics)8. Busverlängerung9. KIF—Adapter
10. LAN—Adapter
2.3. SoftwareflbersiCht
2.3.1. Betriebssystem
Das Standardbetriebssystem des PC 1834 ist das BetriebssystemDCP 3.20 (DCP Disk Control Program). E~ ist kompatibel zu denentsprechenden PC—DOS—versionen (DOS Disk Operating System).Der Kern des Betriebssystems besteht aus den Komponenten
ROM—BIOS. der.u.a. die physischen Gerätetreiber, Testroutinenund die BOOT—Routine enthält;BIO.COM, die logischen Gerätetreiber;DOS.COM, das logische System des Kerns und die Programmier—Systemschni ttstel 10;COMMAND.COM, dem Kommandointerpret6r.
PC—3
Die Kommunikation mit dem Betriebssystem DCP 3.20 erfolgt Oberden Kommandointerpreter COMMAND.COM, mit dessen Hilfe auf eineVielzahl von Kommandos zugegriffen werden kann. Externe Kommandosbefinden sich auf Diskette oder Festplatte, interne Kommandosbeinhaltet der Interpreter selbst.
Interne Kommandos realisieren u.a. das— Kopieren von Dateien— Anlegen von Verzeichnissen— Andern des aktuellen Verzeichnisses— Auslisten von Verzeichnissen— Löschen von Dateien und Verzeichnissen— Umbenennen von Verzeichnissen— Definieren von Suchpfaden ausfOhrbarer Dateien— Auslisten von Dateien sowie— Anzeige und Ausgabe von Datum und Uhrzeit
Ober externe Kommandos können z. 8. folgende Funktionen aufgerufen werden:
— Formatieren von Diskette oder Festplatte— Vergleichen von zwei Dateien— Vergleich von zwei Disketten— Kopieren einer Diskette auf eine andere— Sichern von Dateien auf Disketten— Durchsuchen von Dateien nach Zeichenketten— Anzeige aller Verzeichnispfade und Auflistung der Dateien
der Unterverzeichnisse— Druck des Inhaltes eines Farb/Grafik—Bildschirmes— Modus — Festlegung far Drucker, Bildschirm oder asynchrone
Datenöbertragung— Ausgabe von Dateien auf Drucker— Einstellung der Tastatur—L~ndervariante— Auswahl des Tastaturtyps und des Datum—/Zeitformate~— Kopieren des DCP auf ein anderes Laufwerk— Konvertieren von SCPX—Dateien
2.3.2. Di agnosesoftware
Die Diagnosesoftware kann in zwei Gruppen untergliedert werden.Der maschinenresidente Teil der Diagnosesoftware befindet sich imROM und fflhrt nach Einschalten des Computers einen Eigentestdurch. Mit dem Eigentest kann das System aber nicht vollstSndlggetestet werden. Deshalb ist als zweiter Komplex ein Diagnosepaketvorhanden, das dem Anwender und dem Service—Techniker erlaubt, beivermuteten Hardwarefehlern eine Diagnose des Systems vorzunehmen.Ober ein Rahmenprogramm werden die verschiedenen Testprogramme vonder Diskette aufgerufen und sowohl Existenztests auf Vorhandenseinder zu testenden Baugruppen als auch Diagnosetests durchgefflhrt,NShere Angaben zu den erwähnten Testprogrammen sind unter demHauptpunkt ‘Diagnose“ zu finden.
2.3.3. Standardsoftware
Als Standardsoftware steht dem Anwender eine grosse Anzahl vonProgrammpaketen zur Verfügung. So unter anderem
— Datenbanksystem REDABAS—3— Tabellenkalkulation MULTICALC— Textprozessor TP— Gesch8ftsgrafik BGR— Informat ionsrecherchesystem Al DOS— Tourencptimierung TOUR— Bearbeiten von SCP—Disketten unter DCP— CAD—Systeme
FUer das Erarbeiten von Programmen in Maschinensprache könnenEntwicklungswerkzeuge eingesetzt werden, die u.a. bestehen aus dem— Zeileneditor EDLIN
— bildschirmorientierten Editor BE- Makroassembler MASM— Linker LINK— symbolischen Debugger SYMDEB
2.3.4. Programmiersprachen
Zur Erzeugung von Maschinenprogrammen können folgende problemorien—tierte Sprachen verwendet werden:
— BASIC—Interpreter— BASIC-Compiler— Standard-BASIC— T—PASCAL— FORTRAN— C—Sprache— Modula-2
3. Technische Daten
Netzspannung 220 V (187.. .242 V)
Netzfrequenz : 47.. .63 Hz
Umgebungsbedingungen : Einsatzklasse 2 nach TGL 26465
Temperatur +10 bis +35 Grad Celsiusmax. Temperaturgradient 15 (/hmax. rel Luftfeuchte 80% bei 25 Grad C.Luftdruck 84.. .107 kPa
Funkentstörung : entsprechend TGL 20885/12 F1,F3sowie nach VDE 8718 und GOST 23511/79
Schutzgrad IP 20 nach TGL RGW 778 für das Netzteilder Systemeinheit und für die MonitoreIP 00 für alle übrigen Funktionsgruppen
Schutzklasse : 1 nach T~ 21366
Schalleistungspegel Leerlauf max. 52 dB ÄSBetrieb max. 65 dB AS
Technische Daten der Systemeinheit
GefSss : Kombinierte Plast—Blech—Konstruktion bestehend aus— Bodenwanne und Deckel aus Blech, der deckel ist ohne
Werkzeug einfach zu öffnen— ROckwand und Vorderwand aus Plast— Aufnahme für die Datentr~gerlaufwerke— Netzschalteinrichtung und Anzeigeelemente
Netzteil (SVE) mit Lüfter: Das Netzteil ist voll verkleidet undrealisiert intern alle Schutzgflteforderungen bezüglichelektrischer Sicherheit.
Abmessungen (mm) Breite Tiefe Höhe517 406 140
Masse : 16 bis 20 kg je nach Ausstattung
Leistungsaufnahme: max. 150W
Kühlung : zwangsbelüftet, Luftaustritt nach hinten
Netzschalter : integrierter Bestandteil des Netzteiles,über Gestänge von vorn bedienbar
Anzeigefunktionen Betriebsanzeige (LED)Harddisk—Funktionsanzeige (LED)akustischer Signalgeber (programmierbar)
ErweiterungssteckplStze : 8 Pfltze für BLP in den Abmessungen100 mm x 360/300/240/172,5 mm
Aufnahmerahmen für Datentr3gerlaufwerke1 x Harddisk—Laufwerk2 x 5.25 zoll Floppy—Disk—Laufwerk
oder 4 x 5.25 Zoll Floppy—Disk—LaufwerkHinweis : Die technischen Daten der einzelnen Funktionsgruppen sind
dem jeweiligen Kapitel der Betriebsdokumentation zuentnehmen.
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Betriebsdokumentation *
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B u 5 r 1 c h t 1 1 n 1 e (Auszöge) *
Personalcomputer robotron EG 1834 t*
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Inhaltsverzeichnis
1. Allgemeine Grundlagen2. Signalbeschreibungen3. Signalpegel4. Mechanische Bedingungen5. Steckverbinderbelegungen5.1. Steckverbinder 96—polig indirekt5.2. Steckverbinder 62—polig direkt
1.62.540121.7 (GER)085—3- 000852.53.01.004 Stand: 03/88
1. Allgemeine Grundlagen
Der BUS des PC EG 1834 wird durch Signalleitungefl und Leitungenzur Stromversorgung der Adapter gebildet. Bezeichnet wird dieserals Systembus.Er realisiert die Verbindung zwischen Systemplatine und den maximal acht Adaptern (Speichererweiterung, E/A—Adapter, BUS—Verl8n-gerung) und steuert den Informationsaustausch zwischen diesen. Erist geeignet zur Durchföhrung CPU- und DMA— gesteuerter Operationen.
2. Signalbeschreibungen
Die Signale des Systembusses gliedern sich in folgende Signalgrup
DatenbusAdressbusSteuerbus
— UMA—u. REFRESH—Steuerung— Zugriffssteuerung
— Interrupt— Röcksetzen
TaktStromversorgung
Bedeutung der einzelnen Signale:
Signal EIA(bezogen aufSystemplatine)
Beschreibung
DRQO—3, /DAGKO—3. AEN. TC11CR. /10W, /MEMR, /I4EMW./IIEMCS1G, /BHE, ALE. /IOCHCK,l0t HR DVIRQ9—12, IRQI4,15, IRQ3-7RESETDRVCLK, OSC1100, N5P, 11511, N12P, 111211
OSC
Gilt
A
A
RESETDRV A
A19—A0 EIA
D15—D0 EIA
Oszillatortakt: Hochgeschwindigkeitstaktmit einer Zykluszeit von 68 ns (14.745614Hz)Tastverh8ltnis 1:1
Systemtakt: Er entsteht durch Division desOszillatortaktes durch drei und hat eineZykluszeit von 203 ns (4,9152 MHz); Tast—verhSltnis 1:2
Systemrdcksetzen: HIGH- aktiv, Rflcksetzender Systemlogik nach Netz—Einschalten oderw8hrend eines Netzspannungsabfalls.synchron zum Taktsignal
Adressbits 19—0: HIGHaktiv, dienen derAdressierung der systeminternen Speicher—und E/A—Einheiten. werden vom Prozessoroder der DMA-Einheit geliefert
Datenbits 15—0: HIGH—aktiv, Datenbus fflrProzessor, Speicher und E/A—Einheiten
pen:
Leitungsgruppe Anz.Ltoen
Bezeichnung
0T5~- P0A19—A0
1620
119
11128
BU S—2
Signal E/A Beschreibung(bezogen aufSystemplatine)
ALE A Adressenverriegelung: HI6H—aktiv, dient derübernehme gültiger Adressen in Adresslatchund der Verriegelung dieser mit H/L—Flanke,mit AEN verwendet dient es als Hinweis fürgültige Prozessoradressen
/IOCNCI( E E/A—Kanal Fehler: LOW—aktiv, Anzeige einesParit~tsfehlers in Speicher oder E/A—Ein—heit bzw. Auswahl verbotener E/A—Adressen
JOCHRDY E E/A—Kanal bereit: HICH—aktiv, im NormalfallHIGH; durch Speicher oder E/A—Einhelten aufLOW gesetzt wird die Verflngerung.der BUS—Zyklen um weitere Taktzyklen (203 ns) erreicht; darf nicht langer als 10 Taktzyklenauf L0W gesetzt sein, um REFRESH—Vorgangnicht zu unterdrücken
IRQ9—12, E Interruptanforderung 9—12. 14. 15. 3—7:IRQ14,15, HIGH—aktiv; signalisiert dem Prozessor,IRQ3—7 dass eine E/A—Einheit einen Eingriff for
dert, mit L/H—Flanke wird Interrupt ausgelöst, Signale bleiben bis zur Quittungdurch Prozessor aktivPriorit~tsreihenfolge:1R09 — höchsteIRQ1OIRQ1 11R0121R014IRO1S1 R031R04IRQ5IRQ61R07 — niedrigste
/IOR E/A E/A—Lesebefehl : LOW—aktiv, ausgelöst durchProzessor bzw. DMA—Einheit, Anweisung anE/A—Einheit, Daten auf Datenbus bereitzu—stel len
/10W E/A E/A—Schreibbefehl: L0W—aktiv, ausgelöstdurch Prozessor bzw. DMA—Einheit, Anweisungan DMA—Einheit, Daten vom Datenbus zu bber—nehmen
/MEMR E/A Speicher—Lesebefehl: LOW—aktiv, ausgelöstdurch Prozessor bzw. DMA—Einheit, Anweisungan Speicher, Daten auf Datenbus bereitzustellen
/MEMW E/A Speicher—Schreibbefehl: LOW—aktiv, ausgelöst durch Prozessor bzw. DMA—Einheit,Anweisung an -Speicher, Daten vom Datenbuszu übernehmen
BUS—3
Signal E/A Beschreibung(bezogen aufSystemplatine)
DRQ1—3 E DMA—Anforderung: HIGH—aktiv. Anforderungvon Peripherie-GerSten, um Zugriff zu DMA—Funktionen zu erlangen; Signal muss solange aktiv sein, bis Anforderung mittelsDACK—Leitung quittiert wirdDRQI - höchste Priorit8tDRQ2 - niedrigste Prioritat
/DACKI—3 A DMA—Antwort: LOW-aktiv, dienen zur Quittierung der DMA—Anforderungen 1-3
DRQO A DMA—Anforderung: HIGH-aktiv, REFRESH-Anfor—derung vom Timer an DMA—Controller. aller15 um aktiv
/DACKO A DMA—Antwort: LOW—aktiv, REFRESK-Kennzeichen, dient fflr REFRESH des dynamischenSpeichers
AEM A Adress-Freigabe: HICH—aktiv, Anzeige dassDMA—Steuerung Kohtrolle Ober Adress—, Daten- und Steuerbus erlangt hat
TC A Ende—Z8hler: HIGH—aktiv, wird Endez5hler—stand eines beliebigen DMA—Kanals erreicht,liefert Signal HIGH—lmpuls
/BHE E/A BUS HIGH-Freigabe: LOW-aktiv, zeigt an,dass auf höherwertigen Datenbits 15—8 gOl—tige Daten übertragen werden (bei 16—bit—Operation)
/MEMCS16 E 16—bit—Speicherauswahl: 1MW—aktiv, signalisiert der Systemplatine. dass die adressierte Speichereinrichtung mit 16—bit—Zu—griffen betrieben werden kann
M SP +SY+0,25V, Versorgungsspannung ungestützt
M 514 —5V+O,25V, Versorgungsspannung ungestützt
M HP +12V+0,6V, versorgungsspannung ungestützt
H 12N —12Y+1,2V, Versorgungsspannung ungestötzt
14 OD Zentrales Bezugspotential (Masse)
3. Signalpegel
Für alle logischen Bussignale müssen Sender bzw. Empfflnger folgende Pegel bereitstellen bzw. verarbeiten:
HIGH LOWSender 2,4 . . 5.25 V 0 . . D,45 VEmpflnger 2,0 . . . 5,25 V —0,5 . . . 0,8 V
BUS—4
4. Mechanische Bedingungen
Der Systembus ist auf der Systemplatine/MLL in Farm gedruckterLeiterzüge realisiert. Er verbindet die acht Steckverbinder, welche zur Aufnahme der entsprechenden Adapter dienen.Die Steckverbinder sind in einem Abstand von 20.32 mm bestückt.Verwendet werden die Steckverbinder 96—polig nach EBS—G0 4007 (DIN41612) Bauform R. Auf der Systemplatine befindet sich die Stecker—leiste, auf den Adaptern die Buchsenleiste.Zur Nutzung von international im Angebot befindlichen Adapterplat—ten mit direkten Steckverbindern wird in Sonderf3llen die System—platine mit folgender Bestückung ausgeliefert~
zwei Steckpl3tze mit direkten Steckverbindern 62—polig nachDIN .
fünf Steckpl8tze mit indirekten Steckverbindern.
Die Adapter sind in beliebiger Reihenfolge in den Steckverbindernsteckbar. Ausnahme bildet der Steckverbinderplatz 8 (nahe derSVE); er ist reserviert für spezielle AnwendungsfSlle. Der Steck—verbinderplatz 8 ist in Varianten mit BUS-Verl8ngerung für denBUS-Erweiterung‘sadapter vorgesehen, welcher mit einem Kabel vonmax, im LSnge die Möglichkeit bietet, den Systembus zu verlSngern.Die Grösse der Adapterleiterpiatten sind 100 mm x360/300/240/i72,5 mm.Die max. Bauhöhe auf den Adaptern betr8gt 13,5 mm.Auf Jedem Adapter ist gewihrleistet, dass alle Betriebsspannungen(auch nicht genutzte) gegen Masse mit Entstörkondensatoren 47 uFund 0.1 uF abgeblockt sind,Die Strombelastbarkeit pro Adapter bei II SP l8sst max. 3,4 A zu.In der Summe aller acht Adapter können bei N 5P = 14 A, bei N 12P= 2 A, bei M 511 0,3 A und bei 11 12N = 0.25 4 verbraucht werden.
5. Steckverblnderbelegungen
5.1. Steckverblnder 96—polig Indirekt
Röckwand der Systemeinheit4 B C
N 00 * 1 * * /IOCHCKRESETDRV * * D8 * 07II 5~ * * 09 * D61R09 * * 010 *
N SN * 5 * Dli * 04DRQ2 * 012 * 0314 1214 * * 013 * 02
* * 014 *
II 12P * * 015 * 0014 00 * 10 * * IOCHRDY/MEMW * * AEH/MEMR * * * A19/10W * * * 41811CR * * * A17/DACK3 * 15 * * A16DRQ3 * * * Als/DACK1 * * * 414OROI * * * 413/DACKO * * DRQO * 412CLI( * 20 * * AllIRQJ * * TRab * 410IRQ6 * * IRQ11 * 49IRQS * * IRQI2 * 48IRQ4 * * 1R015 * 47TRQ3 * 25 • IRQ14 • AG/OACK2 * * /MASTER * 45TC * * * A4ALE * * * 43N SP * * * A2OSC * 30 * 14 SP * 4111 00 * * * 40II 00 * 32 • /MEMCS16 * /BHE
5.2. Steckverbinder 62—polig direkt
Rbckwarid der Systemeinheit8 A
N 00 * 1 • /IOCHCKRESETDRV * * D7II 5p * * 06IRQ9 * * D5N5N * 5 *04DRQ2 * * 03N 12N * * 02
* * DlN 12P * * D0N 00 * 10 * IOCHRDY/MEMW * * AEH/MEMR * * A19/10W * * *18/IOR * * *17/DACK3 * 15 * A16DRQ3 * “ Als/DACICI * * Al4DRQ1 * * A13bACKe * * *12CLK * 20 * All1R07 * * AlOIRQ6 * * A9IRQ5 * * Aß1R04 * * *71R03 * 25 * *6/DACK2 * * ASlt * * *4ALE * * *3II 5P * * A2OSC * 30 * AlN 00 * * *0
* * * * * *
* *
* Betrlebsdokumentation *
* *
Systemplatifle (TypOl3—1200) *
Personalcomputer robotron EC 1834 **
* ** ****
Inhaltsverzeichnis
1. verwendung und Einordnung2. Tech%ische Daten3. Konstruktiver Aufbau4. Funktionsbeschreibung4.1. Allgemeine Übersicht4.2. Adressen—Zuordnung4.2.1. Speicher—Einteilung4.2.2. E/A—Adressenbereiche (Gesamtsystem)4.2.3. E/A—Adressenbereiche (Systemplatine)4.3. Takterzeugung4.4. Mikroprozessor/Co—ProzessOr4.5. Systemzeitgeber4.6. Paralleles Peripheres Interface4.7. system—unterbrechungen4.8. ROM—SpeIcher4.9. RAM—Speicher4.10. E/A—Adresslerung4.11. DMA—EInrichtung4.12. Byte—Swap—Logik4.12.1. Anwendungszweck4.12.2. Wortzugriff auf Speicher mit 8 Bit—Datenbus4.12.2.1. Speicher Schreiben4.12.2.2. Speicher Lesen4.12.3. E/A—Zugriff auf Tor mit ungerader Adresse4.12.4. DMA—Zugriff auf ungerade Speicheradresse4.13 HMI—Register4.14. Tastatur—Anschluss5. Kontaktbelegung der Steckverbinder mit KurzzelchenObersiCht6. Elnstellvorschrlft7. Wartungsvorschrlft
1.62.540131.3 (6ER)085—3-000851.53 01.001
1. Verwendung und Einordnung
Die Systemplatine ist die zentrale Baugruppe des PersonaicomputersEC1834. Sie enthSlt alle zur Steuerung des ßerStes notwendigen Funk—tionSgruppen.Die Steuerung des Gesamtsystems übernimmt der Mikroprozessor mit Hilfeeiner Anzahl von hochintegrierten Peripherie—Schaltkreisen. Als Arbeitsspeicher sind auf der Systemplatirie 256 KByte RAM integriert. DieCPU hat die MOglichkeit, 1 MByte Speicher zu adressieren, Jedoch istnur der Einsatz von max. 540 KByte als Vordergrundspeicher sinnvoll,bedingt durch die Speicherverwaltung von DCP.Verwendung findet der Mikroprozessor 1CR 1810 WM 86 (analog i8086) mit16—Bit—Datenbus und 20—Bit—Adressbus im Zeitmultiplexbetrieb, derWortzugriff auf den Speicher erm8glicht. Die Arbeit mit der Peripherieerfolgt im Byte-Zugriff.Der Co—Prozessor 1CR 1810 WM 87 (analog i8087) entlastet die CPU vonarithmetischen Operationen (Option).Acht Steckplftze bieten die MOglichkeit, Peripheriebaugruppen überAdapter anzuschliessen bzw. den Speicher mit 384 Kßyte—Steckkarten alsVordergrund— oder als Hintergrundspeicher zu erweitern.Auf der Systemplatine befinden sich weiterhin Steckverbinder für denAnschluss der Tastatur sowie för den Tongeber.
2. Technische Daten
Leiterplatte 240 mm x 360 mm MIL
Steckverbinder X4,X5,X6 Steckerleiste 2-pol.202/1 TGL 55055
X7 Buchsenleiste 9—pol.201—9 EBS-G0 4006/O1—2—V6K2 LP abgewinkelt
X1.1. . .X1.8 Steckerleiste 96—pol.332 EBS—G0 4007
Betriebsspannungen SP (÷5V 5%)12P (÷12v +5%)
Mikroprozessor. Coprozessor als Option-
Datenbus 16 Bit
Adressbus 20 Bit
Taktfrequenz 4,9152 MHz
Speicheradressraum 1 MByte
E/A-Adressraum 64 KByte
15 priorisierte lnterrupt—Niveaus
Operativspeicher 256 KByte dRAM mit Parit8tskontrolleerweiterbar auf 640 KByte
Festwertspeicher 32 KByte
Bauelementebasisanalog
Mikroprozessor 1CR 1810 WM 86-5 MHz 18086
Arithmetischer Coprozessor 1CR 1810 NIl 87 1808?
Progr. lnterrupt—Controller 1CR 580 NIl 594 182594
Taktgenerator 1CR 1810 GF 84 i8284A
Bus—Controller 1CR 580 WG 88 18288
Progranmierbares Peripheres 1CR 580 NW 55A 182554Interface (PPI)
programmierbarer Intervall— 1CR 580 WI 53 18253Timer
DMA—Controller 1CR 580 1K 57 1825?
64 K x lblt dRAM U 2164 C20
8 K x 8 EPROM U 2764 CC25
— EMR fOr rastaturinterface UC 8821 II
— 2 K x 8 EPROM tOr EMR U 2716 C39
Erg~nzungsschaltkrelse der Serien STTL und LSTTL
~. Konstruktiver Aufbau
Die Systemplatine Ist eine MehrlagenleiterPlatte mit 4 Informationse—benen, Masse— und Stromversorgungsebene der •Gr8sse 240 mm x 360 mm undist waagerecht in der Systemeinheit montiert. Sie besitzt drei Steck—verbinder tOr den Tastaturanschluss (X7), den Tongeber (X4), dieBetriebsspannungSanzeige und acht Steckverbinder X1.1 bis X1.8 tOrden Anschluss von 8 externen E/A—Einrichtungen mit Speichern Oberspezielle Adapter (z. 8. Monitor tOr alphanumerische Darstellung,Farb—/Gratikadapter, Floppy Disk, Hard Oisk, serielle Schnittstel—len)Die Ger8tekonfiguration (Speicherausstattung, Typ des Monitors.Anzahl der Floppy Disk ist am nIL—Schalter St einstellbar.
4. ~unktionsbeschreibung
4.1. Allgemeine Obersicht
Die Steuerung erfolgt mit einem Mikroprozessor des Typs K 1810 WM 86(analog 18086), der eine Datenwegbreite von 16 Bit besitzt und einenSpeicheradressbereiCh von 1 MByte ermöglicht. Der Prozessor wird imMaximum—Modus betrieben, so dass als Zusatzeinrichtung ein Coprozessordes Typs K 1810 NIl 87 (analog i8087) eingesetzt werden kann (Stecktas—sung ist vorhanden). Der Prozessor arbeitet mit 4,915 MHz; dieseFrequenz wird von einem Quarz der Frequenz 14,7456 MHz mittels Teilung
SYS_3
durch 3 gewonnen. Aus der Quarzfrequenz lassen sich die üblichenBaudraten der Obertragungseinrichtungen durch einfache Teilung ableiten. Bus—Zyklen bei Speicheroperationen dauern vier Taktzyklen von203,5 ns, d.h. 814 ns. Dem gegenüber dauern E/A—Buszyklen generellfünf Taktzyklen, d. h. 1,0i7 us.
Der Prozessor wird durch einige LSI—Erg~nzungsschaltkreise unterstützt, die vier 20—Bit DMA—Kanale, drei 16—Bit Zeitgeber—Kan8le und15 priorisierte .Interrupt—Niveaus realisieren.Drei der vier DMA—Kan8le stehen auf dem Systembus zur Verfügung undkönnen für schnelle Datenübertragungen zwischen E/A—Einrichtungen unddem Speicher ohne Prozessoreingriffe verwendet werden. Der vierte DMA—Kanal wird für das Refreshen der dynamischen Speicher sowohl auf derSystemplatine als auch auf Speichererweiterungs—Adaptern verwendet.Dazu wird ein Zeigeberkanal so programmiert, dass er periodisch einenDMA—Zyklus anfordert. Mit dem dadurch ausgelbsten Speicher—Lesezykluswird ein Refreshen aller dynamischen RAM—Schaltkreise bewirkt.Alle DMA—übertragungen dauern 8 Prozessor—Tpktzyklen bzw. 1,62 us(falls die Ready—Leitung nicht deaktiviert wif‘d).Die drei Zeitgeberkanfle werden folgendermassen benutzt: Kanal 1 fürdie periodische Anforderung von Refresh—Zyklen, Kanal 2 für die Toner—zeugung mittels des Tongebers und Kanal 0 als Konstant—Zeitbasis fürden Systemzeitgeber.
Von den 15 priorisierten Interrupt—Miveaus stehen 11 auf dem Systembusfür die Verwendung durch Adapterkarten zur Verfügung.Drei Interrupt—Miveaus werden auf der Systemplatine verwendet. DasN*veau 0 mit der höchsten Priorität ist mit dem Zeitgeberkanal 1verbunden und erzeugt eine periodische Unterbrechung. Das Niveau 1 istmit der Tastatursteuerung verbunden und erzeugt bei Empfang jedesScan—Codes von der Tastatur eine Unterbrechung.Die nichtmaskierbare Unterbrechung (NMI) des Prozessors wird für dieBehandlung von Paritätsfehlern, die Zusammenarbeit mit dem Co—Prozessor sowie für die virtuelle I/O—Adressierung genutzt.Die Systemplatine enthält RAM—und ROM— bzw. EPROM—Komplexe Die RAM—Ausstattung beträgt 256 KByte mit Paritätskontrolle, die ROM—Ausstattung 32 KByte ohne Paritätsprüfung.Der ROM—Bereich enthält den Anfangstest nach Rücksetzen, einen Disket—ten—Bootstrap—Lader sowie das ROM—BIOS.Die Startadresse der CPU nach Rücksetzen liegt ebenfalls im ROM. DerProgramm—Anlauf beginnt ab der Adresse FFFFOh
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4.2.3. E/A—Adressenbereiche (Systemplatine)
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01 x x Terminal Gount Cl bis CO lt F/L = 0Rd,Wr,G13 bis C8 lt Fit = 1
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: analog tör CH—1 bis CH—3 DMA0708 x MODE SET AL TCS EW RP EN3 EN2 EHI ENO08 x STATUS 0 0 0 UP TC3 TC2 TC1 TCO
20 x Write 1GW 1 (X‘13‘ — EDGE, CASCADE, 1CX4) mi—21 x Write 1GW 2 (X‘08‘ — IMT.ADDR 8) tiali—21 x Write 1GW 3 (X‘04‘ — 1R02 SLAVE) sierung21 x Write 1Gw 4 (X‘09‘ - 8UFFRD, 8086 MODE)21 x Write 0GW 120 x Write 0Gw 2 PIG120 x Write 0GW 3
40 x Load Gounter 041 x ‚ •‚ 142 x 243 x Write Mode Word (5C1,5C0,RL1,RLO,M2,M1,M0,BCD)
40 x Read Gounter 041 x 1 PIT42 x ‘ 243 x Mo Operation
60 x Tast~ncode oder S161 x Steuerbits PPI62 x Statusbits63 x Write GMD/MODE—Register (X‘99‘)
x Write DMA Pa9e Register CH-2 (0,0,0,0,A19,A18,A17,*16)
82 X ‘ ‘ “ CH—383 X ‘ ‘ CH—180 x Read MMI Address: 47 bis 4081 x Read MMI Address: 0, 0, 0. 10W, IOR, BHE, A9, 48
A0 x Set MMI Mask (X‘80‘)A0 x Glear MMI Mask (X‘QO‘)
CO x Write ICW1, OGW2 bzw. OGW3 )Cl x Write IGW2, ICW3 Q(‘02‘ SLAVE ID) ) sIehe 20, 22
ICW4 bzw. 0GW! PIC2
SYS—7
4.3. Takterzeugung
Zur Takterzeugung wird der Taktgenerator 8284A 1043) eingesetzt. Dieser Schaltkreis erfüllt drei Funktionen:
- Erzeugung des Systemtaktes und zweier weiterer Takte— taktbezogene Bildung von RESET nach Etnschalten— taktbezogene Bildung von READY für die CPU
Der Taktgenerator bildet folgende rakte:— CLK = 4,9152 MHz 20~ ns als Systemtakt— PCLK = 2,45 MHz = 406 ns (intern)— OSC = 14.7456 MHz= 68 ns (Quarzfrequenz)
CLK und OSC sind auf den BUS geführt, PCLK wird nur intern genutzt. AmRDY— und AEM—Eingang des Taktgenerators kann die CPU von der Peripherie in den WAIT-Zustand gesteuert werden. Dies wird während des DMA—Betriebes genutzt, und auch langsame Speicher und E/A—Einrichtungenschalten die CPU in den WAtT-Zustand.
4.4. Mikroprozessor/Co—Prozessor
Als Mikroprozessor findet die CPU 8086 [D20) Verwendung. Sie besitzteinen gemeinsamen Adress— und Datenbus mit 16 Daten— und 20 Adressleitungen, die aber Latch—Register bzw. Treiber geführt werden 102, D25,D26 für Adressbus; 0 21, D23 für Datenbus].Die CPU arbeitet im Maximum—Mode (MN/MX=LOW) und kann mit dem Arithmetik—Prozessor 8087 zusammenarbeiten. Beide Prozessoren sind dann überdie Signale /TEST—/BUSY miteinander verbunden.Die Steuerung der Bus—signale übernimmt der Bus—Controller 8288 [04).Er decodiert die Statussignale des Prozessors und leitet daraus dieSteuersignale für die Adress—Latch—Register sowie die Datenbus—Treiberab. Weiterhin übernimmt er die Steuerung der Interrupt—Bestfligung undbildet die Signale Speicher lesen (/MEMR), Speicher schreiben (/MEMW),E/A—Tor lesen (/IOR) und E/A—Tor schreiben (/10W).
4.5. System—Zeitgeber
Die Systemplatine des EC1834 enth3lt drei programmierbare Zeitgeber,die mit einem Timer—Schaltkreis 8253 1053) realisiert sind. EG? dieSystemprogramme ist dieser Timer—Schaltkreis eine Einrichtung mit 4E/A—Ports; drei E/A—Ports sind die Zeitgeberwerte—und der vierte(Ausgabe—) Port ist das Register zur Modus—Steuerung. Die drei Zeitge—berkan~le werden im PC EC1834 folgendermassen verwendet:
Kanal 0 — Allgemeiner System—ZeitgeberGATE 0 : 1CLK IM 0 : 1,23 MHzCLK OUT 0 : IRQO für Interrupt—Controller
Kanal 1 — Generator für Re-fresh—AnforderungenGATE 1 : 1CLK IN 1 : 1,23 MHzCLK OUT 1 : 15 Us Signal als Anforderung
Kanal 2 — Tongenerator für Tongeber6ATE 2 : Bit 0 von Port X‘61‘ PPICLK IM 2 : 1,23 MHzCLK OUT 2 : Ansteuerung Tongeber
SYS-8
Der TIMER—Schaltkreis wird mit der halben Frequenz von PCLK, also 1,23MHz, getaktet.Kanal 0 als allgemeiner System—Zeitgeber löst nach jeweils 100 mseinen Interrupt flberIRQO zur Einstellung der Sy~temzeit aus. Kanal 1dient zur Refresh—Anforderung für die dynamischen Speicher und bildetnach jeweils 15 us das Signal DROO für den DMA—Schaltkreis, welchesder Beginn eines Refresh—Zyklusses ist.Mit Kanal 2 wird der Tongeber angesteuert. Die Impulsfolge für denTongeber kann ausserdem noch vom PPI Ober den Eingang GATE2 des TIMER—Schaltkreises beeinflusst werden.
4.6. paralleles Peripheres Interface
Der Schaltkreis 8255A [D54] ist ein paralleler Port mit drei Kanälenund dient der Abfrage bestimmter Zustände und der Ausgabe von Steuer—signalen auf der Systemplatine. Die Kanäle können einzeln wahlweiseauf Ein— oder Ausgabe programmiert werden. Kanal A ist auf Eingabeprogrammiert und fragt den Konfigurationsschalter St ab, Kanal 8 Istauf Ausgabe und Kanal C auf Eingabe programmiert. An Kanal B und Csind Steuersignale aktiv.Die Belegung der PPI—Bits zeigt folgende Tabelle:
X‘0060‘ PA 0 IPL von Diskette(Eingabe) 1 Coprozessor installiert
2 RAM ) Ausstattung3 RAM ) ) Schal—4 Display—Typ 1 ) ter 515 • “2 )6 ) Anzahl der7 ) DiskettenlaufwerKe )
X‘OOGl‘ P8 0 Steuerung Zeitgeber—Kanal 2 (GATE 2)(Ausgabe) 1 Steuerung Tongeber
2 P2D des EMR (UC 8821M)34 — Enable RAM PCK5 — Enable I/O CH CK6 P32 des EMR (UC 8821M)7 P33 des EMR (‘
X‘0062‘ PC 0 —
(Eingabe) 1 —
2 —
3 —
4 P34 des EMR (UC 8821M)5 Zeitgeber 2 (CLK OUT 2)6 I/OCHCK7 PCK
RAM—AusstattungPA2 PA3
0 0 256 K
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PA4 P45 Display—Typ
o o reserviert1 0 —
o 1 Farbmonitor 80x25(slw—Modus)
1 1 slw—Monitor
P46 P47 Anzahl Disketten—Laufwerke
o 0 1o 1 21 0 3
1 4
4.7. System—Unterbrechungen
Mit dem MMI des Mikroprozessors und zwei Interrupt—Controller—Schalt—kreisen 82594 348,049] sind im PC EC1834 16 Unterbrechungsniveausrealisiert. Sie sind (in absteigender Priorität) folgendermassen zugeordnet
MMI RAM—Parithsfehler (Systemplatine bzw. RAM—Erweiterung), verbotene E/A—Adressen oder wahlweiseCoprozessor
Interrupt—Controller (82594):
IRQ0 System—Zeitgeber )IRQ1 Tastatur ) systemplatinen—internIRQ2 Kaskadierung )IRQ8 DMA—Endez5hler Refresh)1R09, 10,1112.14,15 frei verfügbarIRQZ3 reserviert/wahlweise Coprozessor1R03 serieller Adapter 2 bzw. KIF—Adapter1R04 serieller Adapter 1IRQS Festplatten—AdapterIRQ6 Disketten—Adapter1R07 Drucker—Adapter
Es sind vier unterschiedliche Quellen vorhanden, die einen MMI auslö—sen können. Alle Quellen werden auf den MMI—Eingang der CPU geführt.Beim Eintreten folgender Zust3nde wird ~in MMI ausgelöst:
— Arithmetikprozessor (z.B. Division mit NulJ) — MPMPI— PariUtsfehler des Systemplatinen—RAM —/PCK— ParltStsfehler von Speichererweiterung oder Peripheriebaugruppen
/IOCHCK— virtuelle E/A—Adresslerung — /IOCMCK
Durch den Einsatz von zwei Interrupt—Controllern ist es möglich, mit15 maskierbaren Interrupt—Ebenen zu arbeiten. Die Kaskadlerung vonzwei Interrupt—Controllern erfolgt so, dass der IMT—Ausgang des Slavean elne~ .IRQ—Eingang (Interrupt—Request) des Masters geführt ist (IRQ2an 049). Das INT—Signal des Masters bewirkt bei der CPU die Interrupt—Anforderung INTR.
SYS—1o
Die Anerkennung des Interrupts wiederum übernimmt der Bus—Controllerund bestimmt den Zeitpunkt. zu dem der den Interrupt auslösendeController-Schaltkreis seinen lnterrupt—Vektor auf den Datenbus legt.
4.8. ROM—speicher
Der ROM-speicher auf der Systemplatine besteht aus 2 (max.4)EPROM—Schaltkreisen 8 K x 8 Bit K 573 RF4 bzw. U 2764 C25[D100.1O1,D115.116]. Er ist als 8 K x 16—Bit—Speicher realisiert;der Code für gerade bzw. ungerade Adressen befindet sich jeweilsin unterschiedlichen Schaltkrtisen.Der Adressenbereich des ROM—speichers befindet sich am Ende des gesamten 1 MByte CPU—AdressenbereiChs ab Adresse FB000h. Es wird keineparit8tsprüfung ~usgeführt. daför erfolgt eine pr~fsummenbildung Oberalle vier Schaltkreise.Die Decodierung einer Speicheradresse fUr den ROM Obernimmt ein 8-fach—NAND [05], das bei aktiven Adressleitungen A15. . .A19 das Signal/ROMADRSEL bildet. Damit wird ein 1—aus—8.—DecOder SEOS [066] freigegeben, der aus der Adressleitung A14 entweder die Speicherbank ab F8000h[D115.D100] (A14=LOW) oder ab FC000h [D116,D1OI] auswShlt (A14HIGH).
4.9. RAM—speicher
Der RAM—Speicher auf der Systemplatine besteht aus 36 RAM—Schaltkrei—sen 64K X 1 Bit U 2164 C2O. Er ermöglicht 16—Bit—Zugriffe durch dieCPU. Organisationsmhsig ist er als 128K x 16 Bit aufgebaut. EineParitatslogik ergänzt jedes Byte auf gerade Parit8t in einem zusAtzlichen Speicherschaltkreis, die beim Lesen wieder gepröft wird. ImFehlerfall wird ein—MM! durch /PCK (/IOCHCK bei Speichererweiterung)ausgelöst.Der Adressbereich des RAM auf der Systemplatine ist 00000h.. .3FFFFh.Die Speichererweiterung liegt im Bereich von 40000h. . .9FFFFh (Vorder—grundspeicher).Die Decodierung einer RAM—Speicheradresse erlolgt mittels eines 1—aus—8—Decoders (065], der in AbhAngigkett v~m Pegel der Adressleitung A17eine Speicherbank von 128 KByte auswihlt.
A17 = 0 -—‚ Adressbereich 0.. .128K -—‘ /RAS1A17 = 1 ——> Adressbereich 128K.. .256K ——> /RASO
Ein 128—KByte—Bereich wiederum ist in zwei Bönke zu je 64 KByte unterteilt. in denen sich bei 16—Bit—Zugriff jeweils L—Teil und H-Teileiner Adresse befinden, bei Byte—zugriff in einer 64—K—Bank Bytes mitgerader Adresse und in der anderen 64K—Bank Bytes mit ungerader Adresse. Diese Zuordnung ist abh8ngig von den Signalen AO und /BHE und kannfolgender Tabelle entnommen werden:
AO /BHE CAS
L L /CASL=L./CASH—L wortzugrifft. Ii /CASL=L,/CASH=H Bytezugriff auf gerade
Adresse (Da.. .07)H L /CASL=H,/CASHL Bytezugriff auf ungera
de Adresse (08.. .015)
Die Adressleitungen Al. . .A16 liegen Ober Adressmultiplexer SYS7[D85,86) an den Speicherschaltkreisefl an. Mit tRAS=L, decodiert aus/MEMR oder /MEMW und Adresse. und ADRSEL—L werden die AdressleitungeflAl. . .A8 an eine Bank von 128 KByte geschaltet. Das Signal Speicherzu—griff (/MEMR oder /MEMW) wird Ober 0—Fr 058 geleitet und bildet um
SYS—11
zwei OSC—Takte verzögert das Signal ADRSEL=H, mit dem der Adress—multiplexer umgeschaltet wird und die Adressen 49.. .A16 an dieausgewählte Speicherbank legt. Nach nochmaliger Verzögerung öberein weiteres 0—Fr [D67/5] wird das durch 40 und /BHE ausgedhlteCAS—Signal gebildet. Damit ist die vollständige Adresse an denausgewählten Speicherbereich angelegt und kann durch die CPU oderden DMA gelesen oder beschrieben werden.Zwei bidirektionale 8—Bit—Treiber [0111,112) fOr 00.. .07 bzw. 08.. .015schalten den Datenbus in Abhängigkeit von /MEMR und werden ausgewähltdurch /MEMADRSEL und A0 för gerade Adressen bei Bytezugriff bzw. L—Byte bei Wortzugriff und /BHE för ungerade Adressen bei Byte—zugriffbzw. H—Byte bei Wortzugriff.Die Paritätslogik besteht aus dem 9. Speicherschaltkreis einer jeden64K—Bank sowie einem Paritätsdetektor Sf80 [0114] för ungerade Adressen und einem Paritätsdetektor [0113] för gerade Adressen sowie derLogik zum Auswerten von Paritätsfehlern, die auf gerade Patität pröft.Bei auftretenden Parit~tsfehlern beim Lesen wird des Signal /PCK=Lgebildet, welches den MMI auslöst.
REFRESH:Ein Refresh—Zyklus wird nach jeweils 15 us durch den TIMER—SchaltkreisOber den DMA angefordert und in der Speichersteuerung mit DACKO=Heingeleitet. Mit /DACKO=L und /MEMR~L vom DMA werden beide RAS—Signaleaktiv geschaltet [070/3,6]. Die Bildung von ADRSEL und CAS wird durchSperren des ersten Verzögerungs—FF‘s [058/5) verhindert.Der Adress—Multiplexer [085,86] schaltet mit ADRSEL=L die Adresslei—tungen At. . .A7 zum Speicher durch, A0 wird mit DACKO=H statt A8 an068/6 durchgeschaltet und /RASO, /RAS1=L aktivieren sämtliche Spei—cherschaltkreise. Somit werden mit jedem Refresh—Zyklus 256 Bit einesjeden Speicherschaltkreises ‘gelesen‘ und damit regeneriert. Nacheinem DMA—Durchlauf mit 256 Zyklen ist der gesamte dynamische RAM—Speicher aufgefrischt.
4.10. E/A—Adressierung
Bei E/A—Schreib—/Lesezyklen erfolgt die Adressierung analog zur Spei—cheradressierung Ober die Adressbit 419—AG.Da maximal nur 64 KByte E/A—Register adressiert werden können, liegtdie jeweils göltige Adresse auf den Adressleitungen A15—A0. DieAdressleitungen A19—A16 sind standardmässig auf L—Pegel. Der PC EG1834 lässt die Adressierung von maximal 1024 E/A—Adressen zu. Dieersten 258 E/A—Adressen werden för die Systemplatine reserviert, dierestlichen 768 können auf Adaptern genutzt werden.
4,11. DMA—Einrichtung
Die Systemplatine enthält eine DMA—Einrichtung mit 4 DMA—Kanälen aufder Basis eines DMA—Controllers 8257. Der DMA—Kanal 0 (mit derhöchsten Priorität) wird intern auf der Systemplatine verwendet, diedrei DMA—Kanäle 1—3 stehen auf dem Systembus för die Verwendung durchAdapter zur Verfögung.
Es besteht folgende zuordnung:
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4.12. Byte—Swap—togik
4.12.1. Anwendungszweck
Der grundlegende Unterschied des Prozessors 8086 Im EG 1834 zum 8088.der zumeist In den internationalen Typen vergleichbarer Personalcomputer Anwendung findet, besteht im Einsatz eines 16 Bit—Datenbusses beim8086.Praktisch bedeutet das, dass Mikroprozessoren mit 8 Bit—Datenbus(8088) auf Speicherpl8tze nur byteweise zugreifen können, auch wennsie intern 16 Bit Verarbeitungsbreite besitzen. Der Vorteil des Einsatzes des 8086 besteht also darin, dass die CPU entsprechend ihrerinternen Verarbeitungsbreite van 16 Bit auch wortweise auf Speicherzugreifen kann. d.h. das L—Byte (mit gerader Adresse) liegt auf demDatenbus D0. . .07 (A0=LOW), das 1—Byte (mit ungerader Adresse) auf demDatenbus 08.. .D15 (/BHE—LDk). Dadurch können Programme bis zu 30 %schneller sein als PC‘s mit 8088—CPU.Bei Speicherzugriffen auf den Arbeitsspeicher von max 640 KByte im EG1834 hat die Byte—Swap—Logik keinen Einfluss, denn ‘sie wird Ober/MEMCS16=LOW (Speichererweiterung) bzw. /MEMADRSEL=LOW (Systemplatine,ROM— oder RAM—Zugriff) abgeschaltet, und der Speicherzugriff kannwortweise oder byteweise Ober 00.. .015 erfolgen.Notwendig wird die Byte-Swap—Einrichtung sowohl um der Forderung zugenögen, international im Angebot befindliche Erweiterungsadapter mit8 Bit—Bus—Speichern einsetzen zu können als a~j6h E/A—Befehle und DMA—Zugriffe auf ungerade Adressen zu ermöglichen.Die Aufgabe der Byte—Swap—Einrichtung besteht darin, den H-Teil desDatenbusses der CPU 8086 (DB... D15) bei Wortzugriff zeitgerecht aufden Datenbus 00.. .D7 von 8 Bit—Peripherie bzw. deren Speichereinrich—tungen umzulenken und umgekehrt.Weiterhin muss der Datenbus bei 8 Bit—Zugriffen (E/A. DMA) auf ungerade Adressen umgeschaltet werden:
— 08.. .015 auf DC.. .D7 bei CUT—Befehlen— 00.. .07 auf 08... D15 bei IM—Befehlen— DC.. .D7 auf 08.. .015 beim DMA—Speicher—Schreib—Zyklus— 08.. .015 auf 00.. .07 beim DMA—Speicher-Lese—Zyklus
Unter drei verschiedenen Bedingungen ist die Benutzung der Byte—Swap—Logik also notwendig:
— wortweiser Zugriff auf Speicher mit 6 Bit—Bus— E/A—Zugriff auf Tor mit ungerader Adresse— DMA—Zugriff auf ungerade Speicheradresse
4.12.2. Wortzugriff auf Speicher mit 8 Bit-Datenbus
4.12.2.1. Speicher schreiben
Nach Ausgabe der Speicheradresse, dem 16 Bit—Datenbus 00.. .D15 undMEMW wird die CPU Ober /R—W84 in WATT gesteuert [Fr 038/5—LCW),wobei Daten und Adressen von der CPU weiter anliegen. /C586H und/CS86L sind durch DEN (data enable) vom Bus—Controller, /BHE=LOW undA0=L0W (immer LOW bei Wortzugriff) aktiv geschalten und geben dieDatenbustreiber [D2i, 023) der CPU frei. Somit wird das L—Byte(00.. .07) in die adressierte Speicherzelle eingetragen. Da die CPUweiter im WATT—Zustand bleibt, wird mit Hilfe einer Flip—Flop—Kette[D1S/5. 036) ein zweiter Speicher—Schreib—zyklus. synchronisiert mitdem Systemtakt. nachgebildet, so dass auch das H—Byte (DB. ‚.015) anden Speicher Obergeben werden kann.In dem nun folgenden zweiten Speicher—Schreib—Zyklus wird zuerst föreine Taktperiode der Bus—Controller mit CEN=LCW inaktiv geschalten, um
SYS—14
/MEMW für den Speicher neu zu aktivieren (Flanke notwendig). Mit demn8chsten Takt wird ein D-FF [D15/9] gesetzt, welches /CS86L inaktivschaltet, die Adressleituflg AO von LOW auf HIGH setzt und CS für einen8 Bit—Treiber [D22) bildet, der den Datenbus DB.. .D15 von der Cpu aufden Datenbus DO. . . Dl für die Speicher schaltet. Die Datenflussrichtuflgdes Treibers wird durch das Signal DT—/R=L0W (data transmit—/read) vomBus—Controller bestimmt. Somit wird also im zweiten Speicher—Schreib—Zyklus der H—Teil des Datenbusses der cpu auf die Datenleitungen00.. .D7 für den Speicherzugriff umgelenkt. Anschliessend wird derWAIT—Zustand der Cpu wieder aufgehoben.
4.12.2.2. speicher lesen
Der Ablauf des Speicherzugriffes beim wortweisen Lesen durch die Cpuaus Speichern mit 8 Bit—Datenbus ist prinzipiell der gleiche. Zus8tz—lich muss noch die Voraussetzung geschaffen werden, dass der Cpu. wennsie den WAtT—Zustand verl5sst, ein 16 Bit breites Datenwort zur Ver—fügung steht. Deshalb wird der Inhalt der ersten durch die CPU adressierten Speicherzelle (mit gerader Adresse in einem Latcli—Register[024) zwischengepuffert. Einen Systemtakt sp5ter schaltet A0 von LOWnach HIGH • und der Datenbustreiber zur Umlenkung der DatenleitungenDO. . .07 vom Speicher auf D8. . . 015 der CPU sowie das Latch—Register[024) für DC.. .07 werden freigegeben. Wieder einen Systemtakt sflterwird die Cpu aus dem WAtT—Zustand entlassen und kann von AD0. . .AD7 undDB... 015 ein komplettes 16 Bit—Wprt übernehmen.
4.12.3. E/A—Zugriff auf Tore mit ungerader Adresse
Die Daten für ungerade Ausgabe—Toradressen..~ibt die CPU auf DB.. .015aus und erwartet auch bei Eingabebefehlen von ungeraden Adressen dieDaten auf OB.. .015.Es sind grunds8tzlich nur byteweise E/A—Befehle zugelassen. Eine Ober—wachungslogik [032/3) sorgt dafür, dass bei wortweisen E/A—Befehlender 8 Bit—Treiber [022) für die Umlenkung des Datenbusses nicht freigegeben wird.Die Richtungsvorgabe für den Datenbustreiber erfolgt entsprechend desSignalpegels von DT—/R in Abhängigkeit von 1CR bzw. 10W. CS für 022schaltet am NAND DillS.
4.12.4. DMA—Zugriff auf ungerade Speicheradresse
Bei DMA—Zugriff auf ungerade Speicheradresse wird mit /AENLOW derBus—Controller inaktiv geschaltet, so dass die Signale /MEMR oder/MEMW vom DMA gültig sind. Mit A0=HIGH schaltet CS für den Treiber zurumlenkung des Datenbusses [022]. Die ß~~enflussrichtung des Treiberswird mit /XMEMW des DMA eingestellt.
4.13. NMI—Register
Ein nichtmaskierbarer Interrupt (MMI) kann von vier unterschiedlichenQuellen ausgelöst werden (siehe 4.7.). Das Signal /ICCHCK wird aktivbei Paritätsfehlern der Speichererweiterung und bei E/A—Befehlen aufverbotene Toradressen (siehe 4.2.2.). Vom System ist also nicht erkennbar. welche Quelle den MMI ausgelöst hat. Deshalb wird mit Auftreten von /IOCHCK der augenblickliche Zustand des Adressbusses Aß.. .A9sowie der Steuersignale /IOR, /10W und /BHE in Latch—Registern [030.D31] festgehalten und kann in der interrupt—BehandlungsrOutine über
SYS— 15
die Toradressen 80 und 81 gelesen und ausgewertet werden. Damit i≤tdie Unterscheidung von Speicher—Parit8tsfehlern und E/A—Zugriffen aufverbotene Adressen gewährleistet.Die beiden anderen Mill—Quellen. Co—Prozessor und Parit~tsfehlerSystemplatinen—RAM (PCK) werden folgendermassen unterschieden:
— Co—Prozessor meldet zusätzlich IRQ 13— PCK kann flber Port C Eingang 7 des PPI abgefragt werden
4.14. Tastatur—Anschluss
Den Tastatur—Anschluss realisiert ein Einchip—Mikrorechner iG 8821[055]. der mit einem EMR IIC 8820 auf der Tastatur korrespondiert. DasProgramm för den EMR ist in einem 2 K—EPROM U 2716 [0561 enthalten.Daten werden nur von der Tastatur zum System mit KBCLK und KBDATAgesendet (xT—MODUS). Die bbrigen angeschlossenen Ports dienen derSteuerung des EMR bzw. der Abfrage des Konfigurationsschalters 51,dessen Schalterinformation an den PPI flbergeben wird.Portbel egung:
Port 0: flbernahme Schalterstellung Konfigurationsschalter S1Port 1: bidirektionales Dateninterface zwischen PPI und EMRPort 2; Steuerleitung vom PPIPort 3: P3o/P31 — Testen der Signale auf den Leitungen KBDATA und
KBCLKP32/P33 — Steuerleitung vom PPIP34 — Steuerleitung zum PPIP35 — Bildung von KBCLI(P35 — Bildung von IRO1P37 — Bildung von KBDATA
Der EMR hat folgende Aufgaben zu erfflllen:— Steuerung des Tastatur—Interface und Serien—/Parallel—wandlung
sowie ParitHsprbfung und —generierung. Zeitflberwachung— Erzeugung des Interrupt—Signales IROI nach Empfang eines gflltigen
SCAN-codes— Obertragung der Schalterinformation zum PPI— Selbsttest nach dem Einschalten
5. Kontaktbelegung der Steckverbinder mit Kurzzeichenflbersicht
Steckverbinder X1.1. . .X1.8: siehe Bus—Richtlinie PC EC 1834
Steckverbinder X2:
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6. Einsteilvorschrift
Lage der wichtigsten Bauelemente auf der Leiterplatte
F8000h—FBFFFhBIOS—ROMU2764FC000h -EFFEEh
1 8288Buscontr.
X2
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5p *
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X3
1• 1 8284A 1 Taktgenerator
o iXl.1 XI.2 xT.3 X1.4 X1.S X1.6 X1.7 X1.8
L—Byte H-Byte
1
10115
0116
1—Byte J
1 NT—Contr.8259*
1Nr—contr.8259*
DMA—Controller 8257
0100
0101
I~e TIMER 8253
RAM-Speicher
256 KByte
U 2164
X7
Pn 8255A
EMR 1JC8821
Tast.—ROMU 2716 S1 X4
I:JxG L1x51
X1.1. . .X1.8 SteckplStze für ErweiterungsbaugruppenX2 StromversorgungsanschlussX3 Stromversorgungsanschluss ______
X4 Anschluss Tongeber * SteckverbinderXS Bereitschaftsanzeige 1. * X4. . .X6X6 RESET—AnschlussX1 Tastatur—AnschlussS1 Konfigurations—Schalter
Auf der Systemplatine befindet sich ein 8—fach—DIL—Schalter, der zurInformation der Systemsoftware Ober die installierten Komponentendient. Die Schaltereinstellung wird programmgesteuert abgefragt.
Schalter 1 Funktion
15—16 Schalter AUS“13-14 Arithmetik—Coprozessor09—10/11—12 Speicherausstattung der Systemplatine (nur 256 KByte)05—06/07—08 aktueller Bildschirm nach Systemstart01—02/03—04 Anzahl FD—Laufwerke
Einstellunpsvarlanten des Schalters (Schalterdarstellung gedreht)
Arithmetik—Coprozessor
16 14 12 10 08 06 04 02 16 14 12 10 08 06 04 02
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15 13 11 09 07 05 03 01 15 13 11 09 07 05 03 01
Koprozessor Coprozessorinstalliert nicht installiert
Speicherausstattung auf der Systemplatine
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15 13 11 09 07 05 03 01256 KByte RAM — Speicher
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inhaltsverzeichnis
1. ‘(erwendung und Einordnung2. Technische Daten2.1. Mechanische Kennwerte2.2. Anschluss— und Einsatzbedingungen3. Konstruktiver Aufbau4. Funktlonsbeschreibung4.1. Allgemeine Obersicht4.2. Beschreibung der Tasten— und Anzeigefunktionen4.3. Prinzipielle lfirkungsweise5. Tastaturbelegung und SCAN—Codes6. Kontaktbelegung des Steckverbinders mit KurzzeichenObersicht7. Einstellvorschrift / Wartungsvorschrift8. ReparaturanleitungB.1. Ben8tigte Unterlagen, Mess— und Hilfsmittel8.2. Fehlersuche8.3. Reparaturausfflhrung
1.62.540132.1 (6ER)085- 3—000853.53.01.004 Stand: 04/88
1. verwendung und Einordnung
Die Tastaturen robotron k 7673 verk5rpern eine neue Generation vonflachen Tastaturen för die Computertechnik. Sie erfbllen die internationalen Forderungen bez~glich Ergonomie und besitzen eine spezielleNikrorechnerkOnfigUratiOn auf Basis EinchipmikrOreChner (EHR). AlsWirkprinzip wird der Elastomerkontakt in Verbindung mit einer veredelten KammstruktUr auf der Leiterplatte verwendet.Die Gestaltung des Tastenfeldes entspricht der international tOrPersonalcomputer flblichen Form. Die Tastaturen werden in l~nderspezi—fischen Ausfßhrungen hergestellt, wobei als wesentliches Merkmal eineNehrfachbelegung einzelner Tasten des Tastenfeldes hervorzuheben ist.
2. Technische Daten
z.i. Mechanische Kennwerte
Grundraster in Zeilenrichtung: 4,75 mmZeilenabstand: ig mmEinbaulage: 5 Neigung zur HorizontalenBet8tigungsfrequenz einer Taste: •10 Hzzeitlicher Abstand zwischen denBet8tigungen zweier unterschiedlicher Tasten: ‘30 msBet8tigungskraft: U,5 .. . 1 NTastenhub: max. 4 mmMasse: 1.5 kgAbmessungen; 500 mm x 220 mm x 35 mm(Hßhe in Reihe C: 30 mm)
2.2. Anschluss— und Einsatzbedingungen
BetriebsspannUng: 5P (+5V ~$tromaufnahme: ca. 350 mA(ohne Beachtung der Anzeigen)Taktfrequenz tOr EMR: 8 MHzSystemtrennstelle: Serielle Schnittstelle
(XT — Interface)1 Startbit und 8 DatenbitTakt und Daten: ca. 1 ms / ByteRE$ET-L0W-Zeit: ca. 500 ms
~~nsatzbedingungen: EK3 1 TK2 1 602 1 $21 1 TM1 undEK3 1 TK2 1 602 1 $21 / TM3Schutzgrad IP 20
Die Tastatur erfallt in Verbindung mit demGesamtgerfl PC EC 1834 die gerStespezifischen Forderungen der Funkentst6rung.
Hinweis!Der Einsatz der Tastaturen darf nur an Ger8ten erfolgen, die dieForderung an die Schutzmassnahme ‘Sicherheitsklein5P8nnuflg~ erfßllen.
3. konstruktiver Aufbau
Die Tastatur k 7673 ist eine Flachtastatur in eine. zweiteiligenVollplast—Auftischgeh8use. Beide Schalen werden durch sich an denR8ndern befindliche Einrastungen sowie fünf Schrauben zusam.engehal—ten.Zur elektrischen Verschaltting der Tastelemente dient eine Matrix—Leiterplatte, auf welcher diese in eine Matrix eingebunden sind. DieStösselführungen der Tastelemente sind mit der Leiterplatte wer—schweisst. Beim Bet8tigen einer Taste wird die kontaktgabe durchBerührung des Elastomerformteiles mit der vergoldeten karmstruktur derLeiterplatte realisiert. Eine Schutzmatte bzw. Einzeldichtelementezwischen Stösselführung und Leiterplatte verhindern kontaktunsicher—heiten durch Staub u.8. Unter der Matrix—Leiterplatte befindet sicheine Nette zum Schutz der Lötseite vor mechanischer Zerstörung.Die Tastaturelektronik ist auf einer separaten Elektronik—Leiterplatteuntergebracht und besteht im wesentlichen aus dem EHR UB 8820 einem2k-.EPRON und einem Demultiplexer V 4051. Durch diese handelsäblichenelektronischen Bauelemente der Standardtypenreihen ist bei eventuellenReparaturen eine Austauschbarkeit weitestgehend möglich.Die elektrische Verbindung zwischen beiden Leiterplatten wird überzwei Bandleitungen und Schlitzklemmstecker realisiert. Zur Systempla—tine des PC EC 1834 fahrt ein auf der Elektronik—Leiterplatte einge—lütetes 8—adriges geschirmtes ca. 1 m langes Plastschlauchkabel, welches an der Frontseite des PC über eine 9—polige Cannon—Steckerleisteangesteckt wird.Die Arretierung beider Leiterplatten im GehSuse erfolgt durch spezielle Ausformungen in beiden Geh8useteilen.
4. Funktionsbeschreibung
4.1. Allgemeine übersicht
Beim BetMtigen einer Taste wird deren Elastomerformteil gegen einevergoldete kamestruktur auf der Matrix—Leiterplatte gedrückt. Ober dieElektronik zur Ansteuerung und Abfrage der Tastatur.atrix wird dieseTastenbetStigung erkannt und die der Taste zugeordnete Spaltenleitungauf ‘LOW“ geschaltet.Eine Auswertung der betötigten Taste erfolgt Ober den EHR US 8820,welcher schliesslich aus dem EPROM—Speicher den zugehörigenMake/Break—Code beim Bet8tigen und Loslassen der Taste seriell überdie Leitung KBDATA zum EMR UC 8821 der Systemplatine Obertr8gt.
4.2. Beschreibung der Tasten—und Anzeigefunktionen
Siehe: Anwenderdokumentation‘Anleitung für den Bediener 1 Hardware—Installationshandbuch“Pkt. 3.2.
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Alle Tasten sind als “make/break‘ klassifiziert. Beim Dröcken einerTaste wird ein Hake—Code gesendet und beim Loslassen derselben derBreak—Code. Der Break-Code einer Taste ist ihr Hake—Code, geodert mit80h.Ausser Taste Pause‘ haben alle Tasten Typamatic—Funktion. Wird eineTaste gedrOckt gehalten, sendet die Tastatur nach einer Zeitschwellevon ca. 500 ms mit einer Typamatic—pate von 10,9 Zeichen pro Sekundewiederholt den Hake—Code. Werden zwei oder mehr Tasten gedrflckt gehalten, wird nur die zuletzt betätigte Taste ilt der Typamatic—Ratewiederholt. Ein PufferOberlauf als Folge einer Typamatic—Operationwird programmtechnisch verhindert.
4.3.3. 8edienung der Tastaturschnittstelle
4.3.3.1. Allgemeines
Die Steuerung des Tastaturinterfaces erfolgt Ober einen Einchip—Mikro—rechner US 8820 seitens der Tastatur und Ober einen EHR UC 8821 seitens der Systemplatine des PC. Die Anpassung an den internen Bus derSystemplatine gewährlels.tet der SchaltI~reis PPI analog 5255.Der Einsatz der EHR ermöglicht prinzipiell die Bedienung unterschiedlicher Interfaces, wobei för den PC EC 1834 die PC/XT—analogeTastaturschnittstelle realisiert ist.
4.3.3.2. Funktionen der Einchip—Mikroredhner
EHR UC 8821 (Systemplatine)Port 0: Dient zur Obernahme der acht Schalterinformationen
von 51Port 1: Realisiert das bidirektionale Dateninterface zum Pfl;
die Richtung der Obertragung wird durch CPU—Kommandosbestimmt
Port 2: Steuerleitung zum PPIPort 3: P30/P31 — Eingänge zum Testen der Signale auf den
Leitungen KBDATA und KBCLKP32/P33/P34 — Steuerleitungen vom bzw. zum PPIP35 — Bildung von KBCLK (Taktleitung)P36 — Bildung von IRQIPS? — Bildung von KBDATA (Datenleitung)
Folgende Hauptfunktionen werden realisiert:— Übernahme von Kommandos der CPU (Ober PPI) und deren AusfÜhrung— Steuerung des Tastaturinterfaces; insbesondere Serien/Parallel—
Wandlung, Paritätsprflfung bzw. —generierung, Zeitöberwachung— Erzeugung des Interruptsignals IROI— Übertragung d~r Schalterinformatlon zur CPU— Selbsttest nach dem Einschalten
EMR UB 8820 (Tastatur)Port 0:\Port 1:1 Dienen der Übernahme der Spalteninformation in den EHRPort 2: P20/P21/P22 — zyklische Ausgabe des Binärcodes zur
Auswahl der ZeilenleitungenP24/P25/P25 — Ansteuerung der LED—Anzeigen der Tastatur
Port 3: P30/P3t — EingSnge zum Testen der Signale auf denLeitungen KBDATA und KBCLK
P36 — Bildung von KBCLK (Taktleitung)P37 — Bildung von KBDATA (Datenleitung)
TAS—5
Folgende Hauptfunktionen werden realisiert:— Erkennen der gedrUckten (make—) bzw. der losgelassenen (break-)
Tasten- Ermittlung des Positionscodes (SCAN—Code) der bet8tigten Taste— Parallel/Serienwandlung des SCAN—Codes— Steuerung des seriellen Interfaces entsprechend PC/XT—Protokoll— Schalten der LED‘S— Realisierung eines rastaturpuffers
4.3.3.3. Obertragungssteuerung
Erst nach mehreren Matrixabfragen wird eine Taste als gßltig angesehenund deren SCAN—Code Uber die Datenleitung seriell zur Verfögung gestellt. Im PC/XT—Modus werden Daten prinzipiell nur von der Tastaturzum System ausgegeben.Tastatur und Rechner arbeiten Ober die bidirektionalen LeitungenKBCLK und KBDATA zusammen. Ober KBCLK liefert die Tastatur einen Taktund Ober KBDATA erfolgt die Obertragung der SCAN—Codes der Tastaturseriell mit einem Startbit und acht Datenbits. Bevor die TastaturDaten zum System Obertragen kann, muss sie erst den Zustand der beidenLeitungen OberprOfen. Liegen beide auf HI6H, kann die Datendbertragungin der beschriebenen Bitfolge stattfinden. Ist eine der Leitungen oderbeide auf LObt, werden die Codes der bet8tigten Tasten im Tastatur—puffer zwischengespeichert.Lobt—Pegel auf KBDATA entsteht auf der Rechnerseite nach dem Empfangeines vollst8ndigen SCAN—Codes. Der EMR UC 8821 schaltet die SCAN—Code—Information parallel auf die PA-Leitungen des PPI. IRQ1 wird HIGH(Voraussetzung: PB7=LOW). Damit schaltet KBDATA auf LObt - die Ober—tragung eines neuen SCAN—Codes ist unterbunden, bis Ober P87=HI6H IRQ1wieder inaktiv wird.I‘t8hrend der HIGH—Phase des Taktes auf der Leitung KBCLK ist die Bitin—formation auf KBDATA gflltig. Zieht das System die KBCLK—Leitung aufLObt, stoppt die Tastatur das S8nden der Datenbits, da mindestens aller60 us eine Pröfung der KBCLK-Leitung seitens der Tastatur stattfindet.Ist KBCLI( fOr Unger als 20 ms LON, signalisiert dies der Tastatureine Röcksetzoperation (Software—RESET). Die Tastatur quittiert einRöcksetzen. auch das Anfangsrdcksetzen. mit dem SCAN—Code ‘AA“.
5. Tastaturbelegung und SCAN—Codes
Tasten— Zeile/Spalte SCAN- Tasten— Zeile/Spalte SCAN—position in der Matrix Code position in der Matrix Code
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6. Kontaktbelegung des Steckverbinders mit Kurzzeichenflbersicht
Am Tastaturkabel ist eine 9—poli.ge Cannon—Steckerleiste mit folgenderBelegung angelötet:
PIN 1 Kurzzeichen 1 Bezeichnung
1 KBNOSP keyboard 5V positiv2 KBCLI( keyboard clock3 —
4 KBDATA keyboard data5 KBNO0 keyboard ground6 KBNOSP keyboard 5V positiv7 —
8 —
9 KBN0O keyboard ground
7. Einstellvorschrift / Wartungsvorschrift
Die Tastatur lt 7673 ist wartungsfrei und im Dauerbetrieb einsetzbar.Sie besitzt eine hohe Lebensdauer und Funktionssicherheit.
8. Reparaturanleitung
8.1. Benötigte Unterlagen, Hess— und Hilfsmittel
— Stromlaufplan der Elektronikleiterplatte 1.49.686028.4/64— Belegungsplan der Elektronikleiterplatte 1.49.686028.4/00— Stromlaufplan Matrixlei‘terplatte 1.49.686003.4/04— Matrixleiterplatte, bstue 1.49.686094.2/00
Auftischtastatur (7673.02 1.49.686096.7/00(bzw. entspr. L~ndervariante)
— Funktionsbeschreibung (Betriebsdokumentation)— Oszillograf (mmd. 10 MHz)— Vielfachmesser— PC EG 1834 mit Oiagnoseprogramm DIAGN— EPROM—Programmiergeraet (2 1<)— Reparaturlötplatz
8.2. Fehlersuche
Die Fehlersuche erfolgt mit dem Testprogramm OIAGN und Oszillograf.Das Programm DIAGN (Programmzweig Tastaturtest) wird mit einer funk—tionstflchtigen Tastatur gestartet. Danach erfolgt der Anschluss derdefekten Tastatur zur Oberpröfung der Kontaktgebung der einzelnenTasten, des Taktes. der Zeilen— und Spaltensignale sowie der SCAN—Codes. Die Funktion der Schaltkreise 02, 03. 05 und D6 ist dabeieindeutig nachweisbar. Sind diese nicht defekt, verbleiben a‘ls möglichfehlerhafte Schaltkreise Dl und 04 (EHR und progr. EPROM). die zuwechseln sind.
8.3. Reparaturausf~hrung
8.3.1. Auswechseln des Elastomerformteiles
Der Tastenknopf wird mit einem geeigneten Hilfsmittel (Schraubendreher, Federhaken) vom St~ssel gelöst. Nach Entnahme der Rflckstellfederund der Nachlauffeder wird der Elastomertrager mit Elastomerformteilmittels einer Pinzette aus dem Stössel herausgehoben. Eine Berfihrungdes Elastomerformteils mit den Fingernjst dabei zu vermeiden (Hand—schweiss!)Vor dem Einbau ist die Taste kpl. . insbesondere dei‘ Schaltraum zureinigen (Haarpinsel, Staubsauger).
8.3.2. Offnen des Tastaturgehluses
Die 5 Zylinderblechschrauben sind aus dem Geh~useunterteil herauszu—drehen. Mittels geeignetem Werkzeug (Schraubendreher) mössen dieRastverbindungen beginnend an der vorderen L~ngsseite vorsichtig gelöst werden. Anschliessend ist das ßeh8useoberteil nach hinten zuklappen und auszuh5ngen.Zur Reparatur sind die Matrix— und Elektronikleiterplatte auf einergeeigneten Unterlage abzulegen.
8.3.3. Auswechseln der Mehrfachknöpfe mit ParallelfOhrung
Bei geöffneter Tastatur sind folgende Arbeitsschritte notwendig:— Ausrasten des F~h~ungsb~gels aus den Lagerstellen der ParallelfOh—
rungsaufs8tze— Fflhrungsbflgel kpl aus den Ausklinkungen der Fflhrungen herausziehen— Abziehen des Tastenknopfes— Abheben der Parallelf~hrungsaufsAtze von der Stösselföhrung mittels
Schraubendreher (sofern erforderlich)
8.3.4. Auswechseln defekter Stössel und StösselfOhrung
Diese Reparatur erfolgt nur im Fertigungsdurchlauf beim Hersteller undist nur mit einer geeigneten Vorrichtung durchzuföhren.Beim Kunden ist ein solcher Ausfall durch Austausch der Tastatur zubeheben.
8.3.4. Weitere Reparaturhinweise
— Die Einbauhöhe der LED‘s beträgt von Oberkante der Leiterplatte bisZur Oberseite der LED 15,5 mm.
— Bei Fehler am Flachbandkabel (Verbindung zwischen Matrix— und Elek—tronikleiterplatte) ist ein einmaliges Nachsetzen möglich. Ansonstenist es auszuwechseln.Dabei ist besonders darauf zu achten, dass die Rastverschl~sse derVertei lerlei sten nicht ausbrechen!
— Das Wechseln des Tastaturanschlusskabels erfolgt als Baugruppe“Leitung kpl.“. Ist diese Baugruppe nicht vorhanden, kann im Austausch Plastschlauchleitung HYV lOxlxO,14 verwendet werden.
*** ** * * * * * * * ** ** * ** * * * * * * * *
* *
* Betriebsdokunentation *
* *
Floppy — lJisk — Controller *
* Personalcqmputer robotron EC 1834 *
*
**
Inhaltsverzeichnis
1, Verwendung und Einordnung2. Technische Daten3. Konstruktiver Aufbau4. Funktionsbeschreibung4.1. Allgemeine Übersicht4.2. Beschreibung der Funktionsgruppen4.2.1. RESET—Erzeugung4.2.2. Takterzeugung4.2.3. Motorsteuerung4.2.4. Steuerregister4.2.5. Laufwerkauswahl4.2.6. Schreibsteuerung4.2.7. Lesesteuerung4.2.8. Lesen des ersten Sektors4.2.9. OMA—/INT—Arbeit5. Kontaktbelegung der Steckverbinder mit Kurzzeichenflbersicht6. Einstellvorschrift6.1. DIL—Schalter 516.2. Einstellung der PLL6.3. Einstellung des Read—Data—Impulses7. Wartungsvorschrift
1.62.540124.1 (6ER)085—3-000852.53.01.006 Stand: 03/88
1. verwendung und Einordnung
Die Ansteuerung der Folienspeicher erfolgt Ober den Floppy—Disk—Controller unter Steuerung des Schaltkreises FDC 8272. SIe dientzum Anschluss von max. 4 Floppy—Disk von 5,25 Zoll oder auch von 8Zoll Standard—Floppy—Disk. 5,25—Zoll—Disketten können im MFM—Verfahren. 8—Zoll—Disketten im MFM— und FM—Verfahren bearbeitetwerden.Zwei geri‘teinterne 5,25“—Floppy—Disk werden auf dem Floppy—Disk—Controller an einer 34—poligen Verteile6leiste in Schlitzklemm—technik angeschlossen. Ober eine ~weite Verteilerleiste könnennochmals zwei interne 5,25“—Floppy—Disk angeschlossen werden.Standard—Floppy—Disk werden Ober einen 37—poligen Steckverblnderan der Rflckseite der Systemeinheit extern angeschlossen. FolgendeVarianten können eingesetzt werden:
1. Anschluss von 2 internen Mini—Floppy—Disk2. Anschluss von 4 internen Mini—Floppy—Disk3. Anschluss von 2 internen Mini—Floppy—Disk und
2 externen Floppy—Disk—Laufwerken
Als interne Laufwerke werden vorzugsweise Floppy—Disk PC 5601 eingesetzt. Ext~rne Leufwerke können sowohl Mmi— als auch Standard—Floppy—Disk sein.AnschlussfShig sind folgende Laufwerkstypen:
5,25“—FD 8~FDPC 5601 PC 5602PC 5600.10 . MF 3200PC 5600.20 MF 6400
Es muss jedoch tOr andere Laufwerkstypen als das PC 5601 die soft—wareseitige UnterstOtzung vorhanden sein.
2. Technische Daten
Steckkarte . 360 mm x 100 mm MLL III
Verbindungselemente 1 x Buchsenleiste Xl402—96 EBS—G0 40071 x Buch.senleiste X2204—37 EBS—G0 4006/01—2V2 x Verteilerleiste 34—polig X3,X4806-3400—001
Betriebsspannungen 5P (+5v)12P (+12V)00 (Masse)
Laufwerksinterface entsprechend Standard 150 286
Schnittstelle zum EG 1834 entsprechend Busrichtlinle EG 1834
Aufzeichnungsverfahren FM/MFM
Sektorl~nge 128 Byte/256 Byte/512 Byte
3. Konstruktiver Aufbau
Der Floppy—Disk—Contrøller besteht aus einer Mehrlagenleiterplatte(MLI.) der Grösse 360 mm x 100 mm. Die Verbindung zum Systembusrealisiert die 96—polige indirekte Buchsenleiste Xl. Ober denSteckverbinder X2, eine 37—polige Buchsenleiste, können maximalzwei externe Laufwerke angeschlossen werden. Dieser Steckverbin—der ist auf der Rflcks?ite der Systemeinhelt herausgefört und somitvon aussen zug8nglich.Zwei bzw. vier interne 5.25—Laufwerke werden an den Verteilerlei—sten X3 und X4 angeschlossen. Die Verteilerleiste X3 ist mit denLaufwerken 0 und 1, X4 mit den Laufwerken 2 und 3 verbunden. DieLaufwerke 1 und 3 werden am jeweiligen Kabelende angesteckt undsind mit Leitungsabschlusswiderstanden versehen. Alle interneingesetzten Floppy—Disk sind laufwerkseitig mit DRIVE SELECT 1 zuadressieren.
4. Funktionsbeschreibung
4.1. Allgemeine Obersicht
Der Floppy—Disk—Gontroller besteht aus folgenden FunktionSgrupPen:— RESET—Steuerung— Konfigurationsschalter— Takterzeugung- Motorsteuerung— Steuerregister— Laufwerkauswahl— Schreibsteuerung— Lesesteuerung— DMA—Steuerung
Blockschaltbild PLL
Impuls—VerkuerZ.
/RD 70 ns Read Data
___________ RDDFF
DL 074 Data Window
f 0/2
Teiler74574
fO
DL 074DL 000
RC-Komb.
FDC—3
4.2. Beschreibung der Funktionsgruppen
4.2.1. RESET—Erzeugung
Das RESET—Signal des Systems setzt den FDC 8272 [AU Ober ein HANDfA9/t1J in den Grundzustand und das PF zur Bildung des Motorein—schaltsignales zurück. Gleichzeitig wird das System—RESET den FU—Laufwerken zugefOhrt. Für den Fall, dass der FDC einen undefiniertenZustand einnimmt, ist die Möglichkeit gegeben, Ober OUT 3F4h mit Bit 6zum Steuerregister [A311 nur den FDC zurOckzusetzen, ohne den Zustanddes gesamten Mikroprozessorsystems zu verändern.
4.2.2. Takterzeugung
Zum Anschluss von Standard—rD—Laufwerken wird ein 8—MHz— und tOr Mmi—FU—Laufwerke ein 4—MHz—Grundtakt benötigt. Beide Takte werden auseinem quarzgesteuerten Taktgenerator von 8 MHz [Q1,A8] abgeleitet. DieUmschaltung des Taktes wird mit dem Signal P0 des Steuerregisters(Auswahl Standard— oder Mini—FD) Ober A9/3/6/8 realisiert.Die Erzeugung des Schreibtaktes WRCLI( erfolgt in Abhängigkeit vomLaufw.erktyp (8 oder 5,25 Zoll,FM oder MFM) an den D—FF A25 und A22,die zwei Schreibtakte von lus (8 Zoll MFM) bzw. 2 us Periodendauer(5,25 Zoll MFM, 8 Zoll FM) bilden.
4.2.3. Motorsteuerung
Die Motorein— und —ausschaltung /M0 erfolgt softwaremässig Ober ein D—Flip—Flop mit OUT 3F6h und Schmitt—Trigger—schaltkreise A 302. BeimEinschalten wird das das D—FF rOckgesetzt. Durch die Softwaresteuerungdes Motor—on—Signales wird der Verschleiss des Antriebsmotors so gering wie möglich gehalten.
4.2.4. Steuerregi.ster
Das Steuerregister [A31] dient dazu, alle Funktionen der rD—Steuerungdurch den FOC zu ermöglichen, Es besteht aus einem 8—fach D—FF undwird Ober den Datenbus durch die CPU mittels Ausgabebefehl auf das Tor3F4h eingestellt.Folgende Steuersignale können gesetzt werden:
* 5,25— oder 8—Zoll—Laufwerk* precompensation—Zeiten* Unterdrückung der precompensation* Freigabe der LW—Select—Leitungen* Sperren des Index—Loch—Signales für den FDC* Software—RESET für den FDC* Sperren der DMA—Steuerung
4.2.5. Laufwerkauswahl
Die Laufwerkauswahl erfolgt durch den FDC, der es ermöglicht, bis zuvier Laufwerke anzusteuern. Aus zwei Laufwerk—Selektionssignalen 050und 051 des FDC werden mittels 1—aus—8—Decoders [A4] und einem rransi—storarray [A38] die Laufwerk—Selektionssignale ISEC... ISE3 erzeugt.Da der FDC zyklisch die Laufwerke für jeweils 15 us anwShlt, hat daszur Folge, dass bei Laufwerken mit aktivem Selektionssignal der Motoreinschaltet, Die Folge ist erhöhter Motor— dnd Diskettenverschleiss,
FOC—4
Um dies zu verhindern, wird der 1—aus—8—Decoder nur zu bestimmtenZeiten freigegeben; entweder mit dem Signal UESEL aus dem Steuerregi—ster oder dem Signal HDL (head bad) vom FDC. Nach dem Verlassen derProgrammroutine wird das Bit UESEL im Steuerregister wieder inaktivgeschaltet. HDL vom FOC muss ebenfalls inaktiv sein, und somit wirdder Decoder gesperrt.Um einen I±aufwerk—Zugriff bei Spannungsausfall zu verhindern, wirdOber die Spannung 12P die Freigabe des Transistorarrays gesteuert.Eine Z—Diode bewirkt bei Unterschreiten von 7,5 V das Sperren desTransistorarrays. wodurch eine DeselektiOn der Laufwerke erreichtwird.
4.2.6. Schreibsteuerung
Die Schreibdaten vom FOC mit einer Impulsbreite von 200 ns werden ineinem D—FF [Ag4/9) zwischengespeichert. Im MFM—Aufzeichnungsverfahrenliefert der FDC ausserdem noch zwei precompensation—Signale PSO undPS1, mit denen definiert wird, ob die Schreibimpulsabgabe frOher,splter oder normal erfolgen soll. Aus dem 8—MHz-Takt werden vierprecompensation—Z~iten abgeleitet (125, 250. 375 und 500 ns; TA8./TA4, TA3 und /TA2). Im Steuerregister wird eine der precompensation—Zeiten mit TII4EI und TIME2 softwaremtssig ausgew5hlt und Ober denMultiplexer 1 [DL2S1, Ao29] ein Schieberegister getaktet [DL295. *37).Mit 4er H—L-Flanke dieses Taktes werden die zwischengespeichertenSchreibimpulse in das Schieberegister DL 295 Obernommen und mit jedenTakt weitergeschoben. Drei Ausgänge des Schieberegisters sind auf denI1ultiplexer 2 gefOhrt[DL2S1. *30]. Dieser wird durch die precomper.sation—Signale P50 und P51 des FDC gesteuert. Der erste Ausgang desSchieberegisters ist fflr frOhere, der zweite fflr normale und derdritte Ausgang fOr sp8tere Impulsabgabe verantwortlich. FOr Laufwerke, die keine precompensation benötigen, kann diese Ober das S‘teuerre—gister gesperrt, werden (PRE=L0W. Ausgang 6).
precompensation—Zei ten
TIME1 TIME2125 ns L L250 ns H L375 ns L H500 ns H II
Schrei bimpul sabgabe
PRE PSO P51normal L/H L Lfrflher H H Lsp8ter H L H
Am Ausgang des Multiplexers 2 liegen die Schreibimpulse Ober einenLeitungstreiber an den Laufwerken an [75450, A40).
4.2.7. Lesesteuerung
Die vom Laufwerk kommenden Lesedaten werden mittels eines UV [A27] auf500 ns Impulsbreite eingestellt und dem Phasenregelkreis (PLL) zuge—fflhrt. Die PLL hat die Aufgabe. einen spannungsgesteuerten Oszillatorin Frequenz und Phase mit den Lesedaten zu synchronisieren und Taktimpulse zu erzeugen, die in fester Relation zu den Lesedaten stehen.Damit können Langzeitschwankungen der Bitabst~nde infolge von Gleich—
FDC—5
laufschwankungen bzw. geringfflgige Drehzahlabweicliungen der Laufwerkeausgeglichen werden. Die PLL besteht aus Phasenvergleich [*10/6,8),nachgeschaltetem Tlefpass, einem spannungsgesteuerten Oszillator (Opv8761 [*36), Transistor SC 308 [vi], Schmitt-Trigger K155TL1 [*3),Kondensator iooo pF [Cia), Megator 7406 [*2/10]) und einem TellerDL074 [*21/9].Der Oszillatortakt wird Ober den Teiler [*21/9) gemeinsam mit denLesedaten dem Phasenvergleich zugeföhrt. Ein weiterer Teiler [A23/9)kann Je nach Wahl von Aufzeichnungsverfahren und —format zugeschaltetwerden. Am Ausgang entsteht Je nach Frequenz— und Phasenabweichungeine impulsfßrmige Fehlerspannung, die mittels des Tiefpasses ge—gl8ttet wird und den spannungsgesteuerten Oszillator Ober den Opera—tionsverstfrker [*36) beeinflusst. Der Ausgang des OPV steuert Oberdie Konstantstromquelle Vi den Schmitt—Trigger, dessen Schaltzeitpunktsich in Abh3ngigkeit von der Grösse der Fehlerspannung verschiebt. DieFreilauffrequenz des Oszillators wird mit einem Regler auf 2000 kHz +
2 kHz eingestellt. Mittels eines D—FF (*21/5) wird aus der halbenOszillatorfrequenz das Signal Data—Window erzeugt. In Abhängigkeit vomAufzeichnungsverfahren ist es 1 oder 2 us lang LObt oder HIGH, wobeijede Polarit8t gültig ist. Der Lesetakt kann somit eine Frequenz von500 kHz oder 1 14Hz besitzen.Ein zweites UV, gesteuert durch /RD, hat eine Haltezeit von 250 ns.Die Röckflanke markiert die Mitte eines Bitraumes, der ein Bit enthalten kann. Aus dieser Rßckflanke wird ein ca. 70 ns breiter Impulsgewonnen, der dem FDC als Lesedatenimpuls zugeführt wird. Mit einemRegler kann dieser Impuls in die Mitte des Data—Wlndow-Raumes gelegtwerden. Damit ist es möglich, Einzelbits solange sicher zu erfassen,wie sie sich trotz eventueller Positlonsabweichungen noch im für siebestimmten Data—Wlndow—Raum befinden.
4.2.8, Lesen des ersten Sektors
Die mittels eines FDC—$chaltkreises beschriebenen Disketten sind sowohl vom FDC als auch von Systemen, die nach der Norm ECMA 70 bzw.CR05 5110 arbeiten, lesbar. Bei den nach dieser Norm beschriebenenDisketten befindet sich jedoch das Adressfeld des ersten Sektors JederSpur bedeutend naher am Index—Loch als bei vom FDC beschriebenenDisketten. Der erste Sektor Jeder Spur einer solchen Diskette Istdurch den FDC nicht lesbar.Um diese Sektoren dennoch vom FDC lesen zu können, wird das Index-Signal /IX zum Lesen des ersten Sektors ausgeblendet. Zu diesem Zweckwird das Signal FIX des Steuerregisters [An. bit 2) HIGH gesetzt unddamit Ober das NOR—Gatter *12/4 der Index—Loch—Eingang IDX des FDCfest an LOW gehalten. Bei allen anderen Sektoren wird FIX auf LOWgesetzt, so dass das Indexlochsignal /IX Ober das MOR—Gatter zum F0Cgelangen kann.
4.2.9. DMA—/INT— Arbeit
Der Datenaustausch zwischen FDC und RAM wird mittels des DMA (DirectMemory Access) realisiert. Das Signal DRQ (DMA—Anforderung) vom FDCwird Ober *44 verzögert, um die Zeitbedingungen einzuhalten und Oberden Treiber 8216 [A39) mit DRO2 des DMA verbunden. Das OuittungssignalDACK2 des DMA wird gemeinsam mit Bit 8 des Steuerregisters *31, verknüpft an *18/8. dem FDC—Schaltkreis zugeführt und setzt ausserdem dasVerzögerungs—FF 1*44) zurück. Das Blockendesignal TC vom DMA—Schalt—kreis gelangt nur in Verbindung mit OACK2 vom DMA zum FDC, da der DMAnur ein Block-endesignal besitzt. TC und DACIC2 wiederum werden nurfreigegeben, wenn Bit 8 des Steuerregisters LObt gesetzt ist. Ansonsten
FDC-6
ist dieses Bit HI6H und verhindert eine Störung bzw. Beeinflussung desFDC 8272.Die Obertragung von Daten geschieht folgendermassen: Der FDC sendetdas Signal DRQ (DMA—Anforderung) zum DMA—Schaltkreis auf der System—platine, welches mit /DACK2 bestätigt wird. Der DMA meldet nun seinerseits die Bus—Anforderung bei der CPU an. Erteilt die CPU dem DMA dieBUS—Herrschaft, erfolgt der Datenaustausch zwischen FDC und Speicheroder umgekehrt Ober den DMA. Hat der DMA ein Byte Obertragen, gibt erdie BUS—Herrschaft an die CPU zurflck und wartet darauf, dass er vomFDC die Anforderung fflr die Obertragung des nächsten Bytes erhält.Dieser Vorgang wiederholt sich bis zur Beendigung eines Obertragungs—zyklusses, der mit Senden des Signales TC (Terminal Count) vom DMA zumFDC abgeschlossen wird.
Das Interruptsignal vom FDC wird durch IRO Ober den Treiber 8216 [A39]mit dem Interrupt—Controller auf der Systemplatine (hier 1R06) ver~un—den.Interrupts werden erzeugt bei:
— Datenlesen— Spur lesen— ID—Feld lesen— Daten schreiben- Spur formatieren— Vergleichen— Suchen— Recalibrieren (Schreib—/Lesekopf auf Spur 00
5. kontaktbelegung der Steckverbinder mit Kurzzeichenöbersicht
Steckverbinder Xl: siehe Busrichtlinie PC EC 1834
Steckverbinder X2:
PIN Kurzzeichen Bezeichnung
1 IRDYL READY Laufwerk2 /HDSEL head select3 IRD read4 /WP write protected5 ITO track 006 /WE write enable7 IWD write dfla8 IST step9 /SD step direction
10 IMO2 motor an 211 ISE2 select 212 /M03 motor an 313 ‚‘IX Index14 ISE3 select 315 /LCT bw current16 /FR fault reset17 ITS twa side18 IFW fault19 IHL head bad
20. ‚.35 00 Masse36 5P +5V37 IRESET reset
Vertetlerleiste X3:
PIN turzzeichen Bezeichnung
1 00 Messe2 003 004 ——
5 006 ——
7 008 /IX Index9 00
10 /M01 motor an 1II 0012 /SE0 select 013 0014 /SEI select 115 0016 /M00 motor on 017 0018 /S0 step dlrection19 0020 IST step21 0022 /WD wrlte data23 0024 /WE write enable25 0026 /T0 track 0027 0028 IWP write protected29 0030 IRO read31 0032 /HDSEL head select33 0034 /ROYL ready
Vertetlerlelste X4:
_PIN Kurzzeicheq Bezeichnuna
1 00 Masse2 003 004 ——
5 006 ——
7 008 ‚IX index9 00
10 /M03 motor on 311 0012 1SE2 select 213 0014 /SE3 select 315 0016 /M02 motor on 217 00
FDC—8
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6.3. Einstellung des Read—Data-Impulses
1. Strahl 1 des Oszillographen an Messpunlct 144 (data WindOW)Q~~~22. Strahl 2 des Oszillographen an Messpunkt 143 (RDD)3. Mit Regler R47 (10 kOhm) wird der RDD—Impuls in die Mitte
des Data—Window—Raumes gelegt
RDD (W3) _______ _______________ 1~1 _______________ 1~1 ______
________________ 1 1 ________________
DATA IIIMDOW ________ ________ —
(144) _____ 1 _____ 1 _____
1(2) Us 2(4) us
~5 ________ .1...143 FDC 8272
S1:8 ______ S1:1R47 1 _______
R46
______________________________________________ xl
7. Wartungsyorschrift
Der Floppy—Disic—controller ist wartungsfrei.
BuIJGnG;S—QJpnflLe1OsIOOLS
snqw,,SLS
* * ** *
* Betriebsdokumentatlon *
* *
* Floppy — Disic robotron (5501 *
* Personalcomputer robotron EG 1834 *
* *
* *
Inhaltsverzeichnis
1. Verwendung und Einordnung2. TechnIsche Daten2.1. Abmessungen/Masse2.2. Umgebungsbedingung~~2.3 Stromversorgung2.4. Signalinterf~ce2.5. Leistungsparame~~~3. ElektronIsches Interface3.1. Allgemeines3.2. Ein— und Ausgabesignale3.3. Masseverbindung4. Montage— und Einstellvorschritt/Betriebsbedlflguflgen4.1. Brllcken4.2. Steuerung der Frontplattenanzeige4.3. Steuerung des Direktantriebes5. Wartungsvor~chrjj~
Stand: 03/88
1. Verwendung und Einordnung
Der Diskettenspeicher robotron K 5601 Ist ein externer Speichermit wahlfreiem Zugriff und hoher Datenkapazität. Die Diskette kanndoppelseitig und mit doppelter Spurdichte beschrieben werden, sodass auf einer Diskette Daten bis zu einem Megabyte (unformatiert)gespeichert werden können.Der Diskettenspeicher benötigt eine externe Stromversorgung. Errealisiert alle zum Informationsaustausch mit dem Rechner notwendigen Steuer— und Regelungsvorginge selbständig. Der Anschluss anden Rechnerbus muss Ober eine Anpass—Schaltung erfolgen.Als Datenträger dOrfen nur klassifizierte Disketten mit 5,25‘Durchmesser verwendet werden, wenn diese vom Hersteller tOr diedoppelseitige Arbeit mit doppelter AufzeichnungSdichte und doppelter Spurdichte zugelassen wurden.
2. Technische Daten
2.1. Abme5sungen/Masse
— Abmessungen: (ohne Frontblende)
LängeBreiteHöhe
— Masse: 1,3 kg
Die Klassifizierung des Diskettenspeichersist:
EK3 / TK2 / 621 / 321 / TMI. . .4
K 5601 nach TGL 26465
Umgebungstemperatur /Grad C
relative Luft—feuchte
Dauer
AtmosphärischerDruck /kPa
Temperaturgradient 1 K/h
10... 5030% . . . 80%bei max.30 Grad C
1 nicht kondens1 nicht einge
schränkt
5 . . . 3525°C / 85%
—59 . . . 6030 C / 95%
max. 3 Monate
203 mm146 mm41.5 mm
2.2. Umgebungsbedingungen
1 Betrieb 1 Lagerung 1 Transport
1 1
1 84 . . . 107 1 84 . . . 107 1 36 . . . 107! 11 <15 1 <30 1 <30— 1 —
max. 3 Monate
2.3. Stromversorgung
Zum Betrieb des Diskettenspeichers sind die Spannungen +5V und+12V notwendig. Folg. Parameter sind einzuhalten:
Spannung +5V +12V
zulässigeToleranz ± 5% ± 5~
zulässige •ioo mV ioo mVBrummspannung Spitze—Spitze Spitze—Spitze(einschl. Rauschen)
Stromaufnahme bei Betriebtyp. 0,4 A < 0,3 Amax. 0,5 A 1.0 A
Lei stungsverbrauchtyp. • 10.0 14
Belegung des indirekten 4—poligen Steckverbinders fflr die Be—triebsspannungen
Spannung Kontakt+12V 1
0V 2, 3+5V 4
2.4. Signalinterface
Die Interfacesignale werden flber einen direkten 34—poligen Steck—verbinder zugefßhrt. (siehe Bild 1)
Signalbezeichnung Kontakt 0 VoltBezugspotenti al
frei 2 1uM USE in Betrieb 4 3/D53 Auswahl d. Speichers 3 6 5IIX Index 8 7/DSO Auswahl d. Speichers 0 10 9/051 Auswahl d. Speichers 1 12 11/0S2 Auswahl d. Speichers 2 14 13/140 Motor ein 16 15/50 Schrittrichtung 18 17/ST Schritt 20 19/WD Schreibdaten 22 21/WG Schreibbefehl 24 23/T0 Spur 00 26 25/WP Schreibsperre 28 27/RD Wiedergabedaten 30 29/53 Kopfauswahl 32 31/RDY Laufwerk bereit 34 33
Laufwerkseitiger direkter Steckverbinder:je Leiterplattenseite 17 Kontakte 34 Kontaktereilung 2.54 mmKodierschlitz zwischen Kontakt 4 und 6 ( 3 und 5
2.5. Leistungsparameter
Abmessung der Diskette (Hölle)Speicherkapazit8t je Diskette
(unformatiert, MEM—Aufzeichnung)Anzahl der Arbeitsfl8chenMotorstartzei tMotornachlaufzeit (Option)Di skettendrehzahlKopf zu stell zeitKopf beruhig ungszeitSchrittzeit Spur/SpurSpurdi chteAnzahl der SpurenObertragungsrateAufzetchnungsverfahrenDauerschal leistungspegelFunkentstörung
Schreibsperre
3. Elektronisches Interface
3.1. Allgemeines
133.3 mm x 133.3 mm
1 MByte2
500 ms~e in e300 U/ininO ms15 ms3 ms96 tpije Seite 80125 / 250FM / MFM (SD• 55dB AS
nich VDE 0871TGL 20885
An eine Aftschlusseinheit, die den Rechnerbus mit dem Disketten—speicher verbindet, können max, vier Laufwerke in Ketten— oder inSternschaltung angeschlossen werden.Alle Interfacesignale sindL0W-aktiv.
£ingangssignale:LOW — Pegel
Strom för Abschlusswiderst8ndeStrom för Eingangsgatter
HIGH — Pegel
Ausgabesignale:L0W — Pegel
Abschl usswidersUnde:Die Widerstandsgrösse betr8gt 330 Ohm ± 5%.Die Widerstände för die Leitungen DS0 . . . 3 sind fest auf derInterface—Leiterplatte verlötet. För alle anderen Eingangssignalekann mittels IC—Sockel ein Widerstandsnetzwerk bestöckt werden.Bei Auslieferung ist dieses Netzwerk bestöckt.
Bei der Zusammenschaltung der Diskettenspeicher in Kette sind dieNetzwerke bei allen Laufwerken mit Ausnahme des letzten am Inter—facekabel zu entfernen. Bei Anwendung der Sternschaltung dörfendie Netzwerke bei keinen Laufwerk entfernt werden,
3.2. Ein— und A~jsgabesignale
Eingabesignale sollen im folgenden die Signale Sein, die zumDiskettenspeicher gesendet werden, wShrend die Ausgabesignale vomDiskettenspeicher gesendet werden.
+ 21
kBit/s/ DD)
und/12
0 . ‚. 0.5 V18 mA
73.2 cA2.5 .. . 5.25 V
0 .. . 0.4 V
Eingabesignale:
— IDSO . 3 select 0 . . 3Das Signal dient der Auswahl eines speziellen Diskettenspeichersfar die Operation. Nur das /05—Signal, dessen Bröcke auf derLeiterplatte gesteckt ist, ist wirksam.Wenn das Signal aktiv ist, sind alle Ein— und Ausgabesignalewirksam. Palls das Signal inaktiv ist, sind nur die Signale /M0und uM USE wirksam.Max. 0,5 us nach Wirksamwerden des Signales /DS werden auch dieanderen Ein— und Ausgabesignale als göltig erkannt.In Abh8ngigkeit von der Bröckenbestflckung kann mit diesem Signaldie LED in der Frontblende eingeschaltet werden.
— /MO motor onDieses statische Signal dient dem Einschalten des Diskettenantrie—bes. Der Direktantrieb erreicht seine Menndrehzahl von 300 U/min500ms nach Einschalten des Signales.
— /SD step directionDer Pegel dieses Signales definiert die Richtung der Bewegung desKopfschlittens, falls auf der IST—Leitung Impulse gesendet werden.Mit HIGH—Pegel bewegt sich der Schlitten in Richtung Aussenspur,mit LOW—Pegel in Richtung des Diskettenzentrums.
- isr stepDas impulsförmige Signal dient der Bewegung des Kopfschlittens.Die Impulsbreite muss gr8sser als 800 ns sein. Der Kopf bewegtsich je Impuls eine Spur.Die Bewegung des Kopfes wird mit der Rbckflanke des Impulsesgestartet und ist einschliesslich Kopfberuhigungszeit nach l8msabgeschlossen. Bei mehreren aufeinanderfolgenden Schritten ineiner Richtung kann der Impulsabstand 3 ms betragen. Beim Wechselder Richtung ist ein Impulsabstand von 18 ms zu garantieren.Das Signal ist unwirksam, wenn das Signal /WP HIGH und das Signal/WG LOW ist. Das IST—Signal ist ebenfalls unwirksam, wenn das /T0—Signal LOW ist und nach aussen positioniert werden soll(/SD=HIGH)
— /WG write gateMit Hilfe dieses Signales können die geschriebenen Daten gelöschtund neue Daten aufgezeichnet werden. Das Signal ist unwirksam,wenn das /WP—Signal aktiv ist.Das Signal soll erst LOW werden, wenn folg. Bedingungen erfOlltsind:
— ‘ 500 ms nach dem Einschalten des Antriebs— ‘ 18 ms nach dem letzten wirksamen Schrittimpuls— > i00 us nach einem Pegelwechsel des Signales ISS
Keines der folgenden Signale darf innerhalb 1 ms nach dem Schaltendieses Signales auf HIGH schalten:
— Schalten eines Kommandos zum Stoppen des Motors— Schalten des, Signales lOS zu HIGH— Start einer Kopfpos‘itionierung durch IST—Impulse— Wechsel des Pegels des Signales ISS
— /1W write dataDiese Signal enthflt die Daten, die auf Diskette geschriebenwerden sollen. Die Impulse sollen 0,1 us bis 2,5 us breit sein.Es wird nur die Vorderflanke der Impulse genutzt.Dieses Signal ist unwirksam, wenn das IWG—Signal [BGH ist oderwenn das Signal /WP aktiv ist.
FD-S
— /55 side one selectDas statische Signal dient der Auswahl der Seite der doppelseiti—gen Diskette, die tOr das Lesen oder Schreiben genutzt werdensoll, Wenn dieses Signal HIGH ist, dann Ist der Magnetkopf tOr dieSeite 0 der Diskette (Unterseite) ausgewählt, mit LOW wird derKopf tOr Seite 1 (oberseite) angewählt.Das RD—Signal der ausgewählten Seite wird 100 Us nach dem Umschalten des Signalpegels goltig.Wenn nach Abschluss einer Schreiboperation die andere Seite derDiskette ausgewähl; werden soll, dann darf der Pegel des Signales/SS erst nach mehr als 1 ms nach Schalten des /WG—Signales aufHIGH schalten. Eine Schreiboperation auf der ausgewählten Seite(/WG = LDW) kann erst nach 100 Us nach dem Wechsel des Signalpe—gels /SS beginnen,
— /114 USE in useDieses Signal ist nur wirksam, wenn die Brflcke IU geschlossen ist.Das statische Signal zeigt an, dass alte Diskettenspeicher inGebrauch und unter Kontrolle des Wirtssystems sind,Die Anschaltbedingung der Frontblendenanzeige ist auf dieses Signal bezogen.
Ausgabesignale:
— /T0 track 00Das statische Signal zeigt an. dass sich der Kopfschlitten in derSpur 00 (in der äussersten Spur) befindet. Das Signal wird nachmehr als 2,8 ms nach dem wirksamen IST—Impuls goltig.
— /1,X index / sectorDas impulsfbrmige Signal dient zur Erkennung der Indexlöcher.Dieses Signal kann 500 ms nach dem Start des Direktantriebs inexakten Zeiten ausgegeben werden, falls eine Diskette eingelegtist.Wenn eine sott—sektorierte Diskette eingelegt ist, ‘dann wird während einer Umdrehung der Diskette ein Indeximpuls gesendet. DieVorderflanke des Signales wird als Bezugspunkt genutzt.
— /RD read dataDas impulstörmige Signal enthält die Lesedaten der Diskette, diesich aus Takt— und Datenbits zusammensetzen. Die Vordertlanke desImpulses wird zum Bezug genutzt.Dieses Signal wird goltig, wenn folg. Bedingungen erföllt sind:
— Diskettenspeicher ist im RDY—Zustand.— 18 ms nach dem letzten wirksamen IST—Impuls.— ‘ 1 ms nachdem das Signal /WG HIGH wurde.— > 100 us nach Umschalten des Pegels des Signales /SS
— /WP write protectDas statische.Signal dient der Anzeige, dass die Schreibgenehmi—gungsöffnung der Diskette maskiert ist,Wenn dieses Signal aktiv ist, dann sind die Daten vor LöschengeschOtzt, und das Schreiben neuer Daten wird verhindert
— /RDY readyDas statische Signal zeigt an, dass das Laufwerk ir~ Bereitschaftzum Schreiben und Lesen ist. Der Diskettenspeicher geht beiVerwendung einer softsektorierten Diskette ifl den Bereitschaftszu—stand, wenn tolg. Bedingungen ertflllt sind:
— die Spannungen +5 V und +12 V liegen an
FD-6
— die Diskette ist eingelegt und ein Motorstart—KommandoIst aktiv
— der /IX—Impulsabstand ist grösser als 50% des Sollwertesund danach sind zwei IX—Impulse gezählt worden
— der IX—Jmpusabstand ist innerhalb des Bereiches von +6 %des Sollwertes
Das Signal wlrö nach c 800 ms nach dem Start des DirektantriebesLOW. Dennoch erreIcrjt~er Antriebsmotor die Nenndrehzahl Innerhalbvon 500 ms nach dem Start, und Datenlese— und —schreiboperationenkönnen ausgeführt werden, bevor das Signal /ROY LOW wird.Das Signal /RDY schaltet Innerhalb von 0,3 ms nach Abschalten vonINC auf HIGH.
3.3. MasseverbIndung
Das Chassis des Diskettenspelchers ~st elektrisch mit 0V Gleich—Spannung durch die Brücke FG auf der Interfacelelterplatte verbunden. Das Laufwerk wird mit geschlossener Brücke FG ausgeliefert.
4. Montage— und Elnstellvorschrift/Betrlebsbedlngungen
4.1. Brücken
Sämtliche Brücken sind auf der Interfacelelterplatte des Laufwerkes montiert. Das Einsetzen der Kurzschlussbrücke wird als EIN—Zustand der Brücke definiert.
Bei Einbau der Laufwerke in den EC 1834 sind folgende Brückenbestückt:DS1 — Auswahl erfolgt durch KabelRY — Ausgabe RDY—Signal an PIN 34FG — FRAME GROUNOING (LW—Rahmen elektrisch mit 0V verbunden)ML — Spindelmotor einschalten mit DRIVE SELECT (OS)E0 — Signal ‚IX wird unabhängig vom RDY — Zustand ausgegeben
— Brücken DSO. .3:Bei der Schaltung der Diskettenspelcher In Kette wird durch dieseBrücken die Adresse des Laufwerkes festgelegt, d. h. • es sind max.vier Laufwerke adressierbar. Es dürfen niemals zwei Laufwerkedieselbe Adresse haben!
- Brücken IU=AU5 1 HL=AUSDie Brücken dienen der Auswahl des Signales am Kontakt 4 desInterfacesteckers. HL ist nicht genutzt. Wenn die IU—Brücke. EINist, dann dient das Signal am Kontakt 4 der Steuerung der Front—LED (in Verbindung mit Brücken DSO. . .3, Ui und U2).
— Brücken U1=AIJ5 / 1J2=AUSDie Brücken dienen der Steuerung der Front—LED.
— Brücken RY=EIN / XT=AUSDie Brücken dienen der Auswahl der Funktion des Kontaktes 34 desInterfacesteckverbinders, Wenn die Brücke tv geschlossen ist, wirddas Signal IRDY an Kontakt 34 ausgegeben. Falls die Brücke XT EINist, wird an Kontakt 34 ständIg LOW ausgegeben.
— Brflcke ML=EINDie Brflcke dient der Festlegung d~r Bedingungen f~r die Motorrotation. Bei offener Bröcke rotiert der Motor nur bei aktivem Signal/MO. Falls die Brflcke geschlossen ist, dreht der Motor mit aktivemSignal /M0 oder während die Front—LED an ist.- Brflcke RE=AUSBei geschlossener Brflcke ist die automatische Recalibrierung eingeschaltet, d.h., nach dem Zuschalten der Spannung positioniertder Schlitten selbständig in die Spur 00. Dafflr sind max. 255 eserforderlich. Während dieser Zeit ist der Speicher nicht im ROY—Zustand.
— BrOcken E0=EIM / E2=AIJSMit Hilfe dieser BrOcken kßnnen die Ausgabebedingungen för dieSignale /IX und /RD festgelegt werden.Wenn die Bröcke E0 EIN ist, wird das Signal unabhängig vom RDY—Zustand des Laufwerkes ausgegeben. Falls die Brdcke nicht bestöcktist, wird d~s Signal nur bei aktiven RDY—Signal ausgegeben.Wenn die Bröcke E2 EIN ist, wird das Signal /RD nur ausgegeben,wenn das Laufwerk im RDY—Zustand ist. Bei nicht bestflckter Brflckewird das Signal unabhängig vom RDY—Zustand ausgegeben.Im Auslieferungszustand (E0=EIN / E2=AUS) werden beide Signale beiausgewähltem Laufwerk ausgegeben.
— Brflcke FG=EIHDie BrOcke verbindet das Chassis elektrisch mit 0V Gleichstrom.
4.2. Steuerung der Frontplattenanzeige
Die Anzeige schaltet ein, während DS0. .3 aktiv ist.BrD DS0. .3 geschlossen
4.3. Steuerung des Direktantriebes
Der Direktantrieb beginnt mit der Rotation, wenn eine der folgenden Bedingungen erfOllt ist:
— Drehung durch externes Kommando:Der Direktantrieb rotiert, wenn das Signal /M0 zum Start desMotors aktiv oder die Front—LED eingeschaltet ist.
— Automatische Drehung durch interne SchaltungDie automatische Drehung wird beim Einlegen einer Diskettezur besseren Zentrierung gestartet.
5. Wartungvorschrift
Der Diskettenspeicher ist wartungsfrei.
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