SMPTE UHD-SDI Transmitter Subsystem v1 - Xilinx...SMPTE ST 2082-1: 12G-SDI (任意の ST 2082-x...

SMPTE UHD-SDI Transmitter Subsystem v1.0

LogiCORE IP 製品ガイド

Vivado Design Suite

PG289 2017 年 10 月 4 日

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SMPTE UHD‐SDI TX v1.0 2PG289 2017 年 10 月 4 日 japan.xilinx.com

目次

IP の概要

第 1章: 概要はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5サブコアの詳細 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7サポートされていない機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7ライセンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

第 2章: 製品仕様規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8性能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8リソース使用状況 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9レジスタ空間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

第 3章: コアを使用するデザイン一般的なデザインガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21クロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

第 4章: デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24[Configuration] タブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

第 5章: サンプルデザイン

付録 A: 検証、互換性、相互運用性ハードウェアテスト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

付録 B: 移行およびアップグレードVivado Design Suite でのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

付録 C: デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31デバッグツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32ハードウェアデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33インターフェイスのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

https://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=2


付録 D: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36Xilinx Documentation Navigator およびデザインハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38


SMPTE UHD‐SDI TX v1.0 4PG289 2017 年 10 月 4 日 japan.xilinx.com Production 製品仕様

はじめにSMPTE (Society of Motion Picture and Television Engineers) UHD-SDI Transmitter Subsystem は、一連の SDI (Serial Digital Interface) 規格に準拠した SDI 送信インターフェイスをインプリメントします。このサブシステムは AXI4-Stream ビデオインターフェイスからビデオを受信し、ネイティブビデオストリームを出力します。最上位パラメーターを選択するだけで下位のパラメーターのほとんどが自動的に設定されます。 AXI4-Stream ビデオインターフェイスにより、その他の AXI4-Stream ベースサブシステムともシームレスに接続できます。

機能

• 2 ピクセルのサンプルをサポート

• 10 ビットカラーコンポーネント

• YUV 4:2:2 色空間をサポート

• AXI4-Lite インターフェイス経由でレジスタにアクセスしてサブシステムの各種オプションを設定

• 準拠する規格

° SMPTE ST 259: SD-SDI (270Mb/s)

° SMPTE ST 292: HD-SDI (1.485Gb/s および 1.485/1.001Gb/s)

° SMPTE ST 372: デュアルリンク HD-SDI

° SMPTE ST 424: 3G-SDI (任意の ST 425-x マッピングによる 2.97Gb/s および 2.97/1.001Gb/s のデータ )

° SMPTE ST 2081-1: 6G-SDI (任意の ST 2081-x マッピングによる 5.94Gb/s および 5.94/1.001Gb/s のデータ )

° SMPTE ST 2082-1: 12G-SDI (任意の ST 2082-x マッピングによる 11.88Gb/s および 11.88/1.001Gb/s のデータ )

° デュアルリンクおよびクワッドリンク 6G-SDI および 12G-SDI は、 2 つまたは 4 つの UHD-SDI Transmitter Subsystem をインスタンシエートすることでサポート

° SMPTE ST 352: ペイロード ID パケットを完全サポート

IP の概要

この LogiCORE IP について

コアの概要

サポートされる

デバイスファミリ (1)

UltraScale+™ ファミリ (GTHE4)Zynq® UltraScale+ MPSoC (GTHE4)

サポートされる

ユーザーインターフェイス

AXI4-Lite、 AXI4-Stream

リソースPerformance and Resource Utilization

(ウェブページ)

コアに含まれるもの

デザインファイル RTL

サンプルデザイン Verilog

テストベンチなし

制約ファイル XDC

シミュレーションモデル

なし

サポートされるソフトウェアドライバー (2)

スタンドアロンおよび Linux

テスト済みデザインフロー (3)

デザイン入力 Vivado® Design Suite

シミュレーション

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド :リリースノート、インストールおよび

ライセンス』を参照

合成 Vivado 合成

サポート

japan.xilinx.com/support で提供

注記:1. サポートされているデバイスの一覧は、 Vivado IP カタログを参照してください。

2. スタンドアロンドライバーの詳細は、 SDK ディレクトリ (/doc/usenglish/xilinx_drivers.htm) を参照してください。 Linux OS およびドライバーサポートの情報は、 //wiki.xilinx.com を参照してください。

3. サポートされているツールのバージョンは、『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』を参照してください。

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+noteshttps://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+noteshttps://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+noteshttps://japan.xilinx.com/supporthttp://wiki.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+noteshttps://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+noteshttps://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+noteshttps://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=4


第 1章

概要

はじめに

SMPTE UHD-SDI Transmitter Subsystem を使用すると、 SMPTE SDI プロトコルに基づいたシステムを簡単に作成できます。このサブシステムは、ザイリンクスのトランシーバーを物理層として使用し、 AXI4 ビデオストリームを受信してネイティブ SDI ストリームを出力します。サブシステムの構築に必要なハードウェアブロックは、最上位のカスタマイズパラメーターで選択します。図 1-1 にサブシステムのアーキテクチャを示します。

このサブシステムは次のサブコアで構成されます。

• AXI4-Stream to Video Out

• Video to SDI TX Bridge

• SMPTE UHD-SDI TX

• Video Timing Controller

• AXI Crossbar

X-Ref Target - Figure 1-1

図 1‐1: TX サブシステムのアーキテクチャ

Axi-4 Streamto Video OutAxi-4 Stream to Video Out

Video toSDI TXBridge

Video to SDI TX Bridge

SMPTE UHD-SDI TX

SMPTE UHD-SDI TX SDI GT

PHYSDI GT

PHY

UHD-SDI TX Subsystem

AXI CrossbarAXI Crossbar

Video InterfaceAXI-4 Stream

Native Video Interface

Native SDI Interface

AXI-4 Lite Interface

Video Timing Controller

Video Timing Controller

video_in_clk

sdi_tx_clk

s_axi_aclk

sdi_tx_irq

vtc_irq



第 1 章:概要

サブコアの詳細

AXI4‐Stream to Video OutAXI4-Stream to Video Out コアは、ビデオプロトコルをインプリメントした AXI4-Stream インターフェイスからビデオソース (並列ビデオデータ、ビデオ同期、およびブランク ) へのインターフェイスとして機能します。このコアは、ザイリンクス Video Timing Controller (VTC) コアと協調して動作します。詳細は、『AXI4-Stream to Video Out 製品ガイド』 (PG044) [参照 9] を参照してください。

Video to SDI TX BridgeLogiCORE IP Video to SDI TX Bridge は、 AXI4-Stream to Video Out コアのビデオ出力を SMPTE SDI TX コアの SDI トランスミッター入力に接続します。このコアには、明示的な同期信号を持つビデオデータを入力します。このコアからは、同期信号を含む 1 ～ 8 つの 10 ビットデータストリームを使用する SDI 仮想インターフェイスが出力されます。

図 1-2 に、ブリッジの最上位アーキテクチャを示します。

このコアは、同期パケットを SDI データストリームに含めます。また、ライン番号を生成してそれを SDI データストリームに含めます。 SD-SDI、 HD-SDI、 3G-SDI レベル A/3G-SDI レベル B、 6G-SDI および 12G-SDI モードをサポートしています。また、 10bpc (bits per component) の YCbCr データフォーマットもサポートしています。 SDI-SDI および 3G-SDI レベル B モードでは、必要なクロックイネーブルを生成します。また、 3G レベル B ではシーケンシャルビデオデータをパラレルデータに自動的に並べ替えます。インターレースおよびプログレッシブライン規格をサポートしています。


図 1‐2: Video to SDI TX Bridge の最上位ブロック図



第 1 章:概要

SMPTE UHD‐SDI TX SMPTE UHD-SDI TX コアは Video to SDI TX Bridge から多重化されていないネイティブ SDI データストリームを受信し、 1 つの多重化された SDI 10 ビットデータストリームを生成します。詳細は、『SMPTE UHD-SDI 製品ガイド』 (PG205) [参照 8] を参照してください。

Video Timing ControllerVideo Timing Controller コアはビデオタイミングの生成に使用します。 AXI4-Stream to Video Out コアは、このコアを使用してネイティブビデオインターフェイス信号を生成します。詳細は、『Video Timing Controller LogiCORE IP 製品ガイド』 (PG016) [参照 10] を参照してください。

AXI Crossbarこのサブシステムでは、 AXI4-Lite 要求をアドレスに応じて適切なサブコアに転送するために AXI Crossbar コアを使用します。詳細は、『AXI Interconnect LogiCORE IP 製品ガイド』 (PG059) [参照 14] を参照してください。

アプリケーション

• 業務用放送カメラ

• 業務用デジタルビデオレコーダー

• 業務用ビデオ処理装置

• 医療用画像処理

サポートされていない機能

• 16 ウェイデータストリームインターリーブはサポートされません。

ライセンス

SMPTE UHD-SDI Transmitter Subsystem は、ザイリンクスエンドユーザーライセンス規約のもとザイリンクス Vivado Design Suite を使用して追加コストなしで提供されています。この IP およびその他のザイリンクス LogiCORE IP に関する情報は、ザイリンクス IP コアページから入手できます。その他のザイリンクス LogiCORE IP モジュールやツールの価格および提供状況については、ザイリンクス販売代理店にお問い合わせください。

https://japan.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/rdoc?t=eulahttps://japan.xilinx.com/products/intellectual-property.htmlhttps://japan.xilinx.com/about/contact.htmlhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=7


第 2章

製品仕様

規格

このコアは次の SMPTE 規格をサポートしています。

• SMPTE ST 259: SD-SDI (270Mb/s)

• SMPTE RP 165: SD-SDI EDH

• SMPTE ST 292: HD-SDI (1.485Gb/s および 1.485/1.001Gb/s)

• SMPTE ST 372: デュアルリンク HD-SDI (2 つの UHD-SDI コアをインスタンシエートすることでサポート )

• SMPTE ST 424: 3G-SDI (任意の ST 425-x マッピングによる 2.97Gb/s および 2.97/1.001Gb/s のデータ )

• SMPTE ST 2081-1: 6G-SDI (任意の ST 2081-x マッピングによる 5.94Gb/s および 5.94/1.001Gb/s のデータ。マルチリンク 6G-SDI を含む)

• SMPTE ST 2082-1: 12G-SDI (任意の ST 2082-x マッピングによる 11.88Gb/s および 11.88/1.001Gb/s のデータ。マルチリンク 12G-SDI を含む)

デュアルリンクおよびクワッドリンク 6G-SDI および 12G-SDI は、 2 つまたは 4 つの UHD-SDI コアをインスタンシエートすることでサポート

• SMPTE ST 352: ペイロード ID パケットを完全サポート

性能

最大周波数

12G-SDI モードでは、 TX クロックの最大周波数は 297MHz です。 6G-SDI、 3G-SDI、および SD-SDI モードでは、 TX クロックの最大周波数は 148.5MHz です。 HD-SDI モードでは、 TX クロックの最大周波数は 74.25MHz です。

リソース使用状況

リソース使用状況の詳細は、 Performance and Resource Utilization (ウェブページ) をご覧ください。



第 2 章:製品仕様

ポートの説明

表 2-1 に、 SMPTE UHD-SDI TX Subsystem の I/O 信号の説明を示します。

表 2‐1:ポートの説明

信号方向説明

AXI4‐Lite インターフェイスの信号 ([Enable AxiLite Interface] をオンにした場合)

s_axi_aclk 入力 AXI4-Lite クロック

s_axi_arstn 入力 AXI4-Lite リセット。アクティブ Low

S_AXI_CTRL* AXI4-Lite インターフェイス。定義は、『Vivado Design Suite: AXI リファレンスガイド』 (UG1037) [参照 13] を参照してください。

Video‐Over‐AXIS インターフェイスの信号 ([Enable Vid‐Over‐AXI4S Interface] をオンにした場合)

video_in_clk 入力ビデオ入力クロック

video_in_arstn 入力ビデオ入力のアクティブ Low リセット

VIDEO_IN_tdata[63:0] 出力 YUV 4:2:2 ビデオ (10bpc) を伝送するためのビデオ入力データ (詳細は、『AXI4-Stream to Video Out 製品ガイド』 (PG044) [参照 9] の「AXI4-Stream データインターフェイスの信号の説明」を参照)

VIDEO_IN_tlast 出力 AXI4-Stream TLAST 信号。ライン終了

VIDEO_IN_tready 入力 AXI4-Stream TREADY 信号

VIDEO_IN_tuser 出力 AXI4-Stream TUSER 信号。フレーム開始

VIDEO_IN_tvalid 出力 AXI4-Stream TVALID 信号。アクティブビデオデータイネーブル

fid 出力フィールド ID

S_AXIS_STS_SB_TX インターフェイスの信号

S_AXIS_STS_SB_TX_tready 出力コア Ready 信号

S_AXIS_STS_SB_TX_tvalid 入力データ Valid 信号

S_AXIS_STS_SB_TX_tdata[31:0] 入力トランシーバーブロックからのサイドバンド信号情報

S_AXIS_TX インターフェイスの信号

sdi_TX_clk 入力 SMPTE SDI TX コアクロック

sdi_TX_rstn 入力アクティブ Low のリセット

S_AXIS_TX_tready 出力 SMPTE SDI TX コア Ready 信号

S_AXIS_TX_tvalid 入力データ Valid 信号

S_AXIS_TX_tdata[n-1:0] 入力 n は選択した SDI 規格により異なります。 6G-SDI および 12G-SDI: n=403G-SDI: n=20

S_AXIS_TX_tuser[31:0] 入力 TUSER 情報




M_AXIS_CTRL_SB_TX インターフェイスの信号

M_AXIS_CTRL_SB_TX__tready 出力コア Ready 信号

M_AXIS_CTRL_SB_TX_tvalid 入力データ Valid 信号

M_AXIS_CTRL_SB_TX_tdata 入力トランシーバーブロックからのサイドバンド信号情報

割り込み信号

sdi_tx_irq 出力 SMPTE UHD-SDI TX コア割り込み

vtc_irq 出力 VTC コア割り込み

SMPTE UHD‐SDI TX コアの信号(1) ([Enable Vid‐Over‐AXI4S Interface] をオフにした場合)

sdi_tx_ctrl[31:0] 入力ビット 0: module_enable ビット 1: 未使用ビット 3 ～ 2: 予約ビット 6 ～ 4: tx_mode: 000-HD、 001-SD、 010-3G、 100-6G、 101-12G ビット 7: tx_m (tx_rate): 0 – 整数フレームレート 1 – 分数フレームレート (frame_rate/1.001) ビット 10 ～ 8: tx_mux_pattern: 000-SD、 HD および 3G レベル A 001-3G レベル B 010-6G および 12G モードの 8 ストリームインターリーブ 011-6G モードの 4 ストリームインターリーブビット 11: 予約ビット 12: tx_insert_crc ビット 13: tx_insert_st352 ビット 14: tx_overwrite_st352 ビット 15: tx_st352_f2_en ビット 16: tx_insert_sync_bit ビット 17: tx_sd_bitrep_bypass ビット 18: tx_use_anc_in ビット 19: tx_insert_ln ビット 20: tx_insert_edh ビット 31 ～ 21: 予約

ST352_DATA_IN_tx_st352_data_ch0[31:0] 入力チャネル 0 の ST 352 データ




ST352_DATA_IN_tx_st352_line_f1 入力 ST 352 データを挿入する奇数ライン

ST352_DATA_IN_tx_st352_line_f2 入力 ST 352 データを挿入する偶数ライン

SDI_DS_IN_ds1[9:0] 入力 SDI データストリーム 1


表 2‐1:ポートの説明 (続き)

信号方向説明




レジスタ空間

このセクションでは、 SMPTE UHD-SDI TX Subsystem で利用可能なレジスタについて説明します。アドレスマップは次の領域に分割されます。

• SMPTE UHD-SDI TX コア

• Video Timing Controller (VTC) コア

各 IP コアには 64K のアドレス空間が割り当てられます。表 2-2 に、 SMPTE UHD-SDI TX コアと VTC コアのレジスタを有効にした場合のシステムベースアドレスからのオフセットアドレスの例を示します。







SDI_DS_IN_ln_num_1[10:0] ～ SDI_DS_IN_ln_num_4

入力 SDI データストリームライン番号

SDI_DS_IN_tx_ce 入力クロックイネーブル

SDI_DS_IN_tx_sd_ce 入力 SD-SDI モードクロックイネーブル

sdi_tx_err[31:0] 出力ビット 0: tx_ce_align_err ビット 31 ～ 1: 予約

注記:1. 信号の詳細は、『SMPTE UHD-SDI 製品ガイド』 (PG205) [参照 8] の表 2-2 を参照してください。

表 2‐2:サブコアのアドレスオフセット

IP コアオフセット

SMPTE UHD-SDI TX 0x0_0000

VTC 0x1_0000

表 2‐1:ポートの説明 (続き)

信号方向説明




SMPTE UHD‐SDI TX のレジスタSMPTE UHD-SDI TX のレジスタは、 Vivado IDE で [Enable AXI-Lite Interface] をオンにすると利用できます。

表 2-3 に、 UHD-SDI TX IP コアのレジスタ空間を示します。

重要: このメモリ空間は、 AXI ワード (32 ビット ) 境界にアラインする必要があります。

エンディアンネス

レジスタはすべてリトルエンディアン方式です (図 2-1)。


図 2‐1: 32 ビットリトルエンディアンの例

表 2‐3: UHD‐SDI TX IP コアのレジスタ空間

オフセット名前幅アクセス説明

0x00 RST_CTRL 32 ビット R/W IP コアのイネーブルおよびソフトリセット制御

0x04 MODULE_CTRL 32 ビット R/W モジュール制御レジスタ

0x08 予約 32 ビット N/A N/A

0x0C GLBL_IER 32 ビット R/W グローバル割り込みイネーブルレジスタ

0x10 ISR 32 ビット R/W1C 割り込みステータスレジスタ

0x14 IER 32 ビット R/W 割り込みイネーブルレジスタ

0x18 TX_ST352_LINE 32 ビット R/W ST 352 パケット挿入ライン番号

0x1C TX_ST352_DATA_DS1 32 ビット R/W データストリーム 1 の ST 352 パケットデータ

0x20 TX_ST352_DATA_DS3 32 ビット R/W データストリーム 3 の ST 352 パケットデータ



0x2C TX_ST352_DATA_DS9 32 ビット R/W データストリーム 9 の ST 352 パケットデータ




0x3C VERSION 32 ビット RO バージョンレジスタ

0x40 SS_CONFIG 32 ビット RO IP コアコンフィギュレーション



0x4C 予約 32 ビット N/A N/A







RST_CTRL レジスタコア制御レジスタ (オフセット 0x00) は UHD-SDI TX IP コアの有効化/無効化、およびコア動作中のソフトリセットに使用します。表 2-4 に、このレジスタの説明を示します。

0x5C 予約 32 ビット N/A N/A



0x68 SDI_TX_BRIDGE_STS 32 ビット RO SDI TX ブリッジステータス

0x6C AXI4S_VID_OUT_STS 32 ビット R/W AXI4-Stream Video Out ステータスレジスタ

注記:1. 予約レジスタのビットはすべて読み出し専用で、値は 0 です。2. レジスタへのアクセスはワード境界に揃っている必要があります。書き込みストローブはサポートされません。 WSTRB は内部では使用しません。

3. AXI4-Lite インターフェイスの読み出しおよび書き込みアドレスは下位 7 ビット (6:0) のみがデコードされます。つまり、アドレス 0x00 と 0x80 へのアクセスはどちらもアドレス 0x00 を読み出すことになります。

4. この表に記載していないアドレスへの読み出しおよび書き込みを実行してもエラーは返されません。

表 2‐4: RST_CTRL レジスタのビットマップ

ビット名前アクセスデフォルト値説明

31:10 予約 RO 0 予約

9 AXI4S_VID_OUT_EN R/W 0 AXI4-Stream to Video Out コアのイネーブルビット

1 – AXI4-Stream to Video Out コアを有効にします。

0 – AXI4-Stream to Video Out コアを無効にします。

8 SDITX_BRIDGE_EN R/W 0 Video to SDI TX Bridge コアのイネーブルビット

1 – SDI TX Bridge を有効にします。0 – SDI TX Bridge を無効にします。

7:2 予約 RO 0 予約

1 SRST R/W 0 SDI TX IP コアのソフトリセットこのビットに 1 を書き込むと、SDI TX IP コアのすべてのレジスタがリセットされます。

0 SDITX_SS_EN R/W 0 SDI TX IP コアのイネーブルビット1 – SDI TX IP コアを有効にします。0 – SDI TX IP コアを無効にします。

表 2‐3: UHD‐SDI TX IP コアのレジスタ空間 (続き)

オフセット名前幅アクセス説明




MODULE_CTRL レジスタモジュール制御レジスタ (オフセット 0x04) は UHD-SDI TX IP コアの制御、および IP コアの機能モードの変更に使用します。表 2-5 に、このレジスタの説明を示します。

表 2‐5: MODULE_CTRL レジスタのビットマップ


31:21 予約 RO 0 予約

20 TX_INSERT_EDH R/W 0 High の場合、 SD-SDI モードでトランスミッターはすべてのフィールドに EDH パケットを挿入します。

Low の場合は EDH パケットは挿入されません。 SD-SDI 以外のモードではこのビットは無視されます。

19 TX_INSERT_LN R/W 0 High の場合、トランスミッターは各ビデオラインの EAV の後、すべてのアクティブデータストリームにライン番号を挿入します。ライン番号は、すべてのアクティブデータストリームペアの tx_line_chn 入力ポートで供給する必要があります。

Low の場合はライン番号は挿入されません。 SD-SDI モードでは、このビットは無視されます。

18 TX_USE_ANC_IN R/W 0 Low の場合、 ST 352 パケット挿入ブロックからのデータストリームは内部で TX 出力に送られます。

High の場合、 TX 出力チャネルは tx_ds[16:1]_anc_in ポートからのデータストリームを受信します。

17 TX_SD_BITREP_BYPASS R/W 0 High の場合、 SD-SDI モードで使用される 11X ビットレプリケーターをバイパスします。ザイリンクスのシリアルトランシーバーを使用した通常動作では、この入力を Low にしてビットレプリケーター機能を有効にする必要があります。

16 TX_INSERT_SYNC_BIT R/W 0 6G および 12G モードでこのビットが High の場合、同期ビットの挿入 (ランレングス短縮) を有効にします。

15 TX_ST352_F2_EN R/W 0 tx_vpid_line_f2 で指定したラインへの ST 352 パケットの挿入を制御します。

14 TX_OVERWRITE_ST352 R/W 0 High の場合、データストリーム内に既に存在する ST 352 パケットが上書きされます。 Low の場合は、既に存在する ST 352 パケットは上書きされません。

13 TX_INSERT_ST352 R/W 0 High の場合、 ST 352 パケットがデータストリーム内に挿入されます。 Low の場合は、 ST 352 パケットは挿入されません。




12 TX_INSERT_CRC R/W 0 High の場合、 SD-SDI 以外のすべてのモードでトランスミッターは CRC 値を生成し、各ビデオラインのデータストリームに挿入します。 Low の場合は、 CRC 値はデータストリームに挿入されません。

SD-SDI モードでは、このビットは無視されます。

11 予約 RO 0 予約

10:8 TX_MUX_SEL R/W 0 使用するデータストリームのインターリーブパターンを指定する内部 TX MUX パターン。 3’b000: SD-SDI、 HD-SDI、および 3G-SDI レベル A 3’b001: 3G-SDI レベル B 3’b010: 6G-SDI および 12G-SDI モードの 8 ストリームインターリーブ 3’b011: 6G-SDI モードの 4 ストリームインターリーブ 3’b100: 12G-SDI モードの 16 ストリームインターリーブ

7 TX_M R/W 0 0 – 整数フレームレート 1 – 分数フレームレート (frame_rate/1.001)

6:4 SDITX_SS_MODE R/W 0 TX モード3’b000: HD-SDI モード3’b001: SD-SDI モード3’b010: Video to SDI TX Bridge が有効な場合は 3G-SDI モードレベル A。Video to SDI TX Bridge が無効な場合は 3G-SDI モード3’b011: Video to SDI TX Bridge が有効な場合は 3G-SDI モードレベル B。Video to SDI TX Bridge が無効な場合は N/A3’b100: 6G-SDI モード 3’b101: 12G-SDI モード


表 2‐5: MODULE_CTRL レジスタのビットマップ (続き)





グローバル割り込みイネーブルレジスタ (GLBL_IER) 表 2-6 に、グローバル割り込みレジスタ (オフセット 0x0C) の説明を示します。

割り込みステータスレジスタ (ISR)割り込みステータスレジスタ (オフセット 0x10) には IP コアの各種エラーおよびステータス情報が格納されます。表 2-7 に、このレジスタの説明を示します。

表 2‐6: GLBL_IER レジスタのビットマップ



0 GLBL_INTRUPT_EN R/W 0 システムへのデバイス割り込み出力のマスターイネーブル

1: イネーブル — 割り込みイネーブルレジスタ (IER) の対応するビットを使用して割り込みを生成します。

0: ディスエーブル — IER ビットに関係なく割り込みの生成をブロックします。

表 2‐7: ISR のビットマップ

ビット名前アクセス(1) デフォルト値説明

31:11 予約 RO 0 予約

10 UNDERFLOW_INTR R/W1C 0 AXI4-Stream to Video Out コアのアンダーフローステータス信号

9 OVERFLOW_INTR R/W1C 0 AXI4-Stream to Video Out コアのオーバーフローステータス信号

8 AXI4S_VID_LOCK_INTR R/W1C 0 AXI4-Stream to Video Out コアのロックステータス信号


1 TX_CE_ALIGN_ERR_INTR R/W1C 0 SD-SDI モードで tx_sd_ce 入力の 5/6/5/6 クロックサイクルリズムに問題があることを示します。 SD-SDI モードでは、 tx_sd_ce 信号は一定の 5/6/5/6 クロックサイクルリズムに従う必要があります。このリズムから外れると、 SD-SDI シリアルストリームが正しく生成されません。このリズムが正しくない場合、 TX_CE_ALIGN_ERR_INTR 信号が High に遷移します。

0 GTTX_RSTDONE_INTR R/W1C 0 GTTX_RESETDONE が High になるとアサートされます。

注記:1. W1C – 1 を書き込むとクリアです (レジスタビットをクリアするには、ユーザーは対応するビットに 1 を書き込む必要がある )。




割り込みイネーブルレジスタ (IER)割り込みイネーブルレジスタ (オフセット 0x14) を使用すると、割り込みステータスレジスタ (ISR) の各エラー /ステータスビットに対して個別に出力ポートへの割り込みを生成できます。表 2-8 に、このレジスタの説明を示します。 IER のビットを 0 にすると割り込みの生成は禁止されますが、エラー条件/ステータスは ISR に格納されます。

TX_ST352_LINE レジスタ表 2-9 に、 TX_ST352_LINE レジスタ (オフセット 0x18) の説明を示します。

TX_ST352_DATA_DS1 レジスタ表 2-10 に、 TX_ST352_DATA_DS1 レジスタ (オフセット 0x1C) の説明を示します。

TX_ST352_DATA_DS3 レジスタ表 2-11 に、 TX_ST352_DATA_DS3 レジスタ (オフセット 0x20) の説明を示します。

表 2‐8: IER のビットマップ


31:11 予約 RO 0このレジスタの各ビットを 1 にセットすると、該当する割り込みの生成が許可されます。 0 にクリアすると割り込みの生成が禁止されます。

このレジスタの各ビットで有効/無効にできる割り込みの説明は、 ISR (表 2-7) の説明を参照してください。

10 UNDERFLOW_IE R/W 0

9 OVERFLOW_IE R/W 0

8 AXI4S_VID_LOCK_IE R/W 0

7:2 予約 RO 0

1 TX_CE_ALIGN_ERR_IE R/W 0

0 GTTX_RSTDONE_IE R/W 0

表 2‐9: TX_ST352_LINE レジスタのビットマップ


31:27 予約 RO 0 予約

26:16 TX_ST352_F2_LN R/W 0 フィールド 2 の ST 352 パケット挿入に使用するライン番号

15:11 予約 RO 0 予約

10:0 TX_ST352_F1_LN R/W 0 フィールド 1 の ST 352 パケット挿入に使用するライン番号

表 2‐10: TX_ST352_DATA_DS1 レジスタのビットマップ


31:0 TX_ST352_DATA_DS1 R/W 0 データストリーム 1 からキャプチャした ST 352 ペイロード ID パケットのデータバイト









TX_ST352_DATA_DS9 レジスタ表 2-14 に、 TX_ST352_DATA_DS9 レジスタ (オフセット 0x2C) の説明を示します。






















VERSION レジスタ表 2-18 に、 VERSION レジスタ (オフセット 0x3C) の説明を示します。

SS_CONFIG レジスタ表 2-19 に、 SS_CONFIG レジスタ (オフセット 0x40) の説明を示します。

SDI_TX_BRIDGE_STS レジスタ表 2-20 に、 SDI_TX_BRIDGE_STS レジスタ (オフセット 0x68) の説明を示します。




表 2‐18: VERSION レジスタのビットマップ


31:0 VERSION RO 32’h01_00_0_0_00 uhd_sdi_tx_ss_v1_0 の VERSION レジスタの値は 32’h01_00_0_0_00 です。• [31:24] - コアのメジャーバージョン• [23:16] - コアのマイナーバージョン• [15:12] - コアバージョンのリビジョン• [11:8] - コアのパッチ情報• [7:0] - 内部リビジョン

表 2‐19: SS_CONFIG レジスタのビットマップ



1 INC_TX_EDH_PROC RO 1 INCLUDE_TX_EDH_PROCESSOR を使用して IP コアを生成すると、このビットがセットされます。

0 予約 RO 0 予約

表 2‐20: SDI_TX_BRIDGE_STS レジスタのビットマップ



6 BRIDGE_3G_LEVEL_B RO 0 入力ストリームが 3G-SDI レベル B の場合、 High にアサートされます。




AXI4S_VID_OUT_STS レジスタ表 2-21 に、 AXI4S_VID_OUT_STS レジスタ (オフセット 0x6C) の説明を示します。

VTC のレジスタVivado IDE で [Enable Vid-Over-AXIS Interface] をオンにした場合、 VTC のレジスタを利用できます。 VTC のレジスタの詳細は、『Video Timing Controller 製品ガイド』 (PG016) [参照 10] を参照してください。

5:4 3GBRIDGE_TX_MODE RO 0 3G ブリッジ TX モード2’b00: HD-SDI モード2’b01: SD-SDI モード2’b10: 3G-SDI モード


0 SDITX_BRIDGE_SEL RO 0 SDI TX ブリッジセレクトビット0 – 3G SDI TX ブリッジを選択します。1 – 12G SDI TX ブリッジを選択します。

表 2‐21: AXI4S_VID_OUT_STS レジスタのビットマップ


31:0 AXI4S_VID_OUT_STS RO 0 AXI4-Stream to Video Out コアからの Status[31:0]

表 2‐20: SDI_TX_BRIDGE_STS レジスタのビットマップ (続き)




第 3章

コアを使用するデザインこの章では、コアを使用した設計をより容易にするためのガイドラインおよび追加情報を紹介します。

一般的なデザインガイドラインこのセクションでは、 SMPTE UHD-SDI TX Subsystem とユーザーアプリケーションロジックを組み合わせて完全に機能するデザインを作成する手順を説明します。

重要: ここに記載するすべての設計手順がすべてのインプリメンテーションで必要とは限りません。このマニュアルのロジックデザインガイドラインに注意深く従ってください。

スターティングポイントとしてサンプルデザインを使用ザイリンクス FPGA にインプリメント可能なサンプルデザインには SMPTE UHD-SDI TX Subsystem の各インスタンスが含まれます。サンプルデザインは、独自デザインを構築するためのスターティングポイントとして使用したり、必要に応じてユーザーアプリケーションの問題を解決するために使用できます。

難易度を把握 SMPTE UHD-SDI TX Subsystem デザインは、どのテクノロジにインプリメントする場合でもかなり難しく、その難易度は次の要素によって異なります。

• 最大システムクロック周波数

• ターゲットデバイスアーキテクチャ

• ユーザーアプリケーションの性質

すべての SMPTE UHD-SDI TX Subsystem のインプリメンテーションでは、システム性能の要件に注意を払う必要があります。パイプライン処理、ロジックマップ、配置制約、およびロジック複製は、システム性能を向上させる最適な手段です。

レジスタの使用

FPGA デザインのタイミングをシンプルにし、システム性能を向上させるには、ユーザーアプリケーションとサブシステム間のすべての入力と出力にフリップフロップによるレジスタを使用してください。信号のレジスタへの格納はすべてのパスで可能とは限りませんが、これによってタイミング解析が容易になり、またザイリンクスツールでのデザインの配置配線も容易になります。

タイミングクリティカルな信号を認識コアのサンプルデザインに付属する XDC ファイルは、クリティカルな信号を識別して適用すべきタイミング制約を特定するのに役立ちます。



第 3 章: コアを使用するデザイン

許可された変更のみ実行

SMPTE UHD-SDI TX Subsystem は、ユーザーによる変更はできません。変更を加えるとシステムのタイミングやプロトコル適合性に悪影響を与える可能性があります。 Vivado® 統合設計環境 (IDE) のオプション選択を使用して、SMPTE UHD-SDI TX Subsystem のサポートされたユーザーコンフィギュレーションのみ利用できます。

クロック周波数の選択

SMPTE UHD-SDI TX Subsystem は多くのクロックドメインで構成されており、コア全体に多くの CDC パスがあります。 CDC パスによる不確実性を軽減するため、最大許容クロック周波数を使用することを推奨します。

クロッキング

表 3-1 にサブシステムのクロックを示します。クロック周波数は、スループット要件および準拠する SDI 規格に応じて選択する必要があります。

表 3-2 に、 UHD-SDI TX コアの sdi_TX_clk の周波数を示します。

クロッキングの詳細は、『SMPTE UHD-SDI 製品ガイド』 (PG205) [参照 8] の「クロッキング」のセクションを参照してください。

表 3‐1:サブシステムクロック

クロック名説明

s_axi_aclk サブシステムに含まれるすべての IP コアのレジスタインターフェイスが使用する AXI4-Lite クロック。周波数範囲は 50MHz ～ 150MHz。

sdi_tx_clk UHD-SDI TX コアのコアクロック。詳細は、表 3-2 を参照してください。

video_in_clk SDI データストリームへのビデオデータ変換に使用するクロック。10 ビット YUV 4:2:2 (2PPC(2)) の 12G-SDI をサポートするには、クロックを最大の 300MHz に設定する必要があります。

2*(BPC)(1)*(PPC)*clock = 2*10*2*300MHz = 12Gbps

SMPTE UHD-SDI TX Subsystem の video_int_clk は sdi_TX_clk 以上に設定する必要があります。sdi_TX_clk より小さいとアンダーフローが生じます。 sdi_TX_clk よりもはるかに大きい値を使用するとオーバーフローが発生することがあるため、注意が必要です。

注記:1. BPC (bits per component) は 10 に設定されます (このサブシステムは 10 ビット YUV4:2:2 をサポートしているため)。2. PPC (pixel per clock) は SDI ブリッジによって 2 に設定されます。

表 3‐2: UHD‐SDI TX のクロック

SMPTE 規格サポートされるデータストリーム

クロック周波数(単位: MHz)

SD-SDI 1 148.5 (5-6-5-6 リズムの tx_sd_ce で 27MHz サンプリング)

HD-SDI 2 74.25

3G-SDI レベル A 2 148.5

3G-SDI レベル B 4 148.5

6G-SDI 8 148.5

12G-SDI 8 297



第 3 章: コアを使用するデザイン

リセット

このサブシステムには 3 つのリセットポートがあります。

• s_axi_arstn: s_axi_aclk に同期した、 AXI4-Lite レジスタインターフェイスのアクティブ Low リセット。

• video_in_arstn: video_in_clk に同期した、サブシステムブロックのアクティブ Low リセット。

• sdi_tx_rst: sdi_tx_clk に同期した、 UHD-SDI TX コアのアクティブ High リセット。詳細は、『SMPTE UHD-SDI 製品ガイド』 (PG205) [参照 8] の「クロッキング」のセクションを参照してください。

表 3-3 に、 SMPTE UHD-SDI TX Subsystem で利用可能なすべてのリセットと、各リセットの影響を受けるコンポーネントを示します。

注記:各リセット (s_axi_arstn、 video_in_arstn、 sdi_tx_rst) の影響は、これらがサブコアのどのポートに接続されるかによって決まります。各リセット信号の影響については、各サブコアの製品ガイドを参照してください。

表 3‐3: コアリセット

サブコア s_axi_arstn video_in_arstn sdi_tx_rst

AXI4-Stream to Video Out N/A N/A N/A

Video to SDI TX Bridge N/A N/A コアの rst ポートに接続

SMPTE UHD-SDI TX コアの s_axi_aresetn ポートに接続

コアの axis_rstn ポートに接続

コアの tx_rst ポートに接続

Video Timing Controller コアの s_axi_aresetn ポートに接続

N/A N/A

AXI Crossbar コアの aresetn ポートに接続 N/A N/A



第 4章

デザインフローの手順この章では、コアのカスタマイズと生成、制約、およびシミュレーション/合成/インプリメンテーションの手順について説明します。一般的な IP インテグレーターの Vivado® デザインフローについては、次の Vivado Design Suite ユーザーガイドを参照してください。

• 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 1]

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 2]

• 『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 3]

• 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 4]

コアのカスタマイズおよび生成

ここでは、ザイリンクスツールを使用し、 Vivado® Design Suite でコアをカスタマイズおよび生成する方法について説明します。

Vivado 統合設計環境 (IDE) IP はユーザーデザインに合わせてカスタマイズできます。それには、 IP コアに関連する各種パラメーターの値を次の手順に従って指定します。

1. IP カタログから IP を選択します。

2. 選択した IP をダブルクリックするか、ツールバーまたは右クリックメニューから [Customize IP] コマンドをクリックします。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 2] および『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 3] を参照してください。

注記: この章の図には Vivado IDE のスクリーンショットが使用されていますが、現在のバージョンとはレイアウトが異なる場合があります。



第 4 章:デザインフローの手順

[Configuration] タブSMPTE UHD-SDI TX Subsystem は、図 4-1 に示す [Configuration] タブでカスタマイズします。

[Component Name]: このコアに対して生成される出力ファイルのベース名です。

重要:最初の 1 文字は必ず小文字アルファベットとし、 2 文字目以降は a ～ z、 A ～ Z、 0 ～ 9、アンダースコア (_) を自由に組み合わせることができます。

コアのパラメーター

• [SDI Standard]: SDI 規格を指定します。使用可能なオプションは次のとおりです。

° 3G SDI

° 6G SDI

° 12G SDI 8DS


図 4‐1: [Configuration] タブ




ユーザーパラメーター表 4-1 に、 Vivado IDE のフィールドとユーザーパラメーターの対応関係を示します。ユーザーパラメーターは Tcl コンソールで表示できます。

出力の生成

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 2] を参照してください。

コアへの制約

ここでは、 Vivado Design Suite でコアに制約を指定する方法について説明します。

必須の制約

このセクションでは、サブシステムのその他の制約要件を定義します。制約は、ザイリンクスデザイン制約 (XDC) ファイルで与えます。 HDL サンプルデザインには XDC ファイルが付属しており、このファイルを元に実際のデザインの制約を作成できます。

デバイス、パッケージ、スピードグレードの選択このセクションは、このサブシステムには適用されません。

クロック周波数

第 3章の「クロッキング」を参照してください。

クロック管理

SMPTE UHD-SDI TX Subsystem をアウトオブコンテキスト (OOC) モードで生成すると、必要なクロック制約が _ooc.xdc に生成されます。これらをそのまま使用することも、その他のクロック制約に合わせて変更して使用することもできます。

クロック配置

このセクションは、このサブシステムには適用されません。

表 4‐1: Vivado IDE のパラメーターとユーザーパラメーターの対応表

Vivado IDE のパラメーターとユーザーパラメーターの対応表

Vivado IDE のパラメーター /値(1) ユーザーパラメーター /値デフォルト値

コアのパラメーター

[SDI Standard] C_LINE_RATE 12G SDI 8DS

パラメーター値については、 Vivado IDE のパラメーター値とユーザーパラメーター値の異なるものを示しています。これらの値は、パラメーター名の下に字下げして表記しています。




バンク設定


トランシーバーの配置


I/O 規格と配置このセクションは、このサブシステムには適用されません。

シミュレーション

このセクションでは、 Vivado Design Suite での IP シミュレーションについて説明します。 Vivado シミュレーションコンポーネントについて、またサポートされているサードパーティツールについては、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 4] を参照してください。

合成およびインプリメンテーション

このセクションでは、 Vivado Design Suite での合成およびインプリメンテーションについて説明します。合成およびインプリメンテーションの詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 2] を参照してください。



第 5章

サンプルデザインこの章では、 Vivado® Design Suite で提供されているサンプルデザインについて説明します。

SMPTE UHD-SDI TX Subsystem にはサンプルデザインはありません。ただし、 SMPTE UHD-SDI RX Subsystem にはサンプルデザインが提供されています。 SMPTE UHD-SDI RX Subsystem のサンプルデザインのデモでは、 SDI データの転送に SMPTE UHD-SDI TX Subsystem が使用されています。利用可能なオプションおよび機能の詳細は、『SMPTE UHD-SDI RX Subsystem 製品ガイド』 (PG290) [参照 12] の「サンプルデザイン」の章を参照してください。



付録 A

検証、互換性、相互運用性SMPTE UHD-SDI TX Subsystem は、シミュレーションとハードウェアテストの両方で検証されています。

サブシステムの検証には、高度にパラメーター指定可能なトランザクションベースのシミュレーションテスト手法が用いられています。テストの内容は次のとおりです。

• 各種 SDI 規格

• 各種解像度と各種ビデオタイミングパラメーターの組み合わせ

• エラー状態からの回復

• レジスタ読み出し /書き込みアクセス

ハードウェアテストSMPTE UHD-SDI Transmitter Subsystem は、市販の標準 SDI テスト装置およびの暫定仕様段階にある UHD-SDI デバイスを使用してテストしています。このサブシステムは SMPTE SDI 規格に準拠しています。



付録 B

移行およびアップグレードこの付録では、最新版 IP コアへのアップグレードについて説明します。

Vivado Design Suite でのアップグレードこのセクションでは、 Vivado Design Suite でこの IP コアの最新版にアップグレードする際の、ユーザーロジックおよびポートの変更について説明します。



付録 C

デバッグこの付録では、ザイリンクスサポートウェブサイトより入手可能なリソースおよびデバッグツールについて説明します。

ザイリンクスウェブサイトSMPTE UHD-SDI を使用した設計およびデバッグでヘルプが必要な場合は、ザイリンクスサポートウェブページから製品の資料、リリースノート、アンサーなどを参照するか、テクニカルサポートでサービスリクエストを作成してください。

資料

この製品ガイドは SMPTE UHD-SDI に関する主要資料です。このガイド並びに全製品の設計プロセスをサポートする資料はすべて、ザイリンクスサポートウェブページ (http://japan.xilinx.com/support) または Xilinx Documentation Navigator から入手できます。

Xilinx Documentation Navigator は、ダウンロードページ (japan.xilinx.com/download) の [デザインツール] タブからダウンロードできます。このツールの詳細および機能は、インストール後にオンラインヘルプを参照してください。

ソリューションセンターデバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。デザインアシスタント、デザインアドバイザリ、トラブルシューティングのヒントなどが含まれます。

SMPTE UHD-SDI に関係するソリューションセンターは次のとおりです。

• ザイリンクスビデオソリューションセンター

アンサー

アンサーには、よく発生する問題についてその解決方法、およびザイリンクス製品に関する既知の問題などの情報が記載されています。アンサーは、ユーザーが該当製品の最新情報にアクセスできるよう作成および管理されています。

このコアに関するアンサーの検索には、ザイリンクスサポートウェブページにある検索ボックスを使用します。より的確な検索結果を得るには、次のようなキーワードを使用してください。

• 製品名

• ツールで表示されるメッセージ

• 問題の概要

検索結果は、フィルター機能を使用してさらに絞り込むことができます。

https://japan.xilinx.comhttps://japan.xilinx.com/supporthttps://japan.xilinx.com/supporthttps://japan.xilinx.com/support/download.htmlhttps://japan.xilinx.com/support/solcenters.htmhttps://japan.xilinx.com/support/answers/56851.htmhttps://japan.xilinx.com/support/answers/56851.htmhttps://japan.xilinx.com/supporthttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=31


付録 C:デバッグ

SMPTE UHD‐SDI Transmitter Subsystem に関するマスターアンサー :

AR: 68767

テクニカルサポートザイリンクスは、製品資料の説明に従って使用されている LogiCORE™ IP 製品に対するテクニカルサポートを japan.xilinx.com/support で提供しています。ただし、次のいずれかに該当する場合、タイミング、機能、サポートは保証されません。

• 資料で定義されていないデバイスにソリューションをインプリメントした場合。

• 資料で定義されている許容範囲を超えてカスタマイズした場合。

• 「DO NOT MODIFY」とされているデザインセクションに変更を加えた場合。

ザイリンクステクニカルサポートへのお問い合わせは、ザイリンクスサポートウェブページを参照してください。

デバッグツールSMPTE UHD-SDI デザインの問題を解決するには、数多くのツールを利用できます。さまざまな状況をデバッグするのに有益なツールを理解しておくことが重要です。

Vivado Lab EditionVivado® Lab Edition は、 Logic Analyzer (ILA) および Virtual I/O (VIO) コアをユーザーのデザインに直接挿入します。Vivado Lab Edition を使用すると、トリガー条件を設定して、ハードウェアでアプリケーションおよび統合ブロックのポート信号をハードウェアに取り込むことができます。取り込まれた信号は、その後解析できます。 Vivado IDE のこの機能は、ザイリンクスデバイスで実行されるデザインの論理デバッグおよび検証に使用されます。

Vivado ロジック解析は次の IP ロジックデバッグコアと共に使用されます。

• ILA 2.0 (およびそれ以降のバージョン)

• VIO 2.0 (およびそれ以降のバージョン)

詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 6] を参照してください。

https://japan.xilinx.comhttps://japan.xilinx.com/support/answers/68767.htm https://japan.xilinx.com/supporthttps://japan.xilinx.com/supporthttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=32



ハードウェアデバッグ

一般的なチェック

コアに対するタイミング制約がサンプルデザインからすべて適切に取り込まれていること、さらにインプリメンテーション時にこれらの制約がすべて満たされていることを確認します。

• 配置配線後のタイミングシミュレーションで正しく動作しているかを確認します。タイミングシミュレーションでは発生しない問題がハードウェアで発生する場合、 PCB の問題である可能性があります。すべてのクロックソースがアクティブでクリーンであることを確認してください。

• MMCM ロックおよび PLL ロック信号がアサートされていることを確認してください。

• I/O ピンプランニングと XDC 制約をチェックしてください。

• 推奨されるリセットシーケンスに従ってください。

• すべてのクロックが接続されており、周波数が正しいことを確認してください。

• AXI4-Lite ベースのレジスタインターフェイスを有効にして、コアのステータスレジスタと制御レジスタにアクセスしてください。

• シリアルラインのトレース長が等しいことを確認してください。

• FMC カードを使用する場合、 FMC_VADJ 電圧が 1.8V であることを確認してください。

• 出力が 0 になった場合は、ライセンスを確認してください。

トランシーバー (GT) クロッキング• IP の動作開始前に QPLL がリセットされていることを確認してください。

• QPLL LOCK 信号を監視してください。

• QPLL 入力クロック周波数が正しい値であることを確認してください。

QPLL へのクロック入力が停止した場合や不安定な場合は、 QPLL をリセットする必要があります。 GT 基準クロックに関する問題のデバッグの詳細は、 AR# 57738 を参照してください。

• ターゲットデバイスに基づき、最新の GT Wizard IP コアのデフォルトの QPLL 設定を使用してください。

• トランシーバーの電圧レールをチェックしてください。詳細は、 AR#57737 を参照してください。

• TXOUTCLK が正しい周波数であることを確認してください。

• tx_usrclk、 TXUSRCLK、および TXUSRCLK2 がトランシーバーの TXOUTCLK クロックで駆動されていることを確認してください。

• TXBUFFSTATUS[2:0] を監視し、オーバーフローおよびアンダーフローエラーが発生していないか確認してください。

GT 初期化• GT の初期化が完了すると、 GTTXRESETDONE が High にアサートされます。

• 通常動作中に GT がリセットされないことを確認してください。

• GT リセットに関する問題のデバッグの詳細は、 AR#59435 を参照してください。

• 推奨される GT リセットシーケンスに従ってください。

https://japan.xilinx.comhttps://japan.xilinx.com/support/answers/57738.htm https://japan.xilinx.com/support/answers/57737.htm https://japan.xilinx.com/support/answers/57737.htm https://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=33



Video Timing Controller (VTC) のデバッグ• VTC のレジスタに HACTIVE、 VACTIVE、 HTOTAL、 VTOTAL、水平ブランキング、垂直ブランキングなどの

ビデオタイミングパラメーターが正しくプログラムされていることを確認してください。

• VTC はインターレースまたはプログレッシブビデオモードにプログラムしてください。

• VTC で信号の極性 (アクティブ Low またはアクティブ High) が正しくプログラムされていることを確認してください。

AXI4‐Stream to Video Out のデバッグ• AXI4-Stream to Video Out コアの「locked」信号がアサートされていることを確認してください。

• オーバーフローまたはアンダーフロー出力信号がアサートされていないことを確認してください。アサートされている場合は、接続されているクロック周波数を確認し、設定している SDI モードのラインレートと一致していることを確認してください。

• status[31:0] を監視して、 AXI4-Stream to Video Out コアのステータスを確認してください。このステータスバスは、 AXI4-Lite インターフェイスの AXI4S_VID_OUT_STS レジスタにあります。

Video to SDI TX Bridge のデバッグ• Video to SDI TX Bridge コアに SDI モードの値が正しく設定されていることを確認してください。

SMPTE UHD‐SDI TX コアのデバッグ• SMPTE UHD-SDI TX コアに SDI モードの値が正しく設定されていることを確認してください。

インターフェイスのデバッグ

AXI4‐Lite インターフェイスデフォルトがすべて 0 でないレジスタから読み出して、インターフェイスが機能していることを確認します。図 C-1 および図 C-2 を参照してください。読み出しアドレスが有効になると出力 s_axi_arready がアサートされ、読み出しデータ /応答が有効になると出力 s_axi_rvalid がアサートされます。インターフェイスが応答しない場合は、次を確認します。

• s_axi_aclk および aclk 入力が接続されており、トグルしていることを確認します。

• インターフェイスがリセット状態に保持されておらず、 s_axi_areset がアクティブ Low のリセットであることを確認します。

• インターフェイスが有効になっており、 s_axi_aclken がアクティブ High であることを確認します (使用されている場合)。

• メインのコアクロックがトグルしており、イネーブル信号がアサートされていることを確認します。

• シミュレーションが実行されている場合はシミュレーション、またはデバッガーのキャプチャ機能を使用して、波形が AXI4-Lite インターフェイスへのアクセスに適していることを確認します。




X-Ref Target - Figure C-1

図 C‐1:読み出し

X-Ref Target - Figure C-2

図 C‐2:書き込み

s_axi_clk

s_axi_aresetn

s_axi_araddr[31:0]

s_axi_arvalid

s_axi_arready

s_axi_rvalid

s_axi_rready

s_axi_rdata[31:0]

s_axi_rresp[1:0]

s_axi_clk

s_axi_aresetn

s_axi_awaddr[31:0]

s_axi_awvalid

s_axi_awready

s_axi_wvalid

s_axi_wready

s_axi_wdata[31:0]

s_axi_bready

s_axi_bresp[1:0]

s_axi_bvalid



付録 D

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参考資料

次の資料は、この製品ガイドの補足資料として役立ちます。

注記:日本語版のバージョンは、英語版より古い場合があります。

1. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994: 英語版、日本語版)

2. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896: 英語版、日本語版)

3. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910: 英語版、日本語版)

4. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900: 英語版、日�

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