Verteidigung der Dissertation zur Erlangung des akademischen Grades Doktor-Ingenieur (Dr.-Ing.)

Universität RostockFakultät für Informatik und ElektrotechnikInstitut für Angewandte Mikroelektronik und Datentechnik

1

Untersuchung und Reduzierung desLeckstroms integrierter Schaltungen in

Nanometer-Technologien bei konstantenPerformanceanforderungen

Verteidigung der Dissertationzur Erlangung des akademischen Grades

Doktor-Ingenieur (Dr.-Ing.)der Fakultät für Informatik und Elektrotechnik

der Universität Rostock

Dipl.-Ing. Frank SillRostock, den 5. Dezember 2007

2Frank Sill

ÜbersichtÜbersicht

Motivation– Leckströme in Nanometer-Technologien

Grundlagen– Leckstromarten

– Bekannte Ansätze zur Reduzierung des Leckstroms

Der „Mixed Gates“-Ansatz– Grundidee

– Anforderungen an den neuen Ansatz

– Resultate

Zusammenfassung und Ausblick

3Frank Sill

MotivationMotivation

Kontinuierlich steigende Leistungsanforderungen

Steigender Energieverbrauch technischer Geräte

Heute: Energieverbrauch ist ein Hauptproblem

Großer Energieverbrauch führt zu:

Hoher Kühlungsaufwand

Steigende Betriebskosten

Geringere Ausfallsicherheit

Hoher Kühlungsaufwand

Steigende Betriebskosten

Geringere Ausfallsicherheit

Reduzierte Betriebsdauer

Höheres Gewicht (Akkus)

Geringere Mobilität

Reduzierte Betriebsdauer

Höheres Gewicht (Akkus)

Geringere Mobilität

Problem: EnergieverbrauchProblem: Energieverbrauch

4Frank Sill

MotivationMotivationMOS-Transistor als WasserhahnMOS-Transistor als Wasserhahn

Geöffnet:

Stromfluss

Dynamischer Energie-verbrauch

Bisher dominierend

Gesperrt (ideal):

Kein Stromfluss

Kein Energie-verbrauch

Gesperrt (real):

Trotzdem Stromfluss

(Leckströme)

Energieverbrauch

MOS-Transistor: Grundelement im Chipdesign

5Frank Sill

0

200

400

600

800

1000

1200

1400

90 nm 65 nm 45 nm 32 nm 22 nm 16 nm

En

erg

ieve

rbra

uch

[Wh

](1

00

mm

² C

hip

)

Technologie

0

200

400

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90 nm 65 nm 45 nm 32 nm 22 nm 16 nm

En

erg

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mm

² C

hip

)

Technologie

MotivationMotivation

Dynamischer Energieverbrauch

Energieverbrauch durch Leckströme

S. Borkar (Intel), ‘05

VorhersagenVorhersagen

6Frank Sill

GrundlagenGrundlagen

Berechnungsaufgabe

Umwandlung in Logikgatter (Synthese)

Gattereigenschaften:– Verzögerungszeit

– Energieverbrauch: Pro Operation

Durch Leckströme

– Weitere ...

Gatter aufgebaut aus Transistoren

Transistoren bestimmen die Gattereigenschaften.

Struktur integrierter SchaltungenStruktur integrierter Schaltungen

Y = A+B

7Frank Sill

Gate

Vgs < Vth

DrainSource

Gate

Vgs > Vth

DrainSource


Schwellspannung Vth

– Transistor-Eigenschaft

– Wenn: „Gate-Source“-Spannung Vgs

größer als Vth

Stromfluss zwischen Drain und Source

– Wenn: Vgs kleiner als Vth

(ideal) kein Stromfluss

„Subthreshold leakage“ Isub

– Leckstrom zwischen Drain und Source wenn Vgs < Vth

– Verursacht durch:

Diffusion

Thermionische Emission

Der „subthreshold leakage“Der „subthreshold leakage“

Source Drain

Gate

Isub

hohe Konzentration

niedrige Konzentration

Diffusion

8Frank Sill

30

35

40

45

50

55

0

40

80

120

160

0,25 0,27 0,29 0,31 0,33 0,35 0,37

Leck

stro

m [

nA]

Schwellspannung VthNMOS [V]

Inverter (BPTM 65 nm)

30

35

40

45

50

55

0

40

80

120

160

0,25 0,27 0,29 0,31 0,33 0,35 0,37

Leck

stro

m [

nA]

Schwellspannung VthNMOS [V]


Ver

zög

erun

gsze

it[p

s]


Schwellspannung Vth:

– Einfluss auf „subthreshold leakage“

– Einfluss auf Verzögerungszeit der Logikgatter

Einfluss von VEinfluss von Vthth

Isub Verzögerungszeit

9Frank Sill

GateGateoxide

DrainSource

Tox

GrundlagenGrundlagenDer „gate oxide leakage“Der „gate oxide leakage“

0

x

Potentielle Energie

0

x

Potentielle Energie

Tox

Igate

Tunneleffekt

– Elektromagnetische Welle trifft auf

Barriere:

Reflektion + Eindringen in Barriere

– Bei ausreichend geringer Dicke:

Welle durchdringt Barriere teilweise

(Elektronen tunneln durch Barriere)

„Gate oxide leakage“ Igate

– In Nanometer-Transistoren (Tox< 2 nm)

Elektronen tunneln durch Gateoxid

Leckstrom

10Frank Sill

25

30

35

40

45

50

0

40

80

120

160

1,4 1,6 1,7 1,8 2,0 2,2

Lec

kstr

om [

nA

]

Dicke des Gateoxids Tox [nm]


25

30

35

40

45

50

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120

160

1,4 1,6 1,7 1,8 2,0 2,2

Lec

kstr

om [

nA

]

Dicke des Gateoxids Tox [nm]


Ver

zög

eru

ng

szei

t [p

s]


Gateoxiddicke Tox:

– Einfluss auf „gate oxide leakage“

– Einfluss auf Verzögerungszeit

Einfluss von Einfluss von TToxox

IgateVerzögerungszeit

11Frank Sill

Bekannte TechnikenBekannte Techniken

Verwendung von zwei unterschiedlichen Gattertypen:

„„Dual-VDual-Vthth/T/Toxox“-Ansätze“-Ansätze

Gatter bestehend aus „low-Vth“- oder „low-Tox“-Transistoren

Niedrige Schwellspannung bzw. dünne Oxidschicht Für zeitkritische Bereiche Hoher Leckstrom

Gatter bestehend aus „low-Vth“- oder „low-Tox“-Transistoren

Niedrige Schwellspannung bzw. dünne Oxidschicht Für zeitkritische Bereiche Hoher Leckstrom

“LVT / LTO”-Gatter

Gatter bestehend aus „high-Vth“- oder „high-Tox“-Transistoren

Hohe Schwellspannung bzw. dicke Oxidschicht Für zeitunkritische Bereiche Geringer Leckstrom

Gatter bestehend aus „high-Vth“- oder „high-Tox“-Transistoren

Hohe Schwellspannung bzw. dicke Oxidschicht Für zeitunkritische Bereiche Geringer Leckstrom

“HVT / HTO”-Gatter

Leckstromreduzierung bei konstanter Performance!

12Frank Sill

Bekannte TechnikenBekannte Techniken„„Dual-VDual-Vthth/T/Toxox“-Schaltung“-Schaltung

Kritischer Pfad

HVT- oderHTO-Gatter

LVT- oder LTO-Gatter

13Frank Sill

0%

20%

40%

60%

80%

100%

c432 c1355 c1908 c7552 switch c3540

Ant

eil

am L

ecks

trom HVT-Gatter

LVT-Gatter

LVT-Gatteranzahl

Beispiel-"Dual-Vth"-Schaltungen [Han99, Sil06c]

Bekannte TechnikenBekannte Techniken„„Dual-VDual-Vthth/T/Toxox“-Probleme 1/2“-Probleme 1/2

LVT/LTO-Gatter haben (relativ) hohen Anteil am Leckstromverbrauch

0%

20%

40%

60%

80%

100%

c432 c1355 c1908 c7552 switch c3540

Ant

eil

am L

ecks

trom HVT-Gatter

LVT-Gatter

LVT-Gatteranzahl

Beispiel-"Dual-Vth"-Schaltungen [Han99, Sil06c]

14Frank Sill

0%

10%

20%

30%

40%

50%

60%

0,99 - 0,8 0,8 - 0,6 0,6 - 0,4 0,4 - 0,2 0,2 - 0,01 0

Gat

tera

nzah

l (n

ur L

VT

)

c432

c1355

c1908

c7552

switch

c3540

Relatives "Zeitpolster" der LVT-Gatter

Bekannte TechnikenBekannte Techniken„„Dual-VDual-Vthth/T/Toxox“-Probleme 2/2“-Probleme 2/2

Ca. 80% aller LVT-Gatter sind schneller als „nötig“ Leckstrom unnötig groß

Ca. 80 % der LVT-Gatter

15Frank Sill

Neu: Der „Mixed Gates“-AnsatzNeu: Der „Mixed Gates“-AnsatzGrundideenGrundideen

Einzelne Gatter nur mit einem Transistortyp Transistoren unterscheiden sich nur in Vth oder Tox

Zwei Gattertypen

Einzelne Gatter nur mit einem Transistortyp Transistoren unterscheiden sich nur in Vth oder Tox

Zwei Gattertypen

Bisher: „Dual–Vth/Tox“

Einzelne Gatter mit unterschiedlichen Transistortypen Transistoren unterscheiden sich in Vth und Tox

Drei Gattertypen

Einzelne Gatter mit unterschiedlichen Transistortypen Transistoren unterscheiden sich in Vth und Tox

Drei Gattertypen

NEU: „Mixed Gates“ [Sil04b]

16Frank Sill

Neu: Der „Mixed Gates“-AnsatzNeu: Der „Mixed Gates“-AnsatzNeue „LVT/LTO“-Gatter 1/2Neue „LVT/LTO“-Gatter 1/2

Aber: Nur maximale Verzögerungszeit in Designphase der Schaltung interessant!

R

2RCLast

Ausgang

Eingänge

t0→1 < t1→0

Wie Leckstromreduzierung bei konstanter Gatterverzögerungszeit?

VDD

GND

t0→1: Verzögerungs-zeit für

Laden von CLast

t1→0: Verzögerungs-zeit für

Entladen von CLast

17Frank Sill

R

2R

2R

2R

Neu: Der „Mixed Gates“-AnsatzNeu: Der „Mixed Gates“-AnsatzNeue „LVT/LTO“-Gatter 2/2Neue „LVT/LTO“-Gatter 2/2

Konstante maximale Verzögerungszeit Durchschnittlicher Leckstrom reduziert

t0→1 = t1→0

Lösung: Anpassung der Verzögerungszeiten durch Transistoren mit

niedrigem Leckstrom

high-Vth/Tox

low-Vth/Tox

18Frank Sill

Neu: Der „Mixed Gates“-AnsatzNeu: Der „Mixed Gates“-AnsatzDritter GattertypDritter Gattertyp

Problem: Bisher nur zwei Gattertypen

Mehr Leckstrom als „nötig“

high-Vth/Tox

low-Vth/Tox

Lösung: Dritter Gattertyp über

unterschiedliche Transistortypen

Größerer Freiheitsgrad

Gleichbleibende Herstellungs-

kosten (einmaliger Mehraufwand

für Gatterbibliothek)

19Frank Sill

Neu: Der „Mixed Gates“-AnsatzNeu: Der „Mixed Gates“-Ansatz„„Mixed Gates“–NAND2Mixed Gates“–NAND2

low-Vth/Tox

LVTO-Gatter F-MG-Gatter MG-Gatter HVTO-Gatter

Verzögerungs-

zeit Minimal Minimal Mittel Maximal

LeckstromSehr groß Groß Mittel Gering

high-Vth/Toxlow-Vth oder low-Tox high-Vth oder high-Tox

20Frank Sill

F-MG -Gatter

MG -Gatter

HVTO -GatterKritischer Pfad

Neu: Der „Mixed Gates“-AnsatzNeu: Der „Mixed Gates“-Ansatz„„Mixed Gates“–SchaltungMixed Gates“–Schaltung

21Frank Sill

Anforderungen an neuen AnsatzAnforderungen an neuen AnsatzDesignflowDesignflow

Zuweisung der Gattertypen Kapitel 7, [Sil06a]

Zuweisung der Gattertypen Kapitel 7, [Sil06a]

Formale BeschreibungFormale Beschreibung

Synthese

LayoutLayout

FertigungFertigung

Umwandlung in LogikgatterUmwandlung in Logikgatter

Gatterbibliothek Kapitel 6, [Sil07a]

Gatterbibliothek Kapitel 6, [Sil07a]

Transistormodelle Kapitel 5, [Sil05c]

Transistormodelle Kapitel 5, [Sil05c]

22Frank Sill

Anforderungen an neuen AnsatzAnforderungen an neuen Ansatz

Modell zur Berechung von Verzögerungszeit und Leckstrom

Regelwerk für Erstellung einer „Mixed Gates“-Gatterbibliothek

Modell zur Berechung von Verzögerungszeit und Leckstrom

Regelwerk für Erstellung einer „Mixed Gates“-Gatterbibliothek

VDD

OutCloadTn

Tn-1

T1

TP,n TP,n-1 TP,1

Cint,n

Cint,n-1

InVint,n_ms

Vint,2_ms

Vint,n-1_ms

GatterbibliothekGatterbibliothek

stack

/ 2,ph4 , , 4 _ , 4

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α /2

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stackc stack stackDD th stack ph out aver ph

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v stack

P WI V V V

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3 , 2V >V /23

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loadph out ph v DD p th p

ph

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loadph

Ct V P V V V V

I

V P V V V VC

I

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200

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600

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1000

0 n 50 n 100 n

Phase 1 Phase 2 Phase 3 Phase 4

VDD

VDD/2

Zeit t [s]

Designregeln für gemischte Gatter

23Frank Sill

0%

20%

40%

60%

80%

c432 c499 c880 c1355 c1908 c2670 c3540 c5315 c6288 c7552

Red

uzi

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ng

des

Lec

kstr

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Testschaltungen [Han99]

"Mixed Gates"- gegenüber unmodifizierter Schaltung(konstante Performance)

ErgebnisseErgebnissePre-Layout-Simulationen 1/2Pre-Layout-Simulationen 1/2

59 %

„65 nm“-Technologie bei 0,9 V

24Frank Sill

0%

10%

20%

30%

c432 c499 c880 c1355 c1908 c2670 c3540 c5315 c6288 c7552

Testschaltungen [Han99]

"Mixed Gates"- gegenüber "Dual-Vth/Tox" Schaltung (konstante Performance)

Red

uzi

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des

Lec

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ErgebnisseErgebnissePre-Layout-Simulationen 2/2Pre-Layout-Simulationen 2/2

24 %

„65 nm“-Technologie bei 0,9 V

25Frank Sill

ZusammenfassungZusammenfassung

Unterschiedliche Transistortypen innerhalb der Gatter

Drei verschiedene Gattertypen

Reduzierung der zwei größten Leckstromkomponenten

Leckstromreduzierung bei konstanter Performance:

– Bis zu Faktor 5 (unmodifizierte Schaltungen)

– Durchschnittlich 24 % („Dual-Vth/Tox“-Schaltungen)

Vereint Vorteile von Ansätzen auf Transistor- und Gatterebene

Unterschiedliche Transistortypen innerhalb der Gatter

Drei verschiedene Gattertypen

Reduzierung der zwei größten Leckstromkomponenten

Leckstromreduzierung bei konstanter Performance:

– Bis zu Faktor 5 (unmodifizierte Schaltungen)

– Durchschnittlich 24 % („Dual-Vth/Tox“-Schaltungen)

Vereint Vorteile von Ansätzen auf Transistor- und Gatterebene

“Mixed Gates”-Ansatz

26Frank Sill

ZusammenfassungZusammenfassungWeitere ErgebnisseWeitere Ergebnisse

Umfassende Einführung in Leckstromproblematik

Betrachtungen im Gesamtkontext des neuen Ansatzes in aktuellen

Nanometer-Technologien

– Analyse der Technologie-Parameter

– Regelwerk zur Generierung einer Gatterbibliothek

– Erweiterter Algorithmus zur Zuweisung der Gattertypen

Analysen zur Anwendbarkeit von Evolutionsstrategien

Untersuchungen zu Grenzen der Leckstromreduzierung bei

konstanter Performance

27Frank Sill

AusblickAusblick

Analyse des Einflusses neuer Technologien (bspw. „high-k“-

Materialien, „metal gates“, …)

Kombination mit weiteren Techniken (bspw. „Dual-VDD“, „sleep

transistor“, … )

Untersuchung des Einflusses von Parametervariationen

„Mixed Gates“-Layout in kommerzieller Technologie

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Untersuchung und Reduzierung desLeckstroms integrierter Schaltungen in

Nanometer-Technologien bei konstantenPerformanceanforderungen

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der Universität Rostock

Dipl.-Ing. Frank SillRostock, den 5. Dezember 2007

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