Architektur und Organisation von
Rechnersystemen
13.12.2018
(c) Prof. Dr. U. G. Schaarschmidt 1
Architektur und Organisation von Rechnersystemen
© Ulrich Schaarschmidt
HS Düsseldorf, WS 2018/19
Thema heute: More need for more Speed,
Weitere Architekturmerkmale,
Zahlendarstellungen, Makroassembler
ArcOrg18-V3 am 13.12.2018
13.12.2018
Literaturhinweise (Reihenfolge ohne Wertung)
Oberschelp, W.; Vossen, G.:
Rechneraufbau und Rechnerstrukturen
10., überarbeitete und erweiterte Auflage 2006,Oldenbourg Verlag München Wien
Patterson, David A.; Hennessy, John L.:
Rechnerorganisation und Rechnerentwurf (Die Hardware/Software-Schnittstelle)
2011, 4. vollständig überarbeitete Auflage, Oldenbourg Verlag München
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Architektur und Organisation von
Rechnersystemen
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Literaturhinweise
AMD-Webseite http://www.amd.com
ars technica – The Art Of Technology http://arstechnica.com/articles/paedia/cpu/caching.ars/
http://www.elektronik-kompendium.de/
http://www.computerlexikon.com/
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13.12.2018
Literaturhinweise
Schneider, Uwe; Werner, Dieter (Hrsg):
Taschenbuch der Informatik
Fachbuchverlag Leipzig, 4. Aufl. 2001
Link, Wolfgang:
Assembler Programmierung
Franzis Verlag, 9. Auflage 2000
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Rechnersystemen
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Nachlese : Intel i8080 CPU
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Kernspeicher auf Karte
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Kernspeicher im 3 D-Aufbau
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Kernspeicher im 3 D-Array
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Z80 - Entwicklungsplatine
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13.12.2018
More Speed...
Bis ca. 2005: überwiegend 1-Kern-CPUs mit > 3 GHz
Mehr Rechenleistung überwiegend durch mehrere CPUs in einem Rechner
Bei a. 4+ GHz kein sinnvolles Verhältnis von Geschwindigkeit zu TDP
(Thermal Design Power - Maximalwert der Leistung, die der Prozessor bei der Vollauslastung aufnimmt)
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13.12.2018
More Need...
Seit ca. 2003 üblich: Auch mehrere „Recheneinheiten“ auf einer CPU
mehrere Programmzähler
mehrere Registersets
Im Betriebssystem mehrere logische Kerne der Multi-Threading-CPUs (Intel: Hyper Threading, HT)
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13.12.2018
More Core...
Seit 2005: auch mehrere (unabhängige) CPU-Kerne auf einer physikalischen CPU
getrennte Recheneinheiten
teilweise gemeinsam genutzter Speicher (inkl. Cache)
TDP wenig höher als bei „Single-Core“
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13.12.2018
Architektur AMD Athlon CPU
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13.12.2018
Architektur AMD Quad-Core
Cache-Struktur: getrennt und geteilt
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13.12.2018
Speicherparameter
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13.12.2018
Cache
früher: auf dem Mainboard (Hauptplatine)
heute: auf dem Mikroprozessor (CPU)
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13.12.2018
Brücken (bei Intel: MCH, Memory Controller Hub)
Northbridge
Southbridge (bei Intel: ICH, I/O Controller Hub)
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13.12.2018
Northbrigde
Anbindung an die CPU (Front Side Bus):
Speicher (SDRAM/DDR/DDR2/…) außer AMD: Memory Controller in der CPU!
Grafikkarte (AGP/PCIe)
heute auch: integrierte Grafik (Chipsatzgrafik)
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Southbridge
Anbindung an Northbridge:
USB
IDE
SATA
APM
RTC
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13.12.2018
CPU-Architekturen einiger Rechner-Familien
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13.12.2018
RISC – Reduced Instruction Set Computer
Rechner mit reduziertem Befehlssatz,
I.d.R. 1-Wort-Befehle, die hardwaremäßig verdrahtet sind und deshalb wesentlich schneller abgearbeitet werden können, als mikrocodierte Befehle. Da zu Beginn der Entwicklung noch nicht so viele Transistoren auf einem Chip vereinbar waren, war der Befehlsumfang beschränkt (RISC). Inzwischen ist die Anzahl der Transistoren kein Kriterium mehr und die RISC-Prozessoren haben ähnlich viele Befehle wie die CISC-Prozessoren oder mehr (PowerPC >200).
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13.12.2018
RISC – Reduced Instruction Set Computer II
RISC-Prozessoren haben sinnvollerweise eine Registerarchitektur, d.h. so viele Register wie möglich, um mit den 1-Wort-Befehlen, die i.d.R. in einem Taktzyklus abgearbeitet werden können, effektiv zu arbeiten.
Über die Register kann der Programmierer frei verfügen (d.h. keine Festlegung durch das System, ob Adress- oder DatenRegister).
Die Multiuser- und Multitasking-Fähigkeiten für Workstations werden durch Zusammenfassung von Registern zu Registerbänken erreicht.
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13.12.2018
RISC – Reduced Instruction Set Computer III
Einige Register bleiben für Systemaufgaben reserviert. Die anderen Registerbänke werden bei Kontextwechsel „einfach“ umgeschaltet. Ein Basisregister beinhaltet die Kennzeichnung der momentan aktiven Registerbank. Ein Taskwech-sel erfolgt durch Wechsel des Basisregisterinhalts.
Intelligente Pipeline-Strukturen sorgen für den benötigten Nachschub an Befehlen und Daten.
Eine RISC-CPU macht erst ab 32 Registern Sinn.
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13.12.2018
RISC versus CISC
Von außen gesehen haben sich die beiden Architekturen stark angenähert. RISC hat mehr Befehle als früher – moderne CISC-Prozessoren verarbeiten ihre Befehle großteils in einem Taktzyklus wie die RISC-Kollegen.
Die Bezeichnungen RISC und CISC im ursprüng-lichen Sinne sind heute kaum mehr anwendbar. Die sonstigen Beschleunigungsmechanismen wie z.B. L1-Cache für Code und Daten, Befehlspipe-lining, Verzweigungsvorhersage und Superscalar-Design gibt es in beiden Familiengruppierungen.
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13.12.2018
EPIC – Explicitly Parallel Instruction Set Computing
Mehr Komplexität an den Compiler, wegen der Parallelverarbeitung
Mehr Register,
Berechnung aller möglichen Verzweigungen eines Rechenvorganges im voraus, damit die CPU nicht auf Daten warten muss.
Fliesskomma-Operationen
Eingesetzt beim Itanium 2 von Intel / HP
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13.12.2018
Computersysteme
Der Computer besteht aus Prozessor, (flüchtigem) Arbeitsspeicher, Massenspeicher, Ein-/Ausgabe-Einheiten.
Der Prozessor kommuniziert mit den an ihn angeschlossenen Einheiten über sog. Bussysteme. Datenbus, Befehlsbus, Adressbus, System- oder Steuerbus.
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Bussysteme
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13.12.2018
Buskonzepte
Interner Bus: Bussystem innerhalb der CPU (auf dem Chip),
System- oder Memorybus: Bus, der für die schnelle Verbindung zum Hauptspeicher dient,
Grafik-Bus (AGP): Bus für schnelle Verbindungen zur Grafikkarte,
High-Speed-Bus (PCI): Bus für die schnellen externen Baugruppen eines Mikrorechnersystems,
Low-Speed-Bus (ISA): Bus für die langsameren (und alten) externen Baugruppen eines Mikrorechnersystems,
Gerätebus: Verbindung zu mehreren Geräten über ein einheitliches Leitungssystem (Festplatten, CD-Rom, USB-Geräte),
Geräteschnittstelle: Einzelne Verbindung zu speziellem Gerät (Monitor, Tastatur, Drucker, Maus)
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13.12.2018
PC-S
tandard
: PCI-
Bus
- Periphera
l Com
ponent
Inte
rconnect
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Busdaten (alte/neue PC-Busse)
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Speichersysteme
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Halbleiterspeicher
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Primär-Speicher im Rechner
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PC-Halbleiterspeicher
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Speic
herz
ugriff
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13.12.2018
Macro-Assembler
Objektorientiertes Programmieren auf unterster Ebene.
Wiederverwendung von schon einmal geschriebenem Code.
Die Makros werden an ihrer Aufrufstelle in das aufrufende Programm eingebaut – zur Assemblierungszeit.Unterprogramme sind etwas anderes.
Weiteres in der praktischen Übung!
(c) U. Schaarschmidt, HS D 37
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