1 SR-Latch 3.3 Speicher 3.3.1 Latches © Béat Hirsbrunner, University of Fribourg, Switzerland, 31....
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1
SR-Latch
3.3 Speicher3.3.1 Latches
© Béat Hirsbrunner, University of Fribourg, Switzerland, 31. Oktober 2007
S Q QR Q Q
1-bit Speicher
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2
3.3.1 Latches
Definition. Abhängig vom Wert von Q, wird der Zustand der SR-Latch 0 (null) oder 1 (eins) genannt.
S R Zust.
0 0
1 0
0 1
1 1
Kommentar1. Die Eingänge S und R einer SR-Latch sind normalerweise auf 0.
Eigenschaft. Eine SR-Latch hat folgende Zustände:
2. Wird S auf 1 gesetzt so wird Q=1 (Q bleibt 1 wenn S wieder auf 0 gesetzt wird).
3. Wird R auf 1 gesetzt so wird Q=0 (Q bleibt 0 wenn R wieder auf 0 gesetzt wird).
4. Werden S und R gleichzeitig auf 1 gesetzt und dann wieder auf 0, ist der Endzustand der SR-Latch 0 oder 1 !!!
0 oder 1
1
0
Q=Q=0
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3
3.3.1 Latches
Eine im Normalzustand SR-Latch (S=R=0)
erinnert sich ob das letzte mal S oder R auf
eins gesetzt wurde !!!
d.h. mit einer SR-Latch hat man einen 1-Bit-Speicher
Bemerkung: S steht für set und R für reset
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3.2.4 Taktgeber (Clock)
Ein vier-Takt (Fig. a-b)1. Steigendes C12. Steigendes C23. Fallendes C14. Fallendes C2
Asymmetrischer Takt(Fig. c)
BB
A
B
C
• •
•
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3.3.1 Latches
Getaktete SR-Latch
Getaktete D-Latch
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3.3.2 Flip-Flop Schaltungen
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3.3.2 Flip-Flop Schaltungen
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3.3.3 Register
Fig. 3-28a. Dual D flip-flop.
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3.3.3 Register
Fig. 3-28b. Octal flip-flop.
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3.3.4 Speicherorganisation
Figure 3-29. Logic diagramm for a 4x3 memory. Each row is one of the four bit words. A read or write operation always reads or writes a complete word.
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3.3.4 Speicherorganisation
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3.3.5 Speicherchips