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Vertiefungsstoff zum Thema: Schaltwerke

Funktionale Beschreibung von Schaltwerken

weitere Flipflop Typen

Modellierungsaufgabe: Entwurf eines Muster-Erkenners

Technische Realisierung von Speicherbausteinen

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Schematischer Aufbau eines Schaltwerks

z

Schaltwerk W

e1

...

en

z1

zr

g1 (e, z)

gr (e, z)

ef1 (e, z)

fm(e, z)

SchaltnetzF

....

....

....

....

Verzögerungs-glieder

Anmerkung: Nur die Eingänge e1 ... en sowie die Ausgänge a1 ... am sind von außen

zugreifbar. Die Rückführung der Zustände z1 ... zr geschieht intern.

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Formale Beschreibung eines SchaltwerksDefinition:

Ein Schaltwerk W ist die technische Realisierung der beiden Abbildungen f und g mit:

f : {0,1}n x {0,1} r -> {0,1}m mit: f((e1 .... en ), (z1,.., zr )) = f(e, z) = (f1(e, z), f2(e, z), ..., fm(e, z))

g : {0,1}n x {0,1} r -> {0,1} r mit: g(e, z) = (g1(e, z), g2(e, z), ..., gr (e, z))

Dabei bedeutet:e := (e1 ... en) Eingabe für W (d.h. Schaltzustände an n Eingängen) z := (z1,.., zr) innere Zustände (insgesamt r Zustände)

fk : insgesamt m Schaltfunktionen, die Ausgabe von W bestimmen.

gj : insgesamt r Schaltfunktionen, die die Zustandsübergänge

von W bestimmen. ak := fk(e, z) : Ausgabe am Ausgang ak von W

zj := gj(e, z) : neuer (rückzuführender) innerer Zustand zj

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Übersicht: Flipflop-Typen

J Q

K ¬Q

D Q

¬Q

d q

¬qqj

k

JK-Flipflop

D-Flipflop

S Q

R ¬Q ¬q

qs

r

asyn. RS-Flipflop

S QTR ¬Q

¬qqs

r

syn. RS-Flipflop

D Q

¬Q¬q

q

MS-Flipflopd

ungetaktet getaktet (Taktleitungen werden zuweilen weggelassen)

t

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Synchrones RS-Flipflop

Realisierung der Synchronisation mit AND-Gattern

Werte-Tabelle

T S R Qt Qt+1

0 x x q keine Änderung: Qt+1 = q = Qt

1 0 0 q keine Änderung: Qt+1 = q = Qt

1 0 1 q Qt+1 = 0 Reset-Status

1 1 0 q Qt+1 = 1 Set-Status

1 1 1 q nicht erlaubt !

Schaltfunktionsync. RS-FF:

S + R'Qt

Qt+1 = für T=1

Qt für T=0

&

& 1

1

T

Q

¬Q

R

S

Synchronisation RS-FF

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Synchrones RS-Flipflop Alternative Realisierung mit 4 NAND-Gatter

Werte-Tabelle

T S R Qt Qt+1

0 x x q Qt+1 = q = Qt

1 0 0 q Qt+1 = q = Qt

1 0 1 q Qt+1 = 0

1 1 0 q Qt+1 = 1

1 1 1 q nicht erlaubt !

& &

T

Q¬Q

R S

& &

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D-FlipflopMotivation: Verzögerungselemente, die einen Eingabewert um genau einen Takt

verzögert ausgeben, lassen sich sehr einfach mit einem synchronen RS-Flipflop aufbauen.

Ein D-Flipflop reicht zu jedem Taktzeitpunkt den Eingabewert d unverändert an den Ausgang Q weiter.

Blockschaltbild: D-Flipflop:

Realisierung mit RS-Flipflop: Werte-Tabelle D-Flipflop

T d Qt Qt+1 = dt+1

0 x q Qt+1 = q = Qt

1 0 0 Qt+1 = S = 0

1 0 1 Qt+1 = S = 1

1 1 0 Qt+1 = S = 0

1 1 1 Qt+1 = S = 0

D-FFdd

T

S QTR ¬Q

dd

T

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JK-FlipflopMotivation: Umgehung der S=1 und R=1 Problematik beim RS-Flipflop: Es soll nur

möglich sein:- Q zu setzen, falls ¬Q = 1 und - Q zu löschen, falls Q = 1

Blockschaltbild: JK-Flipflop:

Realisierung mit RS-Flipflop:

Werte-Tabelle JK-Flipflop

S QTR ¬Q

QJ

T

J K Qt Qt+1 0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 1 Wechsel1 1 1 0 pro Takt

¬Q

&

&

J QTK ¬Q

K

JK

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Master-Slave Flipflop Zusammenschaltung von 2 synchronen RS-Flipflops (bzw. JK-Flipflops) mit

demselben Takt t. Wirkungsweise ähnlich wie beim D-Flipflop.VF: Vorspeicher-Flipflop ("Master")HF: Hauptspeicher-Flipflop ("Slave")

Funktionsweise:t = 1 : Eingänge von HF gesperrtÜbernahme von d in VF (solange wie t = 1)t = 0 : Eingänge von VF gesperrtHF übernimmt Schaltzustand von VF=> Einschreiben in den Speicher nur möglich, wenn t = 1;=> Speicher erst auslesbar, wenn anschließend t = 0

Q

¬Q

T

D

Realisierung Master-Slave-Flipflop:

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Muster-ErkennerAufgabe: (Teilfolgen-Suche)

Entwickle ein Schaltwerk W, das als Eingabe eine (beliebig lange)Bit-Folge a1, a2, ..., ai, ..., erhält und feststellen kann, ob ein vorgegebnes Bitmuster b1, b2 , ..., bm darin vorkommt und dies durch eine 1 als Ausgabewert anzeigt.

Ansatz 1: paralleler MustervergleichMit jedem 2i -ten (d.h. geraden) Takt wird neues Element ai der Eingabefolge in m-stelliges, paralleles Schieberegister A geschoben und dann im (2i + 1) -ten Takt mit dem im Register B abgelegten Muster b1b2 b3 b4 parallel verglichen.

Beispiel: m=4; verwende 4-Bit-Komparator.

Gesuchtes Muster: b1b2 b3 b4

a3a4a5a6 ..., ai, ...

1 1 0 1 0 1 1 0 1 1 1 0 1 1 0 1 0 1 1 1 0 0 1

1 0 1 1

Ausgabe 1, falls alle ai = bi4Bit-Komparator

Strom von Eingabedaten ai

Schiebe-Register A

Register B

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Muster-ErkennerAnsatz 2: Serieller Muster-Erkenner

Vereinfachung: Muster: b1b2 b3 b4 fest vorgegeben, hier 1011.

Prinzip:1. mit jedem Takt gelangt neues Element ai in den seriellen Erkenner.

serieller „1011“-Erkenner

a3a4a5a6 ..., ai, ...

1 1 0 1 0 1 1 0 1 1 1 0 1 1 0 1 0 1 1 1 0 0 0 1

Ausgabe 1, falls Muster erkannt


2. der Erkenner kann sich merken, wie viele Übereinstimmung mit dem Muster 1011 bisher bereits erkannt wurden. Folgende Fälle sind zu unterscheiden:

- bisher 0 Übereinstimmungen gefunden =: Zustand z0

- Teilmuster 1 bereits erkannt =: Zustand z1



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Serieller Muster-Erkenner

serieller „1011“-Erkenner

a3a4a5a6 ..., ai, ...1 1 0 1 0 1 1 0 1 1 1 0 1 1 0 1 0 1 1 1 0 0 0 1

Ausgabe 1, falls Muster erkannt


3. anhand seines aktuellen Zustands (also entweder z0, z1, z2, und z3) UND der neuen Eingabe ai kann erkannt werden, welcher der folgenden Fälle vorliegt:

Fall1: ai passt zum bereits erkannten Teilmuster, d.h., jetzt ist ein längeres Teilmuster gefunden. Folgende Möglichkeiten:

Zustand Teilmuster ai Übergang in Nachfolgezustandz0 - 1 z1

z1 1 0 z2 z2 10 1 z3

Fall2: ai = 1 und Erkenner ist im Zustand z3

Somit ist Muster 1011 vollständig erkannt. Fertig oder neue Suche.

z3 101 1 z4 ( z4 1011 0 / 1 z0 / z1 ;; erneute Suche)

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Serieller Muster-ErkennerFall3: ai passt nicht mit bereits erkanntem Teilmuster zusammen. D.h.,

bereits erkanntes Teilmuster wird durch ai nicht länger. Im Gegenteil, es kann notwendig werden, das bisher bekannte Teilmuster zu verwerfen und mit einem kürzeren (wenn nicht sogar leeren) Teilmuster weiter zu arbeiten. Folgende Möglichkeiten:

Zustand Teilmuster ai Übergang in Nachfolgezustandz0 - 0 z0 ;; immer noch nichts erkanntz1 1 1 z1 ;; 1 ignorierenz2 10 0 z0 ;; Teilmuster verwerfen

z3 101 0 z2 ;; Teilmuster Rücksetzen auf 10

Zur übersichtlichen Darstellung des Sachverhalts verwendet man eine Tabelle oder ein sog. Zustandsübergangs-Diagramm:

zi zi+1ai

z4z0 z21 z3z1

0 1 10 1

0 0

01

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Serieller Muster-ErkennerNächster Schritt: Entwurf eines Schaltwerks, das das im Zustandsübergans-

Diagramm festgelegte Verhalten realisiert.

Dazu:1. Codierung der Zustände z0 bis z4 in Form speicherbarer Binärworte.

Möglichkeit: - Stelle Zustände zi durch eine

3-stellige Binärzahl d= D2D1D0 dar mit (d)dual = (i)dezimal

- lege d in 3-Bit Register ab.

D2 D1 D0 Zustand 0 0 0 z0 0 0 1 z1

0 1 0 z2 0 1 1 z3

1 0 0 z4

1 0 1 X (don‘t care)1 1 0 X (don‘t care) 1 1 1 X (don‘t care)

z4z0 z21 z3z1

0 1 10 1

0 0

01

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Abbildung der Zustandsübergänge auf die Schaltfunktionenf : ( (D2, D1, D0), ai) = y und g : ( (D2, D1, D0), ai) = (*D2, *D1, *D0))

Z D2 D1 D0 ai z0 0 0 0 0z0 0 0 0 1z1 0 0 1 0z1 0 0 1 1z2 0 1 0 0z2 0 1 0 1z3 0 1 1 0z3 0 1 1 1z4 1 0 0 0z4 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

Y *D2 *D1 *D0 Z*

0 0 0 0 z0

0 0 0 1 z1 0 0 1 0 z2 0 0 0 1 z1 0 0 0 0 z0 0 0 1 1 z3 0 0 1 0 z2 0 1 0 0 z4 0 0 0 0 z0 1 0 0 1 z1 X X X XX X X XX X X XX X X XX X X XX X X X

z4z0 z21 z3z1

0 1 10 1

0 0

01

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Bestimmung der DNFs für f und g = (g2, g1, g0))

DNFs:f ((D2, D1, D0), ai) = aiD‘2D1D0 + X = y (X ist frei

wählbar!)g2 ((D2, D1, D0), ai) = aiD‘2D1D0 + X = *D2

g1 ((D2, D1, D0), ai) = a‘iD‘2D‘1D0+aiD‘2D1D‘0 +a‘iD‘2D1D0 + X = *D1

g0 ((D2, D1, D0), ai) = aiD‘2D‘1D‘0+aiD‘2D‘1D0 + aiD‘2D1D‘0+aiD2D‘1D‘0 + X = *D0

Werte-Tabelle

fg0

g1

g2

Z D2 D1 D0 ai z0 0 0 0 0z0 0 0 0 1z1 0 0 1 0z1 0 0 1 1z2 0 1 0 0z2 0 1 0 1z3 0 1 1 0z3 0 1 1 1z4 1 0 0 0z4 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

Y *D2 *D1 *D0 Z*

0 0 0 0 z0

0 0 0 1 z1 0 0 1 0 z2 0 0 0 1 z1 0 0 0 0 z0 0 0 1 1 z3 0 0 1 0 z2 1 1 0 0 z4 0 0 0 0 z0 0 0 0 1 z1 x1010 X X Xx1011 X X Xx1100 X X Xx1101 X X Xx1110 X X Xx1111 X X X

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Minimierung der DNFs für f und g = (g2, g1, g0))

1. Minimiere DNF von f((D2, D1, D0), ai) = aiD‘2D1D0 + X

f ist 4-stellig => verwende 4x4 Karnaugh-Diagramm mit folgender Zuordnung von Schaltvariablen zu Tabellenbereichen:

D2

D1

ai

D0 1

X1010

D2

D1

ai

D0X1011X1111

X1100

X1100

größte zusammenfassbare Schleife ergibt sich durch Wahl von: X1111 = 1 und X1010 = X1011 = X1100 = X1100 = 0

=> DMFf : y = aiD1D0

1

0

D2

D1

ai

D001

0

0

21

3

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Minimierung der DNFs für f und g = (g2, g1, g0))

2. Minimiere DNF von g2

g2 ((D2, D1, D0), ai) = aiD‘2D1D0 + X = *D2 verwende 4x4 Karnaugh-Diagramm wie bei Minimierung von f

=> DMFg2 : *D2 = aiD1D0 (zufällig identisch zur DMFf )


g1 ((D2, D1, D0), ai) = a‘iD‘2D‘1D0+aiD‘2D1D‘0 +a‘iD‘2D1D0 + X = *D1 verwende 4x4 Karnaugh-Diagramm wie bei Minimierung von f

DMFg1 : *D1 = a‘iD0 + aiD1D‘0


g0 ((D2, D1, D0), ai) = aiD‘2D‘1D‘0+aiD‘2D‘1D0 + aiD‘2D1D‘0+aiD2D‘1D‘0 + X = *D0

verwende 4x4 Karnaugh-Diagramm wie bei Minimierung von f

DMFg0 : *D0 = aiD‘0 + aiD‘1

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Entwurf einer Schaltwerk-Realisierung auf der Grundlage der DMFsGegeben:

DMFf : y = aiD1D0 DMFg2 : *D2 = aiD1D0 (hier zufällig identisch zur DMFf )DMFg1 : *D1 = a‘iD0 + aiD1D‘0DMFg0 : *D0 = aiD‘0 + aiD‘1

Schaltungsentwurf Schritt 1: zeichne Ein- und Ausgabeleitungen und Flipflops für D2D1D0

Ausgänge der Flipflops werden zum „Eingabebus“ zurückgeführt

D1-FF

D2D1D0

D0-FF

D2-FF

ai

D2

D1

D0

y

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DMFf : y = aiD1D0 DMFg2 : *D2 = aiD1D0 (zufällig identisch zur DMFf )DMFg1 : *D1 = a‘iD0 + aiD1D‘0DMFg0 : *D0 = aiD‘0 + aiD‘1

Realisierung der DMFs (gemäß zweistufigem Entwurfsansatz) Stufe 1: Trage UND-Gatter ein (ggf. mit Invertoren) gemäß der DMFs

D2D1D0ai

D2

D1

D0

y

D1-FF

&

&

&

&

&

&

D0-FF

D2-FF

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DMFf : y = aiD1D0 DMFg2 : *D2 = aiD1D0 (zufällig identisch zur DMFf )DMFg1 : *D1 = a‘iD0 + aiD1D‘0DMFg0 : *D0 = aiD‘0 + aiD‘1

Realisierung der DMFs (gemäß zweistufigem Entwurfsansatz) Stufe 2: Ergänzen der ODER-Gatter gemäß der DMFs => fertig !

D2D1D0ai

D2

D1

D0

y

D1-FF

1

1

&

&

&

&

&

&

D0-FF

D2-FF

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Technische Realisierung von RAM-Bausteinen

Realisierung von Bit- bzw. Wort-organisierten RAM-Bausteinen erfolgt in hoch integrierter Halbleitertechnologie. Man spricht von sog. Halbleiter-Schreib-Lese-Speichern.

Unterscheidung zwischen:- Lese-Schreib-Speicher (Read-Write)- Festwert-Speicher (Read-Only)

Bei Lese-Schreib-Speicher weitere Unterscheidung nach der Art des Speicherverfahrens zwischen: - statischen RAM: SRAM- dynamischen RAM: DRAM

Statische Halbleiterspeicher (SRAM) Speicherelement ist ein Flip-Flop. Solange die Energieversorgung

anliegt, bleibt die gespeicherte Info erhalten (daher statisch).

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Aufbau eines SRAM-Bausteins Realisierung Speicher-FF besteht aus 2

CMOS-Invertern. => extrem geringe Rest-Verlustleistung.

Ruhezustand (Zelle nicht angewählt):Wortleitung auf 0-Potential; T1 & T6 sperren. Datenleitungen sind abgekoppelt.

Lesen:Wortleitung auf 1-Potential => T1 & T6 leitend. Die beiden Datenleitungen der gewählten Speicherzelle werden auf einen Differenzverstärker geschaltet. Alle anderen Datenleitungen sind inaktiv (Spaltenwahl). Potentialdifferenz wird ausgewertet.

Schreiben:Wortleitung auf 1-Potential. Setzen des FF durch eine Datenleitung auf "0" und andere Datenleitung auf "1" (bei CMOS abgeschaltet).

"0": D = 0 -> T3, T4 leitend, T2, T5 gesperrt"1": D = 1 -> T2, T5 leitend, T3, T4 gesperrt

Daten-ausgang

Dateneingang

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Aufbau eines DRAM-Bausteins Realisierung des Speicherelements durch elektrischen Kondensator

(C), d.h., Information wird als Ladung gespeichert. => Wegen der unvermeidlichen Leckströme gibt es ständige

Ladungsverluste=> erfordert periodisches Auffrischen (Refresh) der Ladung,

z.B. nach jeweils 2ms.

Die Steuerlogik bewirkt, dass ein Auffrischzyklus nicht während eines normalen Speicherzugriffs anläuft und der Speicherbaustein während eines Auffrischzyklus für Schreiben und Lesen gesperrt ist.

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Aufbau eines DRAM-BausteinsSchreiben:

Schreibauswahlleitung liegt auf 1-Potential, T3 leitet und C lädt sich auf das Potential der Datenleitung (0 oder 1) auf.

Lesen:Datenleitung liegt auf 1-Potential, wodurch die Leitungskapazität Cl auf 1-Potential geladen wird ("Precharge"). Leseauswahlleitung liegt ebenfalls auf 1-Potential, T2 leitet und es erfolgt ein Ladungsaustausch zwischen C und Cl. War C auf 0-Potential, wird Cl teilweise entladen und es erfolgt eine Potentialänderung auf der Datenleitung. War C auf 1-Potential, wird Cl nicht entladen und es gibt keine Potentialänderung auf der Datenleitung. Die Ladung in C wird durch das Lesen zerstört. => nach jedem Lesezugriff ist ein erneutes Einschreiben der Information

notwendig.

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SRAM vs. DRAM und Varianten SRAM:

- schnelle Schaltzeiten, ca. 8 bis 16 mal schneller als DRAM da kein Refresh notwendig ist.

- teurer als DRAM (pro Bit sind 4-6 Transistoren erforderlich, vgl. Folie 8) - höherer Stromverbrauch- Realisierung sowohl in bipolarer Technologie (TTL, ECL) als auch in MOS-(FET-) Technologie.

DRAM: - hohe Integrationsdichte durch einfachen Aufbau der Speicherzelle.

(2004: 553 Millionen Transistoren pro Chip. Schätzung für 2007 ca. 1100, weitere Verdoppelung alle 3 Jahre)

- billiger als statisches RAM gleicher Kapazität (pro Bit 1-3 Transistoren erforderlich) - geringere Leistungsaufnahme- komplizierter in der Anwendung (wegen Refresh) - Realisierung nur in MOS-Technologie. - verschiedene DRAM Varianten

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DRAM Varianten EDO-RAM (Extended Data Out),

- Adressierte Daten stehen länger am Datenbus zur Verfügung (d.h., über den Zeitpunkt der Adressierung des nächsten Datenzugriffs hinaus).- Zugriffszeiten bei etwa 25 nsec. (1 Nanosekunde = 1/ 1 000 000 000 Sek).

SDRAM (synchrones DRAM), - Typischerweise in 4 parallele „Bänke“ unterteilt. - Erlauben sog. Burst-Zugriffe (d.h., Zugriff auf mehrere Bits gleichzeitig) innerhalb sequenzieller Datenbereiche. => Während auf eine Bank zugegriffen wird, kann eine andere auf den Zugriff vorbereitet werden. Zugriffszeiten etwa 8 bis 10 nsec.

DDRAM (Double Data Random Access Memory), - Lesen und Schreiben sowohl bei auf- und absteigender Flanke des Takts

VRAM (Video Random-Access Memory), - Für Graphikkarten optimiertes RAM. - Zwei Anschlüsse: Über einen wird permanent ausgelesen, um den Bildschirm zu aktualisieren bzw, „aufzufrischen“. Über den anderen können (quasi parallel zum Auslesen) neue Daten eingeschrieben werden.

Single Sided (SS)/Double Sided (DS). - Klassifikation von RAM-Bausteinen. Ein SS-Modul arbeitet mit zwei RAS-Signalen (Row Address Strobe), ein DS-Modul mit 2*2 Signalen.

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Halbleiter-FestwertspeicherFestwertspeicher (ROM, Read Only Memory, Nur-Lese-Speicher)

- ebenfalls wahlfreier Zugriff- im normalen Betrieb können sie nur gelesen werden- die gespeicherte Info ist nicht flüchtig – geht also beim Abschalten der

Versorgungsspannung nicht verloren- einfacherer Aufbau als Schreib-Lese-Speicher, daher hohe Integrationsdichte. - meist wortorganisiert (8-Bit-Wort = Byte)

Unterscheidung zwischen: ROM: Informationen werden beim Herstellungsprozess eingegeben

maskenprogrammiertes ROM. (ROM = Read Only Memory) PROM: Einmal programmierbares ROM. Die Information kann vom

Anwender mittels eines Programmiergeräts eingeschrieben werden. (PROM = Programmable ROM)

EPROM: Vom Anwender programmierbares PROM, dessen Inhalt auch wieder gelöscht werden kann (mit Ultraviolett-Licht außerhalb des DVS). (EPROM = Erasable PROM)

EEPROM: Vom Anwender programmierbares PROM, dessen Inhalt elektrisch wieder gelöscht werden kann. (innerhalb des DVS). (EEPROM = Electrically Erasable PROM)

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