崑 山 科 技 大 學

電 子 工 程 系

學 生 專 題 製 作 報 告

以CMOS主動負載差動放大器之壓控振盪器

實現鎖相迴路

Implementation of PLL By CMOS

Differential Amplifiers VCO

指導教授： 蔡澈雄

專題組員：黃俊瑋、董晏辰 學號：4980K079、4980K045

中華民國 102 年 06 月

崑 山 科 技 大 學

電 子 工 程 系

學 生 專 題 製 作 報 告

以CMOS主動負載差動放大器之壓控振盪器

實現鎖相迴路

Implementation of PLL By CMOS

Differential Amplifiers VCO

指導教授： 蔡澈雄

專題組員：黃俊瑋、董晏辰 學號：4980K079、4980K045

中華民國 102 年 06 月

I

以 CMOS 主動負載差動放大振盪器與

鎖相迴路設計之研究

學生:黃俊瑋、董晏辰 * 指導教授:蔡澈雄*

崑山科技大學電子工程系

摘 要

在此論文，我們提出 CMOS主動負載差動放大器所組成的振盪器。我們使用

H-spice 在 TSMC 0.18μm 製程中成功的驗證出有輸出頻率。並且也在電路板上使

用獨立元件證實這是一個振盪器電路。模擬顯示這樣的振盪器電路能穩定的從 0.7

V 到 1.8V 的電壓工作。當電壓接近於 1.8V 時，振盪頻率將超過 3.831GHz。這個

差動放大振盪器可以在低電壓時開始啟振，當電壓只是 0.7V時輸出的頻率大約為

1.551GHz。最後實驗結果顯示此振盪器不僅有好的寬調頻範圍，並且也有低相位

雜訊特性。

關鍵詞: 主動負載差動放大器, 調頻範圍

*學生

**指導教授

II

Implementation of PLL By CMOS

Differential Amplifiers VCO

Chun - wei , Huang* Yan - Chen , Dong * Cher-Shiung Tsai**

Department of Electronic Engineering

Kun Shan University

Abstract

In this paper, we present a VHF and UHF bands oscillator which mainly composed of a

two cascaded delay cells ring oscillator circuit. We use H-spice and ADS to verify that

the oscillator output frequency is 1.551GHz, 3.831GHz under 0.7 volts and 1.8 volts

power supply under TSMC 0.18 um process respectively. Those measured IC oscillator

data show such an oscillator can work stably from 0.7 to 1.8 volts. Their output

frequency will be 1.551G Hz, 3.831G Hz under 0.7 volts and 1.8 volts respectively. We

use frequency spectrum analyzer to analyze the oscillator and shows SNR

(Signal-to-Noise Ratio) values. Such oscillator is a wide band which includes VHF and

UHF Bands. Finally, those experimental results reveal that the oscillator is a good

voltage controlled oscillator (VCO) and also has large tuning range characteristics and

low phase noise.

Keywords: cascaded ring oscillator, Phase Noise, Tuning Range.

*student

**advisor

III

誌 謝

在進入『應用積體電路設計與量測研究-E2502』這兩年的日子中，在設計、

模擬電路時遇到了許多的難題，都必須有著須自己解決的能力，雖然這過程中有

著辛酸，但也不乏有快樂、歡笑的時光，而且老師和學長們都很細心和耐心的教

導我們，大家就像朋友家人一樣，而這之間的點點滴滴，對我人生旅途上充滿著

無限的回憶。

首先，感謝我的指導老師『蔡澈雄』教授，很榮幸和幸運地能請教授擔任我

的指導教授，感謝在這兩年研究生涯裡，對我細心和耐心指導，使我們能夠把專

題論文順利完成；雖然過程中有進度落後的情況，不過教授也是耐心的等我們做

完，也非常感謝實驗室的學長們，沒有他們的幫忙話，我們可能連基礎都不會，

非常感謝實驗室的各位，讓我在學習的過程充滿感激；在研究過程中如遇到瓶頸

時，也會適時從旁協助，或者是在平常待人處事方面的態度上，均使我不論在學

識上與日常生活上有著受益匪淺的收獲。

最後要感謝我的父母，謝謝他們提供學費給我讀書，讓我能無憂無慮的讀書

和做專題，也感謝學校提供這麼好的環境來做研究。

2012/5/2 台南

IV

目錄 頁數 中文摘要 -----------------------------------------------------------------------------------------Ⅰ

英文摘要 -----------------------------------------------------------------------------------------Ⅱ

致謝 -----------------------------------------------------------------------------------------Ⅲ

目錄 -----------------------------------------------------------------------------------------Ⅳ

圖目錄 -----------------------------------------------------------------------------------------V

表目錄 -----------------------------------------------------------------------------------------VI

一、 緒論

1-1 前言...................................................... .........................................................1

1-2 研究動機.................................................. .....................................................2

二、 系統架構

2-1 設計流程.................................................. .....................................................3

2-2-1 相位頻率偵測......................................... .....................................................4

2-2-2 充電泵.................................................. ........................................................7

2-2-3 迴路濾波器......................................... .........................................................8

2-2-4 壓控振盪器............................................ ......................................................9

2-2-5 除頻器............................................ ..............................................................11

2-2-5 設計參數........................................ ..............................................................13 三、 實驗部份

3-1 國研院晶片中心下線作品書........................................................................16

3-1-1 相關研究與發展現況...................................................................................16

3-2 模擬結果.......................................................................................................17

3-2-1 鎖定時間圖...................................................................................................17

3-2-2 鎖定波形與訊號圖.......................................................................................18

3-3 製程偏移.......................................................................................................19

3-4 溫度...............................................................................................................19

3-4-1 測試考量.......................................................................................................19

3-5 佈局驗證結果錯誤說明...............................................................................20

3-5-1 驗證結果.......................................................................................................20

3-5-2 LVS 驗證結果..............................................................................................20

3-5-3 佈局平面圖...................................................................................................21

3-5-4 打線圖...........................................................................................................22

3-5-5 預計規格列表...............................................................................................22

四、 結論 23

五、 參考資料 24

V

圖 目 錄

頁數

圖 1設計流程 1

圖 2半穿透暫存器 5

圖 3動態相位頻率偵測器 5

圖 4整體相位頻率偵測器電路 6 圖 5 充電泵電路 7

圖 6二階低通濾波器 8 圖 7壓控振盪器電路 10

圖 8簡化邏輯圖 10

圖 9 緩衝器電路圖 11

圖 10 TSPC 除 2電路 12

圖 11 除 2電路示意圖 13

圖 12 頻率響應圖 14

圖 13 Pre – Layout Simulation 17 圖 14 Post – Layout Simulation 18 圖 15 DRC 20 圖 16 LVS 20

圖 17 佈局圖 21 圖 18 打線圖 22

VI

表 目 錄 頁數

表 1：PM 15

表 2：各項規格表 15

表 3：製程偏移對照表 19

表 4：溫度對照表 19

表 5：規格列表 22

1

一、緒論

1-1 前言

在現在的電子及通訊電路中，鎖相迴路(PLL)是一種常見且在無線通訊系統

中，受到相當廣泛運用的電路，其中鎖相迴路裡的核心電路就是壓控振盪器

(VCO)，然而壓控振盪器容易受到環境的影響(如電源電壓變化時的穩定度、環境

溫度變化時的穩定度、外界磁場與振動的影響)以及電路本身的雜訊影響，使得振

盪訊號在頻譜上發生偏移或是相位雜訊太大，而這些情形將會影響到鎖相迴路無

法進行相位鎖定與輸出波形的跳動。

所以對於壓控振盪器而言，如何設計出一個達到穩定且低雜訊、線性調變頻率、

對電源與溫度的穩定度、低功率消耗及高頻化是目前研究的趨勢，一般情況下，

振盪器可分為 LC 振盪器與環形振盪器兩種。LC 振盪器的優勢在於 Q 值較高相位

雜訊比較好，通常比環形振盪器好 10~20dB，而環形振盪器面積小，不需要使用

到電感，相對的可積體化程度較高，因此各有各的優缺點。

而本論文將提出以 CMOS 主動負載的高輸入阻抗、高輸出阻抗及高電壓增益的特

性，來設計出一個寬調頻範圍、相位雜訊小的主動負載差動放大器之壓控振盪器。

2

1-2 研究動機

相位頻率偵測器針對輸入的兩個訊號參考頻率(Fref)與比較頻率(Fint) 做頻

率與相位超前或落後的偵測並輸出 UP 與 DN 的訊號給充電泵做充放電的依據，再

經由迴路濾波器給予壓控振盪器一個持續且平穩的電壓訊號，使得壓控振盪器輸

出一設計所需之可用頻率，最後經由除頻器除頻，再回到相位頻率偵測做偵測。

當 Fref 與 Fint 兩頻率達到一致時，相位頻率偵測無訊號輸出給充電泵，充電泵不

再充放電，迴路濾波器固定給予壓控振盪器穩定電壓使得輸出頻率也固定，整個

迴路就到達穩定狀態。

鎖相迴路包含五個部份，最重要也最關鍵的莫過於壓控振盪器，壓控振盪器

的優劣，影響整個電路的功能是否正常。本次鎖相迴路的設計整合寬調頻頻率的

主動負載壓控振盪器，可減少 mos 的使用數量，以及快速的鎖定。

3

二、 系統架構

2-1 設計流程

制訂符合整體架構之規格

是否符合預期

下線與量測

佈局後的電路效能模擬

使用Virtuoso進行電路佈局與驗證

使用ADS模擬電路效能

設計電路架構

是

否

是否符合預期

是否

圖 1設計流程

4

2-2-1 相位頻率偵測器(Phase Frequency Detector):

一般而言相位偵測器可分為類比式與數位式兩種，其最早發展出的為類比式

架構，主要是由四象乘法器所組成，應用於弦波輸入，例如在類比電路常使用的

吉爾勃電路，而在數位式架構中分為互斥或閘、雙態式、與三態式，而三態式又

可稱為相位頻率偵測器。

相位頻率偵測器除了可以做相位的比對之外，還加上頻率的比對，因此廣泛被運

用在鎖相迴路中偵測信號的相位差與頻率差，除此之外，對於鎖相迴路的鎖定速

度及獲得範圍這兩方面，有著很大的益處。

圖 2 為六的電晶體所組成的負緣發觸發半穿透暫存器(HT register)，假設 RST

與 CK 有同樣的頻率，但 RST 的相位領先 CK 的相位，則 Z 的輸出訊號代表 RST

與 CK 的相位差。合併兩個半穿透暫存器，再加上 NAND 邏輯閘，就為一個動態

的相位頻率偵測器。(如圖 3 所示)

5

CK

RSTZ

V

ZRST

CK

R

HT

HT UP

DN

RST

CK

Z

圖 2 半穿透暫存器

圖 3動態相位頻率偵測器

6

CK

RSTZ

V

ZRST

CK

R

DN

UP

HT

HT

去除突波

此動態相位頻率偵測器雖然可以正確的辦別訊號差，但是有一定程度的突

波，因而在尾端部分再加入去除突波電路如圖 4，可有效的降低突波，使得訊號的

判別上不會有錯誤。

圖 4 整體相位頻率偵測器電路

7

M1M2

M12

M11

M10

M9M8M7

M6M5M4

M3

Cout

UPB

DN

2-2-2 充電泵(Charge Pump):

由於單獨一個相位頻率偵測器是無法提供給兩個輸入訊號相位差等比例的準

確電流訊號，而充電幫浦主要的作用是在相位頻率偵測器所偵測兩個輸入訊號的

相位差進而轉換為電流，再注入迴路濾波器以轉換成壓控振盪電路。

充電泵電路如圖 5 所示，電晶體 M5~M9 為電流鏡，M1、M2

、M4、M10、M11 產生參考電流，M3 與 M12 為依照接收的訊號，判斷充電泵的

充電或放電[1]，由於不是直接在 Drain 端輸出，可以有效降低電荷分享的效應。

圖 5 充電泵電路

8

C1

C2R1

VctrlCout

2-2-3 迴路濾波器(Loop Filter):

迴路濾波器的設計主要用來濾除掉充電幫浦輸出的高頻訊號，提供穩定直流

輸出電壓訊號進而控制後級的壓控振盪器，在鎖相迴路中，最簡單設計的為一階

迴路濾波器，它的組成為一個電組串聯一個電容，但是此架構對整個鎖相迴路的

轉移函數會形成在左半平面的零點，因此使用一階迴路濾波器對於系統來說並不

穩定，且也受充電幫浦脈衝電流的影響，會產生嚴重的漣波。

基於一階迴路濾波器所帶來的影響，一般的解決方法會在一階迴路濾波器多

加並聯一個電容來緩和輸出電流的持續變化，而形成二階迴路濾波器。

此次鎖相迴路的迴路濾波器為被動式的二階低通濾波器(圖 6)，主要功能為將

充電泵輸出的電流轉換成供給壓控振盪器的電壓訊號，並濾除一些不需要的高頻

雜訊。

圖 6 二階低通濾波器

9

2-2-4 壓控振盪器(Voltage Control Oscillator):

在鎖相迴路中壓控振盪器是最重要的核心部份，也是迴路系統中工作頻率最

高的地方，原因在於鎖相迴路是藉著壓控振盪器調整頻率的快慢產生穩定的波

形，直到達成鎖定的狀態。一般設計要求有：相位雜訊好、頻率調整範圍廣、低

功率消耗、大的輸出振幅。所以壓控振盪器不僅操控整個鎖相迴路的頻率範圍，

其穩定性更是主導了鎖相迴路的獲得範圍，與穩定鎖相的作用，而本身相位雜訊

的好壞也會影響整個迴路系統相位誤差的效能。

利用主動負載差動放大器的高輸入阻抗、高出阻抗與高電壓增益之特性建立

一個振盪器。此振盪器因差動放大器輸出端串接兩個反向器，將兩個反向器的輸

出端接到差動放大器對稱架構的輸入端，並產生振盪，如圖 7 所示 Vctrl 即為壓控

振盪器之電壓頻率控制電壓，為確保輸出訊號可推動下一級，在輸出端再加上緩

衝器，已達足夠之輸出功率，圖 8 為簡化邏輯圖。

10

Vctrl

mp1 mp2

mn3

mn1 mn2

Buffer

Inv 1 Inv 2

VoutVo Vo+ Vo-

V-

主動負載Vo V+ V-

V+

Inv1 Inv2

圖 7壓控振盪器電路

圖 8簡化邏輯圖

11

圖 9 緩衝器電路圖

2-2-5 除頻器(Frequency Divider)：

除頻器主要作用是將壓控振盪器的高頻訊號降到與參考頻率一樣的低頻頻

率，供給相位頻率偵測器作相位的比較，也就是說除頻器在想要追蹤相當高頻的

信號，但相位頻率偵測器卻沒辦法操作在此高頻下，此時則可採用以除頻器來作

降頻的動作，此外足頻器除了上述功能外，在鎖相迴路中也有其他功能如：變更

輸入範圍、倍頻及整波等作用。

12

D

CLK CLK

CLK

CLK

QB Q

由於現今積體電路發展技術相當成熟，主流的發展技術也是往高速度、高度

的操作以及低功率消耗，而動態邏輯電路優點在於可以增加速度、功率的消耗和

降低電路的複雜度，如同我們採用的真單相時脈(True Single-Phase Clock, TSPC)除

頻器電路，對於TSPC電路來說，只需要單一時脈訊號不需要反相的時脈訊號，相

對的可以減少延遲時間、簡化電路的複雜度以及具備良好的整波功能，當輸入訊

號的頻率維持不變，但責任週期(Duty cycle)確會有所偏移，不過只要不造成時序

上錯誤的話，其輸出訊號的責任週期依舊維持在50%。如圖10所示，為一個除2的

TSPC除頻器，依照設計需求可串接N級，達到除頻的要求。

圖 10 TSPC 除 2電路

13

D QB

CLK Qin in/2

圖 11 除 2 電路示意圖

2-2-6 設計參數

設計鎖相迴路，首先一定要先確定壓控振盪器輸出頻率的範圍，也就是壓控

振盪器的增益 Kvco，為整體電路的重要關鍵。接續決定迴路的頻寬值 K，K 值一

般而言會設定在參考頻率的十分之一至四十分之一之間，K 值太大雜訊及干擾就

會增加，K 值太小迴路反應速度慢。至於充電泵的 Ip 值越大整體電路越耗電，Ip

太小充放電慢，要依需求而設計。可由系統的應用決定除頻器的除數 N。由於二

階的低通濾波器的轉移函數為：

ss

sK

I

VctrlsF

p

zf

p

2

1

1)(

，其中

21

11

CC

CRK f

、

14

K

相位邊限

增益 相位

0 dB

-90o

-180o

-40dB/dec

-40dB/dec

-20dB/dec

1pz

11

1

CRz

、

21

21

1

1

1

CC

CC

Rp

。 1p 為極點， z 為零點而

1

2

11

C

Czp 為極點、

零點所置放的位置和 C1 與 C2 的關係，可由圖 12 看出迴路的頻率響應。我們假設

迴路頻寬 K 介於 z 和 1p

之間，可以求出 K 約為

圖 12 頻率響應圖

N

KvcoKI fp ，由於K為N的反比函數，相對的來看，相位邊限PM(Phase margin)

也為N的函數可得：PM=1

11 tantanpz

KK

。為了減少N值在系統的暫態行為產生

不穩定的情況下，需要從頻率上找出適當的K值，所以我們以上式相位邊限的式

子，來推得 1pzK ，其中K為 z 和 1p

的幾何平均數，在此新定義一個變

數：K

K p

z

1

，由表1可得知 與PM的關係。由表1可以進一步求得濾波器上

15

C1與C2的電容值，關係式為：2

12 1C

C ，此時迴路頻寬

N

KvcoRI

Kp

21

11

，之後只要確定K、γ、Kvco、N、Ip等值後，就可計

算出R1值，再代入zR

C

1

1

1與

2

12 1C

C ，即可算出C1與C2值。

表 1：PM

PM

1 0ﾟ

2 36.9ﾟ

3 53.1ﾟ

4 61.9ﾟ

5 67.4ﾟ

6 71ﾟ

表 2：各項規格表

VCO 增益(Kvco) 1635 MHz/V

鎖定頻率(Vout) 2880 MHz

參考頻率(Fref) 90 MHz

迴路頻寬(K) 9 MHz

除數(N) 32

相位邊線(PM) 61.9°(γ=4)

R1 6278 Ω

C1 74p F

C2 4.9p F

充放電流 30u A

16

三、 結果與討論

3-1 國研院晶片中心下線作品書

專題名稱:

中文專題名稱：以 CMOS主動負載差動放大器之壓控振盪器實現鎖相迴路。

3-1-1 相關研究與發展現況:

鎖相迴路(Phase Locked Loop)，由 1930年代發展至今，隨著科技的進步

以及生活上的應用中，相輔相成，使得鎖相迴路在近年來的發展快速及普遍。

並在講求電路積體化、整合性研發的電子電路研究中，扮演了不可或缺的要角

之一。基本的鎖相迴路由五大項電路方塊所組成，分別為：相位頻率偵測器

(Phase Frequency Detector)、充電泵(Charge Pump)、迴路濾波器(Loop

Filter)、壓控振盪器(Voltage Control Oscillator)及除頻器(Frequency

Divider)。並可依照實際的所需要求，設計出各式樣的鎖相迴路。

鎖相迴路的應用除了頻率合成器(Frequency Synthesizer)與時脈資料回

復接收器(Clock and Data Recovery)外，還有追蹤式濾波器、調頻器與解調

頻器、調相器與解調相器等。

鎖相迴路的應用除了頻率合成器(Frequency Synthesizer)與時脈資料回

復接收器(Clock and Data Recovery)外，還有追蹤式濾波器、調頻器與解調

頻器、調相器與解調相器等。

17

3-2 模擬結果:

本次下線電路模擬 Pre – Layout Simulation 與 Post – Layout Simulation

是使用 Agilent公司的 Advanced Design System (ADS)模擬軟體進行模擬。

3-2-1 鎖定時間圖

圖 13 Pre – Layout Simulation

18

3-2-2 鎖定波形與訊號圖

圖 14 Post – Layout Simulation

19

3-3 製程偏移 (Corner Case simulation)

Corner FF TT SS

鎖定時間(us)

20

3-5 佈局驗證結果錯誤說明:

3-5-1 驗證結果(可允許 DRC 錯誤)

圖 15 DRC

3-5-2 LVS 驗證結果

圖 16 LVS

21

3-5-3 佈局平面圖:

Chip size:0.26 x 0.33 mm2

Transistor:119

Power dissipation :7.584mW

Max. Frequency:3.35 GHz

圖 17 佈局圖

22

3-5-4 打線圖

圖 18 打線圖

3-5-5 預計規格列表

Spec. Pre-sim Post-sim

鎖定時間 (us)

23

四、結論

此 CMOS 主動負載差動放大器振盪器所產生的波形像傳統的振盪器，例如石英

振盪器或環形振盪器都能產生正弦波。與一般的振盪器相同 CMOS 主動負載差動

放大器振盪器的雜訊與輸出頻率成正比。但是 CMOS 主動負載差動放大器振盪器

仍然有三個優勢，寬調頻範圍、低相位雜訊及好的線性電壓控制振盪器(VCO)的特

性。

在我們的類比系統裡，我們只要增加 PMOS 寬度，選擇較高增益(gm)或 β 值的

電晶體 Q1 (Q2)，就能增加輸出的頻率。Q1(Q2)對輸出頻率影響方面遠遠大於

PMOS 對輸出頻率的影響。

正如我們所知，VCO 是鎖相迴路(PLL)的主要核心電路。CMOS 主動負載差動

放大器振盪器將被我們新的 PLL VCO 晶片裡採用。假使我們在八月底能將 CMOS

主動負載差動放大器振盪器成功的作成 IC，然後我們將在不同的電源電壓下測量

輸出頻率和功率消耗。當我們有那些測量的數據時，我們將比較在模擬和實驗之

間有那些差別。

最後，我們將找出 H-spice 對頻率範圍、消耗功率和雜訊特性的限制，我們也

將研究且分析振盪器的相位雜訊。

24

五、參考文獻

[1] J. Craninckx and M. Steyaert, “Wireless CMOS Frequency Synthesizer Desige,” Kluwer Academic Publishers, Boston,

1988, pp.40.

[2] Adel S. Sedra and Kenneth C. Smith, Microelectronic Circuits, 5th edition, 2004, pp. 45- 46.

[3] J. Craninckx and M. Steyaert, “A 1.8-GHz low-phase noiseCMOS VCO using optimized hollow spiral inductors,” IEEE J.

Solid-State Circuits, vol. 32, May 1997, pp. 736–744.

[4] C. H. Park and B. Kim, “A low-noise, 900-MHz VCO in 0.6-μm CMOS,” IEEE J. Solid-State Circuits, vol. 34, May 1999, pp.

586–591.

[5] D. Y. Jeong, S. H. Chai, W. C. Song, and G. H. Cho, “CMOS current controlled oscillator using multiple-feedback-loop ring

architecture,” in Proc. Int. Solid-State Circuit Conf., Feb. 1997, pp.

386–387.

[6] M. Thamsirianunt and T. A. Kwasniewski, “CMOS VCO’s for PLL frequency synthesis in GHz digital mobile radio

communications,” IEEE J. Solid-State Circuits, vol. 32, Oct. 1997, pp.

1511–1524.

[7] N. M. Nguyen and R. G. Meyer, “A 1.8-GHz monolithic LC voltage controlled oscillator,” IEEE J. Solid-State Circuits, Mar.

1992, pp. 444–450.