DIGITAL KONTROLLIERTE ANALOGE...

DIGITAL KONTROLLIERTE ANALOGE SCHALTUNGEN

vorgelegt von

Diplom-Ingenieur

Rüdiger Arnold

aus Berlin

von der Fakultät IV

- Elektrotechnik und Informatik -

der Technischen Univerität Berlin

zur Erlangung des akademischen Grades

Doktor-Ingenieur

Dr. - Ing.

genehmigte Disseration

Berlin, Januar 2002

D83

Promotionsausschuss:

Vorsitzender: Prof. Dr. D. Filbert

1. Berichter: Prof. Dr. O. Manck

2. Berichter: Prof. Dr. H. U. Post

Tag der wissenschaftlichen Aussprache: 4. Juli 2002

Technische Universität Berlin Inhaltsverzeichnis 1Institut für Mikroelektronik

Inhaltsverzeichnis

Kurzfassung 3

1. Einleitung. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41.1. Motivation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

1.2. Stand der Technik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

1.3. Erweiterung gegenüber dem Stand der Technik. . . . . . . . . . . . . . . . . . . . . . 9

1.4. Implementierung anhand eines Chips . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

1.5. Kapitelübersicht . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2. Geschaltete Größen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142.1. Geschaltete Ströme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

2.2. Geschaltete Spannungen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

2.3. Geschaltete Widerstände . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

2.4. Geschaltete Kapazitäten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

2.5. Geschaltete Operationsverstärker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

3. Digital-analoge Schnittstelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263.1. Simulationsmethoden. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

3.2. Komponenten der Schnittstelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

3.2.1. Digital nach Analog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

3.2.2. Analog nach Digital . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

3.2.3. Einheitliche Mixed-Signal-Schnittstelle . . . . . . . . . . . . . . . . . . . . . 30

3.3. Schalter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

3.3.1. Idealer Schalter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

3.3.2. Nicht-idealer Schalter in verschiedenen CMOS-Technologien . . . . 31

3.4. Statische und dynamische Schalter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

3.4.1. Statische Schalter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

3.4.2. Dynamische Schalter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

3.4.3. Ladungsinjektion und Taktdurchgriff . . . . . . . . . . . . . . . . . . . . . . . 49

Ladungsinjektion beim Öffnen eines Schalters . . . . . . . . . . . . . . . 50

Taktdurchgriff . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

Ladungsinjektion und Taktdurchgriff beim Schließen von Schaltern 61

3.4.4. Konzepte für dynamische Schalter . . . . . . . . . . . . . . . . . . . . . . . . 64

3.4.5. Zusammenfassung: Entwurfsregeln für dynamische Schalter . . . . 70

4. Störeinflüsse aus dem Digitalteil im Analogteil . . . . . . . . . . . . . . . 73

2 Inhaltsverzeichnis Technische Universität Berlin Institut für Mikroelektronik

5. Implementierung am Beispiel zweier Sinusgeneratoren. . . . . . . . 755.1. Matching zur Kodierung einer Sinus-Funktion. . . . . . . . . . . . . . . . . . . . . . . 75

5.1.1. Matching - Allgemein . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

5.1.2. Matching mit vielen Nachkommastellen . . . . . . . . . . . . . . . . . . . . . 76

5.2. Nichtlinearität stückweise linearer und stufenförmiger Sinus-Funktionen . . 81

5.3. Schaltungsentwurf für die stückweise lineare Sinus-Funktion . . . . . . . . . . . 84

5.3.1. Stromausgangsstufe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

5.3.2. Spannungsstromwandler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

gm-Stufe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

Nichtlinearität der gm-Stufe - THD und IIP3 . . . . . . . . . . . . . . . . . . 96

Signalpfad und Erzeugung der Grenzspannungen . . . . . . . . . . . . . 97

5.3.3. Dreiecksgenerator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

5.3.4. Digital kontrollierter exponentieller Stromspiegel . . . . . . . . . . . . . 103

5.4. Schaltungsentwurf für die stufenförmige Sinus-Funktion. . . . . . . . . . . . . . 106

6. Analyse der stückweise linearen und stufenförmigen Sinus-Funk-tion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1096.1. Messaufbau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

6.2. Messergebnisse für den stückweise linearen Sinus . . . . . . . . . . . . . . . . . 111

6.3. Messergebnisse für den stufenförmigen Sinus . . . . . . . . . . . . . . . . . . . . . 117

6.4. Vergleich der Messergebnisse und Bewertung . . . . . . . . . . . . . . . . . . . . . 123

7. Zusammenfassung und Ausblick . . . . . . . . . . . . . . . . . . . . . . . . . 128

8. Literaturverzeichnis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

9. ASIC-Verzeichnis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

10. Lebenslauf . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

11. Danksagung. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

12. Abkürzungen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

13. Anmerkungen zur Dissertation . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

Technische Universität Berlin 3Institut für Mikroelektronik Digital Kontrollierte Analoge Schaltungen

KurzfassungÜbliche Mixed-Signal-Schaltungen beinhalten zwar digitale und analoge

Schaltungselemente, aber trotzdem bleiben die Schaltungen meist entwe-der in der digitalen oder der analogen Welt. Es überwiegt der digitale oderder analoge Schaltungsteil oder es findet eine Trennung durch D/A- undA/D-Umsetzer statt.

Diese Arbeit führt Digital Kontroll ierte Analoge Schaltungen als Unter-gruppe von Mixed-Signal-Schaltungen ein. Bei Digital Kontrollierten Analo-gen Schaltungen kommt es zur Gleichstellung zwischen dem Analog-, undDigitalteil. Der Digitalteil übernimmt die Aufgabe, in Kernbereiche des Ana-logteils einzugreifen und dort komplexe Abläufe zu steuern. Beide Teilewerden gemeinsam entworfen und sie funktionieren nur in enger Verbin-dung miteinander. Dazu ist es nötig, die Entwurfsmethoden der digitalenund analogen Schaltungen zu kennen. Es wird eine Systematik in die Kom-ponenten und Größen eingeführt, die im Analogteil geschaltet werden, alsovon einem Digitalteil beeinflusst werden können. Es wird der Fehler durchLadungsinjektion und Taktdurchgriff bei verschiedenen Schaltertypen dar-gestellt. Die Anforderungen an einen Digitalteil zur Steuerung eines Ana-logteils werden bestimmt.

Die enge Verbindung zwischen Digital- und Analogteil bei Digital Kontrol-lierten Analogen Schaltungen erlaubt neue Schaltungstechniken. Mit dieserSchaltungsart lassen sich Schaltungen zur automatischen Beseitigung vonprozessbedingten Einschränkungen im Analogteil oder Schaltungen mitkomplexen zu kontrollierenden Abläufen im Analogteil realisieren. Der Ent-wurf von Low-Voltage-Schaltungen ist leichter möglich, weil Funktionendes Analogteils, der insbesondere für niedrige Versorgungsspannungenschwieriger zu entwickeln ist, in den Digitalteil verlagert werden können.Der Entwurf des Digitalteils ist für niedrige Spannungen weniger schwierig.

Die Implementierung einer Digital Kontrollierten Analogen Schaltung wirderfolgreich anhand eines Chips in einer 0.8µm CMOS Technologie zur tele-metrischen Messung des frequenzabhängigen Gewebewiderstandes vontransplantierten Nieren vorgestellt. Es werden eine Schaltung zur Erzeu-gung einer stückweise linearen Sinus-Funktion mit nur vier Ausgangstran-sistoren und eine Schaltung zur Erzeugung einer stufenförmigen Sinus-Funktion mit sechzehn Ausgangstransistoren entworfen, vermessen undqualifiziert. Beide Schaltungen sind in Low-Voltage- (2V) und Low-Power-Schaltungen (62 µA bzw. 31 µA) einsetzbar, wie dies bei einer Telemetrienötig ist. Ihre Nichtlinearität (1.6%) ist ausreichend für die Gewebewider-standsmessung.

4 1 Einleitung Technische Universität Berlin1.1 Motivation Institut für Mikroelektronik

Digital Kontrollierte Analoge Schaltungen

1 Einleitung

1.1 MotivationTechnisches Pro-blem

Zu Beginn dieser Arbeit bestand das Problem, eine Schaltung in einer 0.8 µmCMOS-Technologie zu entwerfen, die zur Telemetrie (Fernmessung) des frequenz-abhängigen elektrischen Gewebewiderstandes von transplantierten Nieren geeignetist. Diese Schaltung ist dazu gedacht, zum ersten Mal eine mögliche Korrelationzwischen Gewebewiderstand und Abstoßungsreaktion durch Messung in vivo zubelegen und damit ein neues diagnostisches Mittel zu erhalten, mit dem Patientenfernüberwacht werden können. Insbesondere muss dazu eine Schaltungen entwor-fen werden, die einen sinusförmigen Strom zur Einprägung in das Gewebe erzeugt.Über die Phasenlage und die Amplitude der abfallenden Spannung am Gewebekann der komplexe Widerstand ermittelt werden.

Aufgrund der Verwendung einer Batterie als Energiequelle bei der Telemetrie sindhohe Anforderungen an den Stromverbrauch (<2 µA StandBy Strom, <200 µAStromverbrauch bei Messung) und an die Funktionalität bei niedriger Versorgungs-spannung zu stellen. Ein großer Stromwirkungsgrad muss erzielt werden, d. h. derAusgangsstrom zur Stimulation muss der Hauptverbraucher der Schaltung sein,und die dazu notwendigen internen Schaltungskomponenten dürfen nur wenigStrom verbrauchen. Aufgrund der langen Lebensdauer und der damit kontinuierlichsinkenden Betriebsspannung der Batterie muss die Schaltung bei einer Versor-gungsspannung von 2 V bis 3 V funktionieren.

Für die Telemetrie muss ein großer Messbereich erzielt werden. Es sollte ein gro-ßer Frequenzbereich von 100 Hz bis 1 MHz abgedeckt werden. Der Gewebewider-stand soll von 10 Ω bis 20 kΩ messbar sein. Offset-Kalibrierung im Messverstärkermuss aufgrund der kleinen Signale vorgenommen werden können.

Um möglichst wenige Daten für eine Messung übertragen zu müssen und damitEnergie zu sparen, soll die Telemetrie-Schaltung nach einer Initialisierung die Mes-sung alleine durchführen und das Messergebnis zurückliefern. Dazu muss sie voll-ständig und selbstständig die Steuerung der Messung übernehmen.

LösungNach Analyse der technischen Probleme ergibt sich, dass der Analogteil mög-lichst einfach zu halten ist, weil dieser in seiner Funktion stärker von der Versor-gungsspannung abhängt als der Digitalteil . Der Digitalteil arbeitet hingegen beinicht zu hoher Taktfrequenz ohne Schwierigkeiten bis 2.0 V und kann daher kom-plexer sein. Für die Erzeugung der sinusförmigen Stimuli-Signale soll der Analogteilaus möglichst versorgungspannungsunabhängigen Komponenten aufgebaut seinund von einem Digitalteil angesteuert werden. Das erste Ziel ist es, die Sinus-Funk-tion mit nur vier analogen Ausgangstransistoren und einer digitalen Ansteuerungder Transistoren zu erzeugen. Der große Messbereich macht digitale Umschalt-möglichkeiten im Analogteil nötig. Des weiteren ist es nötig, den Gesamtablauf derMessung und die Aufnahme der Kommunikation über Sender und Empfänger derTelemetrieeinheit durch ein digitales Steuerwerk zu kontrollieren.

Bei Analyse der Lösung der obigen Probleme und der Schaltungsrealisation die-ser Anwendung [A-11]1 und der Analyse verschiedener entworfener Schaltungen[A-7][A-8][A-15] stellt sich eine Gemeinsamkeit heraus: Es wurden jeweils (einfa-che) analoge Schaltungen realisiert, die sehr stark von digitalen Schaltungen kon-trolliert werden. Der Digitalteil greift in Kernbereiche der Schaltungen ein. DieseSchaltungen wurden bisher noch nicht oder nur rudimentär so entworfen. Es han-delt sich um eine neue Untergruppe von Mixed-Signal-Schaltungen: Digital Kontrol-

1 für Zitate wie [A-xx] siehe im ASIC-Verzeichnis auf Seite 139

Technische Universität Berlin 1 Einleitung 5Institut für Mikroelektronik 1.1 MotivationDigital Kontrollierte Analoge Schaltungen

lierte Analoge Schaltungen. Die Untergruppe wird untersucht und Möglichkeiten zuihrem Einsatz werden aufgezeigt. Dass diese Untergruppe bisher nicht oder nur imAnsatz so entworfen wurde, hat insbesondere folgende Ursachen:

Zwei Welten Die Welt der Mikroelektronik ist gespalten in zwei Welten: in die digitale Welt undin die analoge Welt. Beide Welten erreichen unabhängig voneinander Erfolge inimmer höherer Integration von Funktionen. In Unternehmen der Mikroelektronikwerden die Digital-Designer und die Analog-Designer in getrennten Abteilungenorganisiert. Institute für Mikroelektronik an Universitäten sind meist auf entwederanaloge oder digitale Schaltungen spezialisiert. Semi-Custom-Digital-Schaltungenwerden mit ganz anderen Methoden entworfen als Full-Custom-Analog-Schaltun-gen. Im Digitalen beschreibt man die Schaltung mit Hardware-Beschreibungsspra-chen und erzeugt daraus mittels Logiksynthese die Schaltungen mit Hundertausen-den von Transistoren. Man „ fürchtet“ s ich vor dem e inzelnen Transis tor. ImAnalogen erzeugt man Schaltungen durch Schaltplaneingabe. Hunderttausendevon Transistoren „zu beherrschen“, scheint unmöglich. Abstrakte Beschreibungsfor-men werden nur nebenbei verwendet. Da der Satz „The world is going digital“ sichbewahrheitet hat, fühlen sich Analog-Designer oft im Rechtfertigungszwang: „Wiesodenn immer noch analog?“ Im Digitalen wird mit Verzögerungszeiten simuliert, wäh-rend im analogen Bereich Arbeitspunkte, Spannungen und Ströme optimiert wer-den.

Erfordert ein Chip-Design die Verwendung eines analogen Blocks im digitalen Teiloder eines digitalen Blocks im analogen Teil, handelt es sich also um eine Mixed-Signal-Schaltung, so wird dieser andere Block jeweils als Fremdkörper angese-hen, als Black-Box, als etwas nicht „Verstehbares“. Dies liegt schon daran, dassman jeweils nicht die Programme kennt, mit denen man die Black-Boxen simulierenkönnte. Das „Nicht-Verständnis“ ist verheerend, aber es ist nicht so verheerend,wie die Erwartungen, die die Designer an die jeweilige Black-Box haben. Designerdenken oft, dass die Black-Box selbstverständlich Signale mit bestimmten denDesignern genehmen Eigenschalten liefert oder dass die Black-Box die Signale, diean sie angelegt werden, natürlich verarbeiten kann. Nichtverständnis und falscheErwartungen führen zu fehlerhaften Chip-Designs und nicht funktionierenden Schal-tungen.

In Abb. 1.1 ist die Aufteilung in die beiden Welten dargestellt. Bei der bisherigenDenkweise erfolgt die Kommunikation zwischen Analogteil und Digitalteil entwederklar getrennt über synchrone Schnittstellen von Analog-Digital-Umsetzern und Digi-

6 1 Einleitung Technische Universität Berlin1.2 Stand der Technik Institut für Mikroelektronik


tal-Analog-Umsetzern oder der Digitalteil ist so klein, dass er im Analogteil mit ent-worfen wird und es daher eigentlich nur einen Analogteil gibt.

Abb. 1.1: Trennlinie und Aufhebung der Trennlinie zwischen Digitalteil und Analogteil

1.2 Stand der TechnikBetrachtet man Veröffentlichungen der letzten zehn Jahre über Realisierungen

von Mixed-Signal-Schaltungen [1-1] bis [1-27], so fällt auf, dass diese Mixed-SignalSchaltungen tatsächlich digitale und analoge Funktionen enthalten, jedoch die Ent-wicklung dieser Schaltungen nur mit Werkzeugen des jeweils einen Schaltungstypsdurchgeführt werden. Das bedeutet, entweder überwiegt vollkommen der analogeoder vollkommen der digitale Schaltungsteil, oder der Analogteil und Digitalteil sindüber A/D- oder D/A-Umsetzer (synchron) voneinander getrennt. In den Veröffentli-chungen [1-28] bis [1-37] sind werden verschiedene Schaltungen zur Erzeugungvon Sinus-Signalen vorgestellt. Ihnen allen gemeinsam ist, daß sie relativ aufwen-dig aufgebaut sind, dafür aber auch teilweise sehr geringe Nichtlinearitäten erzeu-gen. Sie verbrauchen viel Energie und brauchen relative hohe Versorgungspannun-gen, können dafür bei sehr hohen Frequnzen erzeugen.

Festplattenlese-köpfe

Treiberschaltungen für Festplattenleseköpfe und Decision-Feedback-Equalizer(DFE) [1-13][1-16][1-19][1-21] bezeichnen sich als Mixed-Signal-Schaltung. In [1-13] ist der Digitalteil vom Analogteil über synchrone DACs und ADCs getrennt,wobei die Funktion des Analogteils schon eng mit dem Digitalteil verknüpft ist. DerEqualizer aber kann über Register in seinen Frequenzeigenschaften verändert wer-den. Auch in [1-16] ist der Digitalteil vom Analogteil getrennt. [1-19][1-21] stellenein Mixed-Signal DFE dar, wobei der Hauptteil der digitalen Logik wie die digitaleUpdate-Logik und der Kontroller chipextern realisiert werden. Die geringe digitaleLogik auf dem Chip kann mit dem Analogteil zusammen simuliert und analysiertwerden.

SI- und SC-Schal-tungen

Die Switched-Current-Schaltungen (SI) [1-1][1-5][1-6][1-17][1-26] und Switched-Capacitor-Schaltungen (SC) [1-9][1-23] nennen sich Mixed-Signal-Schaltung, weil

k lass ischerDigitaltei l

k lass ischerAnalogte i l

Ana logeWel t

DigitaleWel t

Stand der Technik

Digitale DenkweiseBlackbox-Analogtei l

hohe Anfordergungen an Analogtei lder Transistor etwas "magisches"

Analoge Schaltungen seien wie synchrone Logik

Analoge Denkweise:Blackbox-Digitaltei lProbleme mit Prozess-ParameterschwankungSchemat ic Entry Denken

Erwei terung

AD

C

DA

C

k lass ischerDigitaltei l

t r imm- undsteuerbarerAnalogte i l

Ana logeWel t

DigitaleWel t

Speziel lerDigitalteil

AD

C

DA

C

Technische Universität Berlin 1 Einleitung 7Institut für Mikroelektronik 1.2 Stand der TechnikDigital Kontrollierte Analoge Schaltungen

sie digitale Taktsignale haben. Die Erzeugung der digitalen Taktsignale ist zumeinen nicht sehr komplex, zum anderen ist die Entwicklung der Taktgeneratoren inder analogen Welt möglich. Switched-Current-Signalverzögerer werden in [1-26]verwendet, um Ultraschallsignale aus verschiedenen linear nebeneinander ange-ordneten Ultraschallsensoren so zu verzögern und dann zu addieren, dass die Sen-soren einen gemeinsamen Fokus-Punkt besitzen. Zwei einfache Schieberegisterpro Ultraschallsensor steuern den Ablauf jeweils der Speicherung der Signale undder verzögerten Wiedergabe. 72 Verzögerungsstromspeicherelemente pro Ultra-schallsensor sind realisiert. Dieser Entwurf kommt der Idee von Digital Kontrollier-ten Analogen Schaltungen am nächsten von allen SI- und SC-Schaltungen.

Sensorschaltun-gen

Es gibt verschiedene Mixed-Signal-Schaltungen für die Ansteuerung von Senso-ren oder integrierten Sensoren [1-4][1-10][1-11][1-15][1-18]. In [1-4] werden Dateneines beliebigen Sensors mit Spannungsausgang mit einem Σ∆-Umsetzer in einen1 Bit breiten Datenstrom gewandelt, anschließend mit einem Transversal-Filter inDatenwörter gewandelt. Durch eine folgende ROM-Tabelle werden Nichtlinearitä-ten des Sensors herausgerechnet. Anschließend erfolgt eine Dezimierung und Fil-terung. Es g ib t eine k lare Trennung zwischen Analog- und Digi tal tei l , keineRückwirkung vom Digital- auf den Analogteil. [1-10] stellt einen Mixed-Signal-Chipmit integriertem Photo-Sensor vor. Es können chipspezifische Kalibrierungsdaten ineinem EEPROM gespeichert werden. Über ein digitales Interface können die Mess-werte und Kalibrierungsdaten ausgelesen werden. Die Berechnung der Kalibrierungerfolgt dann extern durch einen Mikroprozessor. Eine kleine Digitaleinheit steuertdie Multiplexer zum Auslesen der Signale der Photo-Sensoren und den A/D-Umset-zer an. Ein Radio-Frequenz-Identifikation-Schaltkreis (RFID) [1-11] wird mittelsInduktion in einen LC-Schwingkreis mit Energie versorgt. Ein Identifikations-Daten-wort kann dadurch zurückübertragen werden, dass der LC-Schwingkreis durchdazuschaltbare Kapazitäten verstimmt, also eine Frequenz-Modulation durchge-führt wird (FSK). Das Datenwort wird aus einem EEPROM ausgelesen. Der Digital-teil ist sehr einfach und besteht aus nur einem Schieberegister. Geschaltet werdenzwei Trimmkapazitäten und eine Schwingkreiskapazität. Ein Temperatursensor mitdigitalem Ausgang wird in [1-15] beschrieben, der eine Temperatur zwischen -40°Cund 120°C mit einer Genauigkeit von 1°C bei einer chip-extern durchgeführten Kali-brierung messen kann. Digitalteil und Analogteil sind deutlich voneinander getrenntden Σ∆-Umsetzer getrennt. Eine Ansteuereinheit für einen Ultraschallempfängerund -sender zur Hindernisdetektierung wird in [1-18] vorgestellt. Es kann detektiertwerden, ob sich ein Hindernis zwischen die Sensor- und die Empfängermembraneschiebt. Die Resonanzfrequenz der chip-externen Membrane kann durch Tempera-turveränderung mittels einer Heizspule verändert werden, so dass sich die Emp-findlichkeit des Systems erhöht. Ebenso erfolgt die Erregung zum Senden über dieMembrane auf thermischem Wege. Auf dem Ansteuer-Chip selbst findet eine klareTrennung zwischen Digitalteil und Analogteil über Komparatoren und einen D/A-Umsetzer statt.

Pipeline-A/D-Umsetzer

Pipeline-A/D-Umsetzer [1-2][1-8][1-22] benötigen eine digitale Steuerung, um diem-fach hintereinandergeschalteten N-Bit-Umsetzerstufen mit Restberechnunganzusteuern. Insgesamt entsteht daraus ein m ⋅ N-Bit-Umsetzer. In [1-2] wird eineeinzelne 3-Bit-Umsetzerstufe vorgestellt, die auf dem Prinzip geschalteter Kapazi-täten basiert (Switched Capac itor) . Außerdem kann ein Kapazi tä tst r imm mit1 pF ± 6 fF zur Korrektur eines Verstärkungsfehlers durchgeführt werden. Eine digi-tale Kontrollschaltung wird nicht realisiert. [1-8] beschreibt einen 12-Bit-A/D-Umset-zer, realisiert mit dem 1.5-Bit/Stufe-Algorithmus von, wo nur Kapazitäts-Mismatcheine Rolle spielt. Die vorgestellte Kalibrierung wird ausschließlich auf der Digital-seite vorgenommen. Der vorgestellte Chip enthält keine wesentliche digitale Steu-erlogik, die in den Analogteil eingreift. [1-22] stellt einen 10-Bit-Pipeline-ADC mit1.5-Bit/Stufe-Architektur in einer Switched-Capacitor-Implementierung vor. Der

8 1 Einleitung Technische Universität Berlin1.2 Stand der Technik Institut für Mikroelektronik


Digitalteil beschränkt sich auf die Takterzeugung und die Zusammenstellung des10-Bit-Datenwortes aus den einzelnen Stufen.

Offset-Kompensa-tion

Bei der Offset-Kompensation für Operationsverstärker in [1-7] werden die Arbeits-transistoren einer Differenzstufe durch im Triodenbereich arbeitende MOS-Transi-storen source-degeneriert. Die Gate-Spannung einer der Arbeitstransistoren kanndigital justiert werden, so dass der Offset sich verändert. Durch Hin- und Herschal-ten zwischen zwei Operationsverstärkern (Ping-Pong) kann ein Operationsverstär-ker arbeiten, während der andere kalibr iert wird. Man kann hier erste AnsätzeDigital Kontrollierter Analoger Schaltungen erkennen. Allerdings ist der Digitalteilnoch sehr klein, und es erfolgt eine klare Trennung über D/A-Umsetzer.

SignalgeneratorEin analoger Signalgenerator als Mixed-Signal-Schaltung wird in [1-20] zumZwecke einer analogen Selbst-Test-Möglichkeit vorgestel l t . Ein 1-Bit-Pseudo-Zufalls-Datenstrom, erzeugt durch ein linear rückgekoppeltes Schieberegister, wirdüber ein analoges Tiefpassfil ter geschickt. Das tiefpassgefilterte Signal kann ineinen analogen Schaltkreis eingespeist werden. Das Schieberegister kann beigeeigneter Initialisierung und geeigneter Rückkopplung dafür verwendet werden,Sinus-Test-Signale zu erzeugen. Allerdings werden dafür Bit-Stromlängen von eini-gen 1000 Bits verwendet. Dies benötigt einen 10-Bit-Counter und ein RAM (128x8).Es ist eine interessante Idee für Signalerzeugung. Man kann hier aber nicht voneinem Eingriff in einen Analogteil sprechen. Der Digitalteil wurde mit VHDL entwor-fen.

GSM-Sende-Emp-fangssystem

Das GSM-Sende-Empfangssystem in [1-23] ist eine sehr große Mixed-Signal-Schaltung. Ein DSP bewerkstell igt die Umsetzung des Sprachsignals über einSprach-Codec ins Sendeband über ein Basisband-Interface. Dabei interagiert derDSP über A/D- und D/A-Umsetzer mit der analogen Welt. Es gibt SC-Filter und SC-Umsetzer. Ein Eingriff in die Analogteile wird nicht beschrieben. Eine klare Tren-nung findet über D/A- und A/D-Umsetzer statt.

Programmierba-rer Verstärker

In der Mixed-Signal-Schaltung in [1-25] wird ein Verstärker mit digital program-mierbarer Verstärkung vorgestellt. Die Verstärkung verhält sich linear in Dezibel.Durch Stromumschalter-Netzwerke, die etwa R2R-Netzwerken entsprechen, kannein Digitalteil wirksam werden. Realisiert wurde die Schaltung ohne Digitalteil unddie Kontrolle erfolgt über digitale Eingangspads.

Medizinmikroelek-tronik

Schaltungen für Anwendungen in der Medizin werden in [1-12][1-14][1-24] prä-sentiert. [1-12] beschreibt eine Mixed-Signal-Schaltung zur Erkennung von Kam-merfl immern mittels analoger neuronaler Netze. Die Wichtungen der Synapsenwerden in digitalen Registern gespeichert. Darauf beschränkt sich auch schon dieAufgabe des Digitalteils. Bei der programmierbaren Schaltung als Hörhilfe [1-14]wird über eine Registerbank die Verstärkung (4 Bit), die Filterauswahl (15 Bit) undder Ausgangsverstärker (3 Bit) eingestellt. Die Register werden für einen Patientenausgewählt und eingestellt. Die Übertragung der Parameter erfolgt akustisch mit-tels Doppelton-Multifrequenz-Verfahrens. Hier spielt der Digitalteil eine untergeord-nete Rolle, was die Funktion der analogen Schaltung betrifft. Diese funktioniertselbstständig. Ein integriertes audiometrisches System wird in [1-24] gezeigt. Eskönnen akustische Testsignale erzeugt werden, wie reiner Sinus, Schmalband- oderBreitbandrauschen. Zwischen Analog- und Digitalteil ist eine Trennung durch D/A-Umsetzer vorgenommen. Die analogen Filter arbeiten auf einer festen Frequenz,was durch die übliche Bandbreite akustischer Signale zwischen 100 Hz und 15 kHzmöglich ist.

FilterschaltungenZwei Filter-Schaltungen zur Signalverarbeitung werden in [1-3][1-27] vorgestellt.[1-3] beschreibt ein HF-Filter mit programmierbarer Transferfunktion. Der Bezeich-nung „programmierbar“ ist ein wenig hochgegriffen. Durch eine analoge Steuer-spannung kann das Übertragungsverhalten beeinflusst werden, und zwar ohneDigitalteil. In [1-27] wird eine Quadratur-Amplituden-Demodulation für das Farbsi-gnal (Chrominanz) von Fernsehsignalen mittels einer digitalen PLL durchgeführt.Die orthogonalen Funktionen Sinus und Cosinus für die Demodulation werden aus

Technische Universität Berlin 1 Einleitung 9Institut für Mikroelektronik 1.3 Erweiterung gegenüber dem Stand der TechnikDigital Kontrollierte Analoge Schaltungen

Look-Up-ROM-Tabellen gewonnen und auf multiplizierende D/A-Umsetzer gegeben.Es gibt hier eine klare Trennlinie zwischen Digital- und Analogteil über Umsetzer.Dieser Entwurf kommt der Idee von Digital Kontrollierten Analogen Schaltungenbesonders nahe.

Sinus-Generato-ren

Ein wichtiger Aspekt dieser Arbeit ist der Entwurf von Sinus-Generatoren mit gro-ßem Frequenzbereich. In [1-28] bis [1-37] sind Schaltungen zur Erzeugung vonSinus-Signalen zu finden.

Analoge Schaltungen für Sinus- und Funktions-Generatoren sind in [1-28], [1-29]zu finden. Hier werden aus einer dreiecksförmigen Spannung mit Hilfe der nichtli-nearen quadrat ischen Charakter ist ik der MOS-Transistoren und verschiedengewichteter Differenzstufen eine Sinus-Funkt ion bzw. al lgemeine Funkt ionenerzeugt. Digitale Schaltungselemente gibt es nicht. Die Aussteuerung der Diffe-renzstufen muß einen genauen Betrag aufweisen. Ist die Aussteuerung zu niedrig,bleibt der Ausgang wie der Eingang dreiecksförmig. Ist die Aussteuerung zu hoch,kommt es zu Begrenzungserscheinungen der Sinus-Funktion am Ausgang. EineSchaltung, die eine genaue Grenze für die Aussteuerung liefert, gibt es nicht. Eineweitere rein analoge Schaltung in [1-31] arbeitet mit Transconductance-Verstär-kern (OTA). OTAs mit verschiedenen Referenz-Spannungen schicken ihre Strömeüber Dioden und es entstehen stückweise lineare Funktionen. Notwendig ist hierDioden mit niedriger Durchlassspannung zu verwenden. Es können ersteinmal nurstückweise l ineare Funktionen realisiert werden, bei denen die Steigungen derlinearen Stücke ganzzahlige Vielfache voneinander sein müssen. Referenzspan-nungen müssen erzeugt werden, so dass die OTAs nicht ihren linearen Bereich ver-lassen. Der erlaubte Aussteuerbereich hängt vom stark vom Prozess ab.

In [1-30] wird ein voll bidirektionaler Ton-Sender und -Empfänger in SC Technikvorgestellt. Frequenz (1-10 kHz) und Q-Faktor (10-230) sind über einen großenBereich einstellbar. Der Stromverbrauch beträgt 3 mA.

In bestimmten Mixed-Signal-Schaltungen zur Sinus-Signal-Erzeugung werden dieFunktionswerte der Sinus-Funktion in ROM-Tabellen abgelegt und über einen Kon-troller auf einen D/A-Umsetzer gegeben Dies ist der Fall für [1-20][1-24][1-32]. DerAufwand für diese Schaltungen ist sehr hoch, insbesondere die ROM-Tabellen müs-sen erzeugt werden und ein nicht auf Sinus-Signale optimierter D/A-Umsetzer wirdbenötigt. Auch ein digitaler Chirp-Synthesizer mit I- und Q-Signalerzeugung [1-34]ist sehr aufwendig und arbeitet mit ROM-Tabellen und D/A-Umsetzern.

Der Frequenzsynthesizer mit speziell optimierten Lock-Up-Tabellen [1-33], dersehr saubere Sinus-Funktionen (Nichtlinearität<-80dB) erzeugt, ist sehr komplex.Die Schaltung besteht aus 35000 Transistoren. Um ROM-Tabellen zur Erzeugungder Digitalwerte einzusparen wurden in [1-35] rückgekoppelte Schieberegister ver-wendet. Der Frequenzsynthesizer in [1-36] benutzt für die digitale Sinus-Signal-Erzeugung Phasenakkumulation und er benötigt einen D/A-Umsetzer.

In [1-37] wird die Sinus-Funktion über einen nichtlinearen D/A-Umsetzer reali-siert, in dem die Sinus-Funktion über die Wichtung von Widerständen kodiert wird.Dies ist mit dem Entwurf dieser Arbeit vergleichbar, weil hier eine Sinus-Funktion inder Größe der Bauelemente kodiert ist. Dies spart Energie und Aufwand. Die Tech-nologie ist hier 0.5 µm und der Flächenbedarf beträgt 1.6 mm2. Der Energieauf-wand ist 4 mW @ 3.3V bei einer Ausgangsfrequenz von 30 kHz.

1.3 Erweiterung gegenüber dem Stand der TechnikDigital Kontrol-lierte Analoge Schaltung

In dieser Arbeit soll die klare Trennungslinie zwischen Analogteil und Digitalteilaufgehoben werden (vgl. Abb. 1.1). Beherrscht man beide Entwurfsverfahren, dieder digitalen Welt und die der analogen Welt, so besteht die Möglichkeit ganz neueSchaltungstechniken zu verwenden. Der Analogteil unterliegt Einschränkungen

10 1 Einleitung Technische Universität Berlin1.4 Implementierung anhand eines Chips Institut für Mikroelektronik


durch Prozess-Parameter-Schwankungen. Es ergeben sich insbesondere Offset-Spannungen in Differenzstufen, Bandbreitenschwankungen in Filtern, Temperatur-abhängigkeiten, Stabilitätsschwierigkeiten, Nichtlinearitäten. Diese Einschränkun-gen ergeben geringere Yield-Ausbeuten. Die Einschränkungen versucht man imanalogen Schaltungsteil bisher durch Rückkopplungen auszugleichen. Der Digital-teil ist langzeitstabil, viel geringer abhängig von Prozess-Parameter-Schwankun-gen, kann aber nicht direkt mit der analogen Umwelt kommunizieren.

Zum einen sollte versucht werden, die Vorteile beider Schaltungen zu kombinie-ren, um die Schwächen des Analogteils zum Zwecke der Yield-Erhöhung auszuglei-chen. Zum anderen ist zu überprüfen, ob eine enge Verbindung von Digitalteil undAnalogteil neue Schaltungsarten möglich macht.

Vorstellbar ist, dass jedem Analogteil ein spezieller Digitalteil zugeordnet wer-den kann. Es sind Digitalteile, die direkt in Analogteile eingreifen und dort kompli-zierte Abläufe steuern. Trimmungen können automatisch vorgenommen werden,Prozessschwankungen im Analogteil können im Digitalteil erkannt und wegkali-briert, Testfunktionen können durchgeführt und Mismatch kann ausgeglichen wer-den. Technologie-Probleme, die analoge Schaltungen einschränken, könnenbehoben werden. Die Analogteile lassen sich in ihren Eigenschaften verbessern.Signifikante Yield-Verbesserungen sind möglich. Störungen über das Substrat, dienach Demodulation über Nichtlinearitäten große Offset-Spannungen bei Mischernin HF-Empfangsstrecken erzeugen, können über den Digitalteil weggeregelt wer-den. Automatisches Trimmen von Bandgap-Spannungen kann höhere Genauigkei-ten erzielen. Analoge Schaltungen mit einer kompl izierten Steuerung könnenentworfen werden.

Der Digitalteil wird prinzipiell nach den Richtlinien des Entwurfs digitaler Steuer-werke entworfen. Allerdings wird der digitale Datenpfad wird durch den analogenDatenpfad ersetzt und das bedingt besondere Anforderungen an das digitale Steu-erwerk.

Begriffsdefinition„Eine Schaltung soll Digital Kontrollierte Analoge Schaltung genannt werden,wenn eine analoge Schaltung von einer eigens für sie entworfenen ausreichendkomplexen digitalen Schaltung kontrolliert wird. Die Digitalteil greift in die Kernbe-reiche des Analogteils ein. Nur beide Teile zusammen erfüllen die gewünschteFunktion.“

Digi tal Kontroll ierte Analoge Schaltungen sind eine Untergruppe von Mixed-Signal-Schaltungen.

Sinus-GeneratorDes weiteren sollen in dieser Arbeit zwei Sinus-Generatoren vorgestellt werden,die den Erfordernissen eines Telemetrie-Chips genügen. Die Leistungsaufnahmemuß äußert klein sein, da eine Energieversorgung 10 Jahre mit einer Batter ie(800mAh) ausreichen muß. Die analoge Teilschaltung muß sehr einfach gehaltenwerden, um die Funktion bis 2V zu gewährleisten und Strom zu sparen. Die Kodie-rung der Sinus-Funktion erfolgt in Transistorweiten von Stromspiegeln. Die Sinus-Transistor-Kodierung läßt über die Widerstandskodierung aus [1-37] hinaus wei-tere Vereinfachungen der Schaltung zu, insbesondere weil die direkte digitaleAnsteuerung der Transistoren die Schaltung vereinfacht.

1.4 Implementierung anhand eines ChipsAnhand eines implantierbaren Chips zur telemetrischen Messung des frequenz-

abhängigen elektrischen Gewebe-Widerstandes von transplantierten Nieren wirddie Einsatzfähigkeit von Digital Kontrollierten Analogen Schaltungen untersucht [5-10][5-11][A-11]. Die Lebensdauer einer transplantierten Niere ist z. Z. maximal 10Jahre. Es wird dargestellt, wie sich mittels der Schaltungstechnik von Digital Kon-trol l ierten Analogen Schaltungen Sinusgeneratoren mit ger ingem Energiever-

Technische Universität Berlin 1 Einleitung 11Institut für Mikroelektronik 1.4 Implementierung anhand eines ChipsDigital Kontrollierte Analoge Schaltungen

brauch und n iedr iger Spannungsversorgung (Low-Power -Low-Vo l tage) fürbatteriebetriebene implantierbare Systeme entwickeln lassen. Ebenso denkbar istder Einsatz des Chips zur Untersuchung von Knochenheilungsprozessen.

Während der Reaktion des Körpers zur Abstoßung einer transplantierten Nierebzw. des Knochenheilungsprozesses verändert sich das Gewebe durch Zellwachs-tum, Zellaustausch oder Zelltod. Damit ändern sich auch die elektrischen Eigen-schaften des Gewebes. Ließe sich eine Korrelation herstellen zwischen Gewebewi-derstand und Abstoßungsreakt ion bzw. Hei lungsprozess, so wäre eine neuediagnostische Methode denkbar. Mit diesem Chip können zum ersten Mal Organim-pedanzen in vivo in Langzeituntersuchungen gemessen werden, d. h. Langzeitmes-sungen am lebenden Gewerbe mit Telemetrie (Fernmessung).

Der Chip zur telemetrischen Messung wurde im Rahmen dieser Arbeit entwickelt,entworfen und vermessen. In Abb. 1.2 ist das Block-Diagramm des Telemetrie-Chips dargestellt.

Abb. 1.2: Nieren-Impedanz-Telemetrie-Chip

Schematisch ist der Chip in einen Digitaltei l und einen Analogteil gegliedert,wobei der Digitalteil ein spezielles digitales Modul enthält, welches eigens für denAnalogteil entworfen wurde „Analog-Kontroll“.

Der Digitalteil übernimmt die Steuerung des Chips, die Kommunikation mit derAußenwelt („Transmitter“, „Receiver“), die Zeitkontrolle („Watchdog und Timer“), dieSpeicherung von Status- und Kontrollinformation („Registerblock“), die Interpreta-tion externer Befehle und deren Ausführung („Interpreter“) und die Energieeinspa-rung mit Hi l fe von Taktschaltern („Clock Swi tch“) . Zusätzl ich kontrol l ier t derDigitalteil durch das Steuerwerk „Analog Control“ die Funktion des Analogteils, desanalogen Datenpfades.

Der Analogteil enthält zahlreiche Funktionen: ein Zener-Dioden-Array zum Spei-chern des Chip-Identifikations-Codes, eine Spannungsreferenz, einen 8-Bit-A/D-

FrontendRF-Transmitter

402MHz FM

FrontendLF-Receiver

132kHz100% AM

External CPUMP68HC05

optional

E2E1E0

R R E F

Chip

TXENB

TXDAT

RXENB

RXDAT

ADRDAT

E3

Crystal32kHz VSS

Digital

Analog Control

Watchdog - Timer

Interpreter Receiver

Register-Block Transmitter

Analog

Electrode-MUX Low Pass, Mixer

ADC 8 Bi t

Mult i functionalSample & Hold

Reference(Current, Bandgap)

Piecewise LinearSine Generator(analog+digital)

StepwiseSine Generator(analog+digital)

Zener Diode - ROMCurrent Control ledTriangle generator

E lectrodes

6 ClockSwitches

Battery2.2V-3V

max. 200µAVSS

V D D

12 1 Einleitung Technische Universität Berlin1.5 Kapitelübersicht Institut für Mikroelektronik


Umsetzer, einen Elektroden-Multiplexer, einen stromkontrollierten Dreiecksgenera-tor, eine multifunktionale Sample&Hold-Stufe, einen Generator stückweise linearerSinus-Funktionen und einen Generator stufenförmiger Sinus-Funktionen.

Realisierung Digi-tal Kontrollierter Analoger Schal-tungen

Die multifunktionale Sample&Hold-Stufe und die beiden geschalteten Sinus-Funk-tionsgeneratoren für Low-Power- und Low-Voltage-Anwendung werden als Prototy-pen Digital Kontrollierter Analoger Schaltungen vorgestellt, verglichen und in ihrenEigenschalten analysiert.

Externe Komponenten sind ein RF-Transmitter zum Senden der Messergebnisse,ein LF-Receiver zum Empfangen der Messaufträge, evtl. eine CPU, die später mitintegriert werden kann, eine Batterie, vier Mess-Elektroden zum Vierspitzen-Mes-sen des Organ-Widerstandes, ein 32-kHz-Quarz und ein Referenzwiderstand.

Durch die Digital Kontrollierte Analoge Schaltung können Widerstände im Bereichvon 10 Ω bis 20 kΩ im Frequenzbereich von 100 Hz bis 1 MHz gemessen werden.Durch die Sinusgeneratoren sind keine Ausgangsfilter nötig, die höheren harmoni-schen Frequenzen wegfiltern. Analoge Ausgangsfilter für diesen Frequenzbereichsind nur schwer zu realisieren. Der in lebendes Gewebe maximal injizierbare Stromist durch Normen gesetzlich auf nicht mehr als 25 µA festgelegt [5-13]. Dies istdurch die Ausgangsstufen der Sinusgeneratoren gewährleistet.

Die Vielzahl von Funktionen im Analogteil kann nur durch ein komplexes digitalesSteuerwerk realisiert werden und macht eine Digital Kontrollierte Analoge Schal-tung notwendig:

1. Power Down;

2. Abwarten einer Inititial-Zeit und andere Wartezeiten;

3. Offset-Kompensation;

4. Real- und Imaginärteil-Messung;

5. Messung des Batterieladungszustandes;

6. Kontrolle der Verstärkung;

7. einfache oder zweifache Messung;

8. Frequenzmessung;

9. kontinuierliche Messung für Offset-Bestimmung im Testmodus;

10. Register-Mess-Bit-Rücksetzung im Digitalteil für einzelne Messung.

1.5 KapitelübersichtAm linken Rand der Seiten gibt es des öfteren Stichwörter. Die Stichwörter dienen

der leichteren Orientation. Das Stichwort „Verwendung beim Entwurf in Kapitel 5“dient dazu anzuzeigen, wofür entsprechende Abschnitte beim Schaltungsentwurfverwendet werden.

In Kapitel 2 wird dargelegt, welche Komponenten und Größen in Analogschaltun-gen geschaltet werden, wo also überal l e in Digital tei l E inf luss nehmen kann.Ströme, Spannungen, Widerstände, Kapazitäten und Operationsverstärker wer-den mit Hilfe von analogen Schaltern geschaltet.

In Kapitel 3 wird die Schnittstelle zwischen Analog- und Digitalteil untersucht.Hier wird auf die Arbeitsmethoden von Digital-Designer und Analog-Designer einge-gangen, die für die jeweils anderen von Bedeutung sind.

Welche speziellen Anforderungen gibt es für den Digitalteil, damit er einen Ana-logteil kontrollieren kann?

Die analogen Schaltungen werden über Analog-Schalter beeinflusst. Es wirdgeklärt, wie diese Schalter realisiert werden, welche Eigenschaften sie haben und

Technische Universität Berlin 1 Einleitung 13Institut für Mikroelektronik 1.5 KapitelübersichtDigital Kontrollierte Analoge Schaltungen

welche Schalter für welchen Einsatz geeignet sind. Dabei werden verschiedeneTechnologien miteinander verglichen: CMOS 0.8 µm, 0.6 µm, 0.35 µm, 0.25 µm und0.12 µm. Genormte Vergleichskriterien müssen dazu erstellt werden. Wie entwirftman statische Schalter, wie entwirft man dynamische Schalter? Es wird eineUnterscheidung eingeführt zwischen Ladungsinjektion und Taktdurchgriff. Wiekann ein Analog-Designer seine Schaltung für unerläßliche digitale System-Simula-tionen modellieren (VHDL-AMS)?

In Kapi tel 4 werden d ie Signalstörungen aus dem Dig i ta l te i l im Analogte i lbeschrieben. Insbesondere digitale CMOS-Schaltungen stören wegen ihrer Strom-spitzen beim Schalten analoge Schaltungen. Die drei KopplungsmechanismenSignaleinkopplung, Einkopplung durch die Versorgungsspannung und Einkopplungüber das Substrat werden anhand der Literatur beschrieben. Der „blockende Inver-ter“ und der „dezentrale Taktschalter“ zur Energieeinsparung und damit zur Redu-zierung des Störpotentials des Digitalteils werden vorgestellt.

In Kapitel 5 werden zwei Digital Kontrollierte Analoge Schaltungen anhand vonzwei Sinus-Signal-Generatoren des Telemetrie-Chips zur Messung der Gewebe-Impedanz entworfen. Es wird vorgestellt, wie Matching mit vielen Nachkommastel-len zur Kodierung des Sinus-Signals realisiert werden kann. Welche üblichen Stan-dardmethoden gibt es, um Verhältnisse mit vielen Nachkommastellen auf einemChip zu realisieren? Wie kann man die Werte einer Sinus-Funktion auf viele Stellennach dem Komma genau darstellen? Welche Abtastraten erreichen welche Nichtli-nearität?

In Kapitel 6 werden die Messergebnisse der Schaltungen dargestellt und dieSchaltungen bewertet.

In Kapitel 7 wird eine Zusammenfassung der Ergebnisse gegeben. Eine Bewer-tung der Arbeit gegenüber dem Stand der Technik wird vorgenommen.

14 2 Geschaltete Größen Technische Universität Berlin2.1 Geschaltete Ströme Institut für Mikroelektronik


2 Geschaltete GrößenIn diesem Kapitel werden die Elemente (Komponenten oder Größen) vorgestellt,

die in analogen Schaltungen geschaltet werden können und bei denen eine digitaleSchaltung Einfluss nehmen kann.

Verwendung beim Entwurf in Kapi-tel 5

Geschaltete Ströme, geschaltete Spannungen und geschaltete Kapazitäten wer-den als Grundkomponenten bei der Implementierung in Kapitel 5 verwendet.

Fünf Größen kristallisieren sich heraus, die in integrierten Schaltungen geschaltetwerden: Ströme, Spannungen, Kapazitäten, Widerstände und Operationsver-stärker.

2.1 Geschaltete StrömeIn integrierten Schaltungen können Ströme sehr einfach geschaltet werden.

Ströme lassen sich außerdem leicht quer über den Chip schicken. Sie könnenunterwegs nicht verschwinden. Sie lassen sich einfach an- und abschalten und siesind durch Stromspiegel reproduzierbar. Mit Strömen lassen sich leichter Lei-stungsschalter real isieren. Ein Spannungsabfall für die Schalter trägt zwar zueinem Spannungsabfall bei, verfälscht aber nicht das Signal.

StromschalterIn Abb. 2.1 sind die vier Möglichkeiten dargestellt, wie der Strom in einem Strom-spiegel geschaltet werden kann. An den drei Anschlüssen eines MOS-TransistorsDrain, Source und Gate kann geschaltet werden. Mit einer Speicherkapazität CGMam Gate lassen Switched-Current-Schaltungen realisieren (SI).

Abb. 2.1: (1-4) Vier Möglichkeiten, in einer Stromspiegelschaltung den Strom zu schalten: an Drain, an Source, an Gate und an Gate mit Speicher-funktion (SI)

IREF

(1) Drain SwitchIO U T

swi

IREF

(2) Source SwitchIO U T

swi

IREF

(3) Gate Switch

IO U T

nswi

swi

IREF

(4) Gate Switch withMemory (SI)

IO U T

swi

C G M

Technische Universität Berlin 2 Geschaltete Größen 15Institut für Mikroelektronik 2.1 Geschaltete StrömeDigital Kontrollierte Analoge Schaltungen


Die Stromschalter sind Grundelemente bei der Implementierung der Schaltung inKapitel 5. Mit dem Drain-Schalter werden die Ströme des Dreiecksgeneratorgeschaltet (vgl. Abb. 2.1 (1) mit Abb. 5.16 auf Seite 100). Mit dem Source-Schalterwerden die Ausgangströme in den Sinusgeneratoren ein- und ausgeschaltet (vgl.Abb. 2.1 (2) mit Abb. 5.8 auf Seite 86). Mit dem Gate-Schalter werden verschie-dene Bias-Spannungen beim Stromspiegel geschal te t (vg l . Abb. 2.1 (3) mi tAbb. 5.19 auf Seite 104).

Drain-Schalter Der Schalter beim Drain (Abb. 2.1 (1), Drain Switch) ist der einfachste und geeig-net für statische Schalter (vgl. Abschnitt 3.4.1), die ihren Zustand selten ändern,z. B. bei Kalibierungen, die einmal durchgeführt werden.

Schalten an Drain durch das Signal ’swi’ produziert relativ viel Ladungsinjektionund Taktdurchgriff direkt am Signal. Für Schaltungen mit niedriger Versorgungs-spannung ist Schalten an Drain weniger gut geeignet, weil für hohe Ausgangsspan-nungen an Pin ’IOUT’ der Schalter nicht richtig leitet. Es entsteht ein Lücke in derLeitfähigkei t (Gap in Conductance), wodurch eine beträchtl iche Spannung amSchalter abfallen kann (vgl. Abb. 3.9 (b)). Die Weite und die Länge des Schalttran-sistors im Drain-Zweig unterliegen kaum Matching-Anforderungen. Wesentlich ist,dass der Spannungsabfall am Schalter nicht die Größe der Signalamplitude beein-trächtigt.

Dieser Schalter wird eingesetzt im IC zur Überwachung des plötzlichen Kindstodszur Kalibrierung einer Bandgapschaltung [2-4][A-7] (CMOS 0,8 µm). Das Prinzip-Schaltbild ist in Abb. 2.2 dargestellt. Es handelt sich um einen Spannungs-Strom-Umsetzer (Transconductance). Der Ausgangsstrom ’IOUT’ wird aus der Bandgap-spannung und dem Widerstand ’RREF’ erzeugt. Leitet man diesen Strom ’IOUT’ übereinen Lastwiderstand RLOAD gleichen Typs und gleicher Bauform wie ’RREF’, d. h.gibt es Matching, dann fällt an diesem Lastwiderstand eine Spannung ab, die pro-portional zur Bandgapspannung und zum Verhältnis von Lastwiderstand zu Refe-renzwiderstand ist.

Abb. 2.2: Kalibrierung einer Bandgapspannung mit einem Operationsverstärker und gewichteten geschalteten Strömen

Der Operationsverstärker regelt über den Transistor T1 die Spannung über denWiderstand RREF auf genau VBG. Zusätzlich wird am Knoten M ein Kalibrierungs-strom abgezogen oder dazugefügt, einstellbar in binären Stufen über die acht digi-

V D D A

VSSA

sp<3:0>

100/5

IO U T

+

-O P

V B G=1 .26V

sn<3:0>

100/5 100/5

100/510/5

10/5

10/0.8

100/20100/2048/2024/2012/206/20

100/2048/2024/2012/206/20

R REF=63kΩ

IREF= 2 0 µ AIB1= 2 µ A

IBLSB =0 .12µA IBMSB =0 .96µA

IC A L I B R A T I O N

Low Voltage Cascoded Current Mirror(very high output impetance)

Cal ibrat ion is done by adding current at M

Trans-conduc tance

M

IBIAS

T 1

T 2

T 3 T 4

T 5

T 6

T 1 0T 7 T 8

T 9 T 1 1

R L O A D

16 2 Geschaltete Größen Technische Universität Berlin2.1 Geschaltete Ströme Institut für Mikroelektronik


talen Signalleitungen ’sp<3:0>’ und ’sn<3:0>’ an den Drain-Schaltern. Die binärenStröme werden über die Stromspiegeltransistoren T2, T3, T4, T5, und T6 (großeLängen L=20 µm) aus dem Referenzstrom IREF abgeleitet, den sie selbst trimmen.Die Rückkopplung ist stabil, weil die Verstärkung kleiner als eins ist. Die Stromspie-geltransistoren verkleinern den Referenzstrom von 20 µA erst auf IB1=2 µA unddann auf den LSB Strom IBLSB= 0.12 µA. Für die Erzeugung von IOUT und IB1 wirdmit den Transistoren T7, T8, T9, T10 und T11 ein kaskadierter Low-Voltage Strom-spiegel ([2-12] S.137) verwendet. Das besondere hier ist, dass der Stromspiegelre-ferenztransistor T9 sein Gate-Potential am Drain von T8 abgreift. T8 bekommt seinGate-Potential von der MOS Diode T7 mittels eines Biasstroms IBIAS. Das Aus-gangspotential bei IOUT kann nun bis auf VDDA minus zweimal der Sättigungsspan-nung (Overdrive) ansteigen, ohne dass der Stromspiegel den Sättigungsbereichverlässt und damit seine Spiegeleigenschaften verliert.

Gate-SchalterBeim Schalten am Gate (Abb. 2.1 (3), Gate Switch) durch das Signal ’swi’ wirddie Verbindung zum Gate vom Ausgangstransistor getrennt. Das Gate muss danachdurch das Signal ’nswi’ mit VSSA verbunden werden, damit der Ausgangstransistorwirklich ausgeschaltet ist und vor allem bei Power-Down-Schaltern kein Reststrommehr fließen kann. Man braucht daher das komplementäre Schaltsignal ’ns’. Der„exponentielle“ Stromspiegel in Abb. 5.19 auf Seite 104 ist eine Anwendung einesStromspiegels mit Schalter am Gate. Die Transistoren TAA können nur am Gategeschaltet werden, da sie in der Stromreferenzseite des Stromspiegels sitzen.Jeder zusätzliche Spannungsabfall an einem etwaigen Stromschalter in Sourceoder Drain würde das Stromspiegelverhältnis verfälschen. Der Gate-Schalter ist alsstatischer Schalter bei niedrigen Versorgungsspannungen einsetzbar (Kap. 3.4.1).

Gate-Schalter mit Speicher

Der Stromspiegel mit Schalter am Gate und Speicherkapazität ist das Grundele-ment für die Schaltungsklasse „Schaltungen mit geschalteten Strömen“ (SwitchedCurrent, SI) [1-1][1-5]. Sie beruht auf einfachen Stromspiegeln, die ihren Stromdadurch halten, dass die Spannung in den Gate-Kapazitäten gespeichert wird. InAbb. 2.1 (4) (Gate Switch with Memory) ist die Grundzelle eines SI Stromspiegelszu sehen. In der Kapazität CGM wird die Gate-Spannung gespeichert und damit derStrom IOUT gehalten, wenn der Schalter S öffnet.

Das Rauschen bei SI-Schaltungen ist das gleiche wie bei Switched-Capacitor-Schaltungen (SC) und beträgt kT/C. SI-Schaltungen sind ungenauer, weil es keineGegenkopplung wie bei SC-Schaltungen durch Operationsverstärker gibt undMatching für Stromspiegel ungenauer ist als für Kapazitäten. Different iel le SI-Schaltungen sind nicht möglich, weil es in diesem Schaltungsprinzip keine Diffe-renzstufen gibt. Pseudo-differentielle Schaltungen sind denkbar, bei denen man dieSchaltung zweimal aufbaut, einmal mit dem Signal und einmal mit dem komplemen-tären Signal. Dafür ist das Schaltungsprinzip sehr einfach und schnell realisierbar.Eine Vielzahl von verschiedenen Funktionen werden mit Switched-Current Schal-tungen realisiert: ein 10-Bit ADC [2-1], ein programmierbares analoges SI-Wellenfil-te r [1 -6 ] , e in Ab tast -Hal teg l ied [1 -17 ] , e in U l t rascha l l s t rah l fo rmer mi t S I -Verzögerungsschaltung [1-26]. Ein analoger Rausch-Zufalls-Generator auf Grund-lage einer mathematischen rekursiven Formel ist in [2-2] und [2-3] dargestellt. Die-ses Schaltungstechnik wurde in [A-15] realisiert.

Source-SchalterDer Schalter im Source-Zweig (Abb. 2.1 (2), Source Switch) ist eine sehr ele-gante Methode, Ströme zu schalten. Im Stromspiegel-Referenzzweig muss einimmer geschlossener Schalttransistor eingebaut sein, damit die Stromspiegelver-hältnisse gleich bleiben. Da nicht am Gate geschaltet wird, bleibt die Gate-Span-nung konstant, d. h. die Ladungen verbleiben auf dem Gate. Der Spannungshub amSource des Stromspiegeltransistors zwischen ein- und ausgeschaltetem Zustandentspricht der meist kleinen Sättigungsspannung (Overdrive). Daher kann der Tran-sistor schnell ein- und ausgeschaltet werden. Insbesondere in einer Strombankkönnen alle Stromausgangstransistoren das gleiche Gate-Potential besitzen undtrotzdem einige ausgeschaltet werden. Störungen durch Ladungsinjektion oder

Technische Universität Berlin 2 Geschaltete Größen 17Institut für Mikroelektronik 2.2 Geschaltete SpannungenDigital Kontrollierte Analoge Schaltungen

Taktdurchgriff sind gering, weil das Source nicht direkt mit dem Signal verbundenist. Der Source-Schalter ist daher gut als dynamischer Stromschalter geeignet(Kap. 3.4.2).

Die Schalttransistoren im Source-Zweig unterliegen allerdings strengen Anforde-rungen an das Matching, d. h. alle Strompfade im Stromspiel müssen die Schalt-t ransistoren haben, und ebenso müssen sie in ihrer Weite an die Weite ihresS t r o m s p i e ge l t r a n s i s t o r s an g ep a s s t s e i n . Ve r w e nd e t w i r d d i e s e A r t v o nSchalttransis toren bei den Sinusgeneratoren im Chip zur Messung der Gewebeim-pedanz von transplantierten Nieren in Kapitel 5. Ein PMOS Stromspiegel dazu ist inAbb. 5.8 Seite 86 dargestellt. Der Transistor Tswin wird mit dem Signal ’swoff’ an-und ausgeschaltet. In den drei Stromreferenzweigen sitzen aus Matching-Gründenjeweils ein Source-Schalttransistor. Sie sind immer eingeschaltet.

2.2 Geschaltete SpannungenIn integrierten Schaltungen werden Spannungen leistungslos geschaltet, damit

vom Eingangspin zum Ausgangspin über den Schalter keine Spannung abfäll t.Daher ist der Ausgangspin des Schalters hochohmig beschaltet. Spannungsschal-ten kommt u. a. in analogen Multiplexern, in Abtaststufen, in analogen Teststruktu-ren, Referenzspannungsselektion oder in Abgriffen von Widerstandsreferenzkettenvor. Besonders schwierig ist das Schalten von Spannungen bei niedriger Versor-gungsspannung, weil dann die Schalter nicht richtig funktionieren. Wie man Schal-ter für extrem niedrige Versorgungsspannungen realisiert, ist in [2-5] bis [2-8]beschrieben. Dort sind Clock Booster und Bootstrapped Taktschalter vorgestellt.Eine Zusammenfassung findet sich in [3-1] Kapitel B.


Als Beispiel für geschaltete Spannungen kann das Schalten im Gate-Zweig einesStromspiegels genannt werden. Dies ist in Schaltung Abb. 5.8 auf Seite 86 zusehen. Drei verschiedene Gate-Spannungen ’Von’, ’Vrise’ und ’Vfall’ von drei Refe-renzzweigen eines Stromspiegels können auf den Ausgangstransistor Tn über dieSchalter ’swon’ ’swrise’ und ’swfall’ leistungslos geschaltet werden.

2.3 Geschaltete WiderständeWiderstände zu schalten ist relativ schwierig, weil der Schalter selbst einen nicht

unerheblichen Widerstand darstellt. Dies kann u. U. mit Dummy-Schaltern ausgegli-chen werden.

Verwendung beim Entwurf

Geschaltete Widerstände werden verwendet bei der Digital Kontrollierten Analo-gen Schaltung in [2-4],[A-7], um den Offset eines Operationsverstärkers automa-tisch zu kalibrieren.

R-2R Umsetzer Ein klassisches Beispiel dazu sind die R-2R-Digital-Analog-Umsetzer, die auseinem speziellen Widerstandsnetzwerk bestehen. Hier wird über ein Leiternetz-werk mit ausschl ießlich gleichen Elementen einem Widerstände R und einemWiderstand 2R, die leicht „matchend“ realisiert werden können, binär jede Teilspan-nung erzeugt ([2-11], S. 798). In Abb. 2.3 ist ein 4-Bit-R-2R-Umsetzer gezeigt. Zwi-s c h e n d e r R e f e r e n z s p a n nu n g V R E F u n d a n a l og e r M a s s e V G N D A i s t d a sLeiternetzwerk aus R und 2R aufgespannt. Zwei Vorteile sind offensichtlich. Zumeinen halbiert sich im Leiternetzwerk an jedem weiteren Knoten die Referenzspan-nung VREF. Man kann durch Erhöhung der Knoten die Auflösung des Umsetzersverbessern. Über die Schalter ’d0’ bis ’d3’ können die gewünschten Spannungsan-teile neutral auf VGNDA oder auf den negativen Summationseingang des Operati-onsverstärkers gelegt werden. Zum anderen ist der Eingangswiderstand desLeiternetzwerks von VREF aus gesehen immer gleich, und zwar 2R, unabhängigdavon, wie viele Stufen der Umsetzer besitzt, und unabhängig von der Schalterstel-

18 2 Geschaltete Größen Technische Universität Berlin2.3 Geschaltete Widerstände Institut für Mikroelektronik


lung. Über die Dummy-Schalter ’dummy’, die immer geschlossen sind, wird derSpannungsabfall über die Schalter ’d0’ bis ’d3’ berücksichtigt.

Abb. 2.3: Strukturbild eines 4-Bit R-2R Umsetzers

Offset-Kalibrie-rung

Ist Matching nicht gefordert, so sind kann das Schalten von Widerständen auchnützlich sein, wie z. B. bei einer Offset-Kalibrierung aus dem Chip [2-4],[A-7] für dieÜberwachung und Schutz vor dem plötzlichen Kindtod. Drei Herzkanäle und einAtemkanal haben dort sehr kleine Eingangssignale, die im schlimmsten Falle eineVerstärkung von 3 000 bzw. 100 000 benötigen. Eine Offset-Kalibrierung ist nötigund wurde mit der Schaltung aus Abb. 2.4 realisiert. Mittels zweier hintereinander-geschalteter getrimmter Operationsverstärker konnte die gewünschte Verstärkungerreicht werden. Die Offset-Kalibrierung funktionierte so gut, dass bei der größtenVerstärkung das Eigenrauschen der Schaltung zwar schon dominierte, aber trotz-dem der Mit telwert des Rauschen, d. h. der Offset, auf null kal ibr iert werdenkonnte. Die Offsetkalibrierung kann durch eine digitale Logik selbstständig gesteu-ert werden.

Abb. 2.4: Offset-Kalibrierung mit geschalteten Widerständen in einem Schalt-kreis für die Überwachung des plötzlichen Kindstodes

Vout+

-O P

RF

2R

d0

2R

V REF

24

du

dum

my

V GNDA

d2 d1

2R 2R

RR

d3

2R

RR

V REF

V REF

21

V REF

22

V REF

23

dum

my

dum

my

dum

my

V D D

T N W/L=10 /24Vinp

V S S

Vinn

Vout

T P

T I W/L=10 /10Vbias

II

IP IN

TMnW/L=10/36 TMp

RN =1.6kΩRP=1.6kΩ

RPtune

VNVPR Ntune

outputstage

V S S

VPsp<7:0>

<7>

<6>

<5>

<4>

<3>

<2>

<1>

<0>

12.9 k Ω 40/1

40/1

40/1

40/1

40/1

40/1

40/1

40/1

6.5 k Ω

3.3 k Ω

1.7 k Ω

0.89 k Ω

0.48 k Ω

0.27 k Ω

0.16 k Ω

VNsn<7:0>

<7>

<6>

<5>

<4>

<3>

<2>

<1>

<0>

12.9 k Ω40/1

40/1

40/1

40/1

40/1

40/1

40/1

40/1

6.5 k Ω

3.3 k Ω

1.7 k Ω

0.89 k Ω

0.48 k Ω

0.27 k Ω

0.16 k Ω

Voutn

Technische Universität Berlin 2 Geschaltete Größen 19Institut für Mikroelektronik 2.4 Geschaltete KapazitätenDigital Kontrollierte Analoge Schaltungen

Die Funktionsweise der Schaltung ist wie folgt. Eine PMOS-Differenz-Stufe arbei-tet gegen einen Stromspiegel aus NMOS-Transistoren, die mit ihren Source-Anschlüssen die zwei Widerstände RP und RN besitzen. Parallel zu diesen Wider-ständen sind zwei schaltbare Widerstandsketten geschaltet worden, die rechts inder Abbildung zu sehen sind. Über die Schalter sp<7:0> und sn<7:0> können dieWiderstände dazu- oder abgeschaltet werden. Somit kann leicht das Stromspiegel-verhältnis beeinflusst und damit der Offset abgeglichen werden.

2.4 Geschaltete KapazitätenVerwendung beim Entwurf in Kapi-tel 5

Um einen ausreichend großen Frequenzbereich zu erreichen, müssen im Dreieck-generator in Abb. 5.16 auf Seite 100 binärgewichtete Kapazitäten Cslave und Cma-

ster dazu oder weggeschaltet werden. Geschaltete Kapazitäten werden intensiveingesetzt bei der multifunktionalen Sample&Hold-Stufe in Abb. 2.9 für Verstär-kungseinstellung, Offsetkompensation und Messung des komplexen Gewebewider-standes. Sie benötigen eine komplexe digitale Ansteuerung.

SC-Filter Kapazitäten sind wohl die am häufigsten geschalteten Bauelemente. Mit soge-nannten „Switched-Capacitor-“ oder „SC“-Schaltungen lassen sich vielfältige Funk-tionen realisieren, insbesondere zeitdiskrete Filter. Die Idee von SC-Schaltungenim Vergleich zu zeitkontinuierl ichen Schaltungen, ist die, dass die Widerständeeiner zeitkontinuierlichen Schaltung durch geschaltete Kapazitäten ersetzt werden.

Abb. 2.5: Zeitkontinuierlicher Integrator mit einem Widerstand RS und einer Rückkoppelkapazität CF und der äquivalente Schaltkreis in SC Technik mit der mit einer Frequenz fS geschalteten Kapazität CS und der Rückkoppelkapazität CF

In Abb. 2.5 ist gezeigt, wie der Eingangswiderstand RS eines Standard-Integra-tors durch die geschaltete Kapazität CS mit einer Schaltfrequenz fS ersetzt wird.Widerstand, Schaltfrequenz und Kapazität hängen durch Gl. (2.1) zusammen.

(2.1)

Ein Vorteil von SC-Schaltung ist der, dass ausschließlich ein Bauelement, näm-lich die Kapazität, verwendet wird und daher ein sehr gutes Matching für verschie-dene Schaltungen erreicht wird. Die Knickfrequenzen hängen von der Taktfrequenzund von Kapazitätsverhältsnissen ab. Durch die Frequenz kann die Schaltung inihrer Bandbreite getrimmt werden.

In Abb. 2.6 ist eine günstige Realisierung der geschalteten Kapazität bei zweihintereinander geschalteten Integratoren zu sehen. Mittels vier Schalter, die durchdie Taktsignale φ1 und φ2 angesteuert werden, und querliegender Kapazität CS wirdder Widerstand RS realisiert. Diese Schaltung ist für niedrige Versorgungsspannun-gen gedacht, weil fast alle Schalter bis auf S1 und S5 gegen VREF (=VSS, z. B.)schalten und somit immer im Leitfähigkeitsbereich bleiben. Schwierig wird es für

VREF

Vout

C S

C F

VREF

Vin

VREF

fS+

-O P

Vout

R S

C F

VREF

Vin

VREF

+

-O P

RS1

CS fS-------------=

20 2 Geschaltete Größen Technische Universität Berlin2.4 Geschaltete Kapazitäten Institut für Mikroelektronik


die Schalter am Eingang jeder Abtaststufe, die bei niedrigen Spannungen Leitfähig-keitsprobleme bekommen. Ein Lösung dafür können die geschaltete Operationsver-stärker aus Abschnitt 2.5 sein.

Abb. 2.6: Zwei Standard Switched Capacitor Integratoren hintereinanderge-schaltet

Die Takte φ1 und φ2 sind zwei nichtüberlappende Takte. Diese Takte können mitfolgender Schaltung in Abb. 2.7 erzeugt werden; das ist dann auch schon dergesamte Digitalteil, der für SC-Schaltungen benötigt wird: Zwei NOR-Gatter, dieüber Laufzeit-Inverter rückgekoppelt werden. Mittels der Laufzeit-Inverter kann dieÜberlappungsfreiheit definiert werden.

Abb. 2.7: Erzeugung der nicht überlappenden Takte für einen Switched Capacitor Filter

Das Design erfolgt wegen des einfachen Digitalteils direkt durch Schaltplanein-gabe (Schematic Entry).

SC-Schaltungen können leicht voll differentiell aufgebaut werden, was insbeson-dere für niedrige Versorgungsspannung notwendig ist.

Weitergehende Literatur zu SC-Filtern ist zu finden unter [2-11] S. 728 ff., [2-12]S. 389 ff. oder [2-13] S. 394 ff..

Σ∆-ModulatorEine wichtige Anwendung für SC-Schaltungen sind Σ∆-Umsetzer ([2-11] S. 838 ff.,[2-14]), hochgenaue Analog-Digital-Umsetzer. Bei diesen Schaltungen wird dieLadung auf einer Abtastkapazität im Gleichwicht gehalten, wobei das Eingangssi-gnal die Ladungen aus dem Gleichgewicht bringt. Durch trickreiche Zählalgorith-men de r nega t i ven und pos i t i ven Ladungspake te , d i e zu r E rha l t ung desGleichgewichts nötig sind, kann der gewandelte digitale Wert ermittelt werden. In

+

-OP1

VR E F

VoutC s

C F

S1, φ1

S2, φ2 S3, φ1

S4, φ2

NextStage

VR E F VR E F

+

-OP2

VR E F

C s

C F

S5, φ2

S6, φ1 S7, φ2

S8, φ1

Difficult To Realise@ Low Vol tage

VR E F VR E F

InputStage

Diff icult To Realise@ Low Vol tage

NextStage

S9, φ1

Difficult To Realise@ Low Vol tage

Vin

VR E F

clk nφ1

φ2nφ2

φ1

φ1

φ2

clk

T N O N O V E R L A P

T D E L A Y +T N O N O V E R L A P T N O N O V E R L A P

T D E L A Y

Technische Universität Berlin 2 Geschaltete Größen 21Institut für Mikroelektronik 2.4 Geschaltete KapazitätenDigital Kontrollierte Analoge Schaltungen

Sigma-Delta-Umsetzern sind Analogteil (Σ∆-Modulator) und Digitalteil (digitales Fil-ter) vollkommen voneinander getrennt und können jeder für sich entworfen werden.Es ist hier das erfolgreiche Prinzip verwirklicht, möglichst viele analoge Funktionenin den Digitalteil zu verlagern.

Charge Scaling DAC

Ladungsskalierende Digital-Analog-Umsetzer sind eine beliebte Architektur fürUmsetzer ([2-11] S. 805 ff.). In Abb. 2.8 (1) ist die prinzipielle Struktur eines 3 BitCharge Scaling Digital-Analog-Umsetzers dargestellt.

Abb. 2.8: (1-3) Struktur eines 3 Bit Charge Scaling DACs (1) mit den kapazitiven Teilerverhältnissen für den Digital-Code „010“ (2) und den Code „101“ (3)

Bei Charge Scaling DACs werden binär gewichtete Kapazitäten verwendet. DieSchalter ’d0’ bis ’d2’ können die Kapazitäten 0.5 pF, 1 pF und 2 pF einmal gegenVDD oder VSS schalten. Dadurch stellt sich ein variabler kapazitiver Spannungstei-ler am positiven Eingang des als Spannungsfolger geschalteten Operationsverstär-kers ein. In Abb. 2.8 (2) und (3) sind zwei mögliche Spannungsteilerverhältnissegezeigt.

Multifunktionale Sample&Hold Stufe

Durch Kombination von SC-Schaltungen und einem komplexeren Digitalteil kön-nen multifunktionale Schaltungen entstehen. In Abb. 2.9 ist die multi funktionaleSample&Hold-Stufe (S&H), des Chips zur telemetrischen Messung der Nierenimpe-danz zu sehen (vgl. Abschnitt Abb. 1.4, [A-11]). Mit dem entsprechenden dazu ent-wicke l ten Dig i ta l te i l wi rd s ie zur Digi ta l Kontro l l ier ten Analogen Schal tung .Geschickte Ansteuerung der Schalter durch den Digitalteil kann fünf verschiedeneFunktionen in dieser S&H-Stufe bewirken, die in Funktionsblöcken zusammenge-faßt sind. Dies ist möglich mit nur einem Operationsverstärker.

Bei den Funktionen handelt es sich um 1. die Abtastung, die Verstärkung undSummation der differentiellen Eingangssignale ’Vinp’ und ’Vinn’ mit Wandlungvon differentiell nach single-ended, 2. die Inaktivitäts- und Lösch-Funktion, 3. dieOffset-Kompensation erster und zweiter Ordnung, 4. die Offset-Messung und 5.die Batteriespannungsmessung.

V D D

Vout2 pF

V S S

+

-O P1 pF 0.5pF 0.5pF

reset

(1) (2)

V S S

V D D

Vout

Code: "010"

1 pF

3 pF

V S S

V D D

Vout

Code: "101"

2.5 pF

1.5 pF

(3)

d2 d1 d0

22 2 Geschaltete Größen Technische Universität Berlin2.4 Geschaltete Kapazitäten Institut für Mikroelektronik


Abb. 2.9: Multifunktionale Sample&Hold-Stufe

Zu 1.) Bei der Grundbeschaltung des OPs handelt es sich um einen Integrator. ImRückkopplungszweig sitzen fünf Kapazitäten, 1xC, 1xC, 2xC, 4xC und 8xC. Inihnen wird die Ladung des Integrators aufsummiert. Durch die Schalter ’gain8’ bis’gain0.5’ können die Kapazitäten dazu- oder weggeschaltet werden, wodurch dieVerstärkung der S&H-Stufe in binären Stufen eingestellt wird.

Die Schalter ’gain4’ bis ’gain0.5’ sind in Serie angeordnet. Dies reduziert zumeinen die parasitären Kapazitäten der Schalter, die sich besonders bei größter Ver-stärkung mit kleinster Rückkoppelkapazität 1xC auswirken. Ebenso werden dieLeckströme durch die Source- und Draingebiete reduziert, die bei hohen Tempera-turen sehr groß werden und dann bei großen Abtastzeiten ins Gewicht fallen.

Das E ingangss igna l w i rd m i t be i gesch lossenen Scha l t e rn ’samp le ’ und’set_gnda’ differentiell als Ladungen gegenüber dem Bezugpotential VGNDA mitden Kapazitäten CP und CN abgetastet. Öffnen nun die Schalter ’sample’ und’gnda’ und schließen die Schalter ’disch’ und ’hold’, so werden die Differenzladun-gen auf den Knoten M gebracht und erscheinen durch die Rückkopplung des Ope-rationsverstärkers bei den Speicherkapazitäten. Mehrmaliges Wiederholen diesesVorgangs ohne zwischenzeitliches Schließen des Schalters ’clear’ ’führt zur Sum-mation und Mittelung des Eingangssignals.

Zu 2.) Über den Schalter ’clear ’ können alle Kapazitäten entladen werden. DerOperationsverstärker wird dann als Spannungsfolger betrieben. Diese Löschfunk-tion kann während der Ablaufsteuerung mehrmals betätigt werden, z. B. zwischenOffsetkompensation und Batteriemessung.

Zu 3.) Die Offset-Kompensation wird über die Schalter ’os1’ bis ’os5’ realisiert.Während der Clear-Funktion stellt sich als Ausgangsspannung Vout der Offset des

+

-O P

Vinp

sensit ive point M

V G N D A V G N D A V G N D AV B A N D G A P

Vinn

V G N D A

V D D

Vout

clear

holdsample

sample

sample_vdd

sample_vbg

set_gnda

Cp= 8xC

Cn= 8xC

C OS1 C OS2

os1

os2

os3

os4

os5

1xC

1xC

2xC

4xC

8xC

GA

IN

ga in0.5

gain1

gain2

gain4

(gain8)

M

B A T T E R Y C H E C KO

FF

SE

T

S A M P L E

reduced parasi t ic R at M

C parasit ic

bot tom platetowards Vout !

switches toward M, C toward Vout! !

d isch

Cparasit ic

Technische Universität Berlin 2 Geschaltete Größen 23Institut für Mikroelektronik 2.5 Geschaltete OperationsverstärkerDigital Kontrollierte Analoge Schaltungen

Operationsverstärkers ein. Schalter ’os1’ dabei ist geschlossen. Schließt nun derSchalter ’os2’, während ’os3’ bis ’os4’ geöffnet sind, so wird der Offset in der Kapa-zität COS1 gespeichert. Öffnen nun die Schalter ’os1’ und ’os2’ und schließt ’os3’,so wird der positive Eingang des Operationsverstärkers um die Offsetspannung kor-rigiert, so dass der Offset am Ausgang verschwindet (Offsetkompensation 1. Ord-nung). In einer zweiten Stufe kann mit den Schaltern ’os4’ und ’os5’ eine weitereOffset-Kompensation nach dem gleichen Prinzip durchgeführt werden, um eineneventuellen Rest-Offset zu kompensieren (Offset-Kompensation 2. Ordnung).

Zu 4.) Mit dieser Funktion kann die Messung des Offsets der Schaltung durchge-führt werden. Es handelt sich dabei um einen Testmodus, um die Güte und Qualitätder neuartigen Offset-Kompensationsschaltung zu prüfen. Bei einem Eingangssi-gnal von 0 V, d. h. bei geöffneten Schaltern ’sample’ und geschlossenem Schalter’disch’, wird die Verstärkungs- und Summationsfunktion benutzt und der Offset auf-summiert. Dies ermöglicht den Offset zu messen und zu qualifizieren ohne Offset-Kompensation, mit Offsetkompensation 1. Ordnung und mit Offsetkompensation 2.Ordnung.

Zu 5.) Die letzte Funktion ist das Messen der Versorgungsspannung mit gerin-gem Stromverbrauch. Das Problem des Messens der Versorgungsspannung im All-gemeinen is t , dass die Versorgungsspannung se lbst zu groß is t für üb l icheEingangsstufen einfacher Operationsverstärker. Die Versorgungsspannung mussalso heruntergeteilt werden in den Eingangsbereich von Operationsverstärkern.Widerstandsteiler haben den Nachteil, einen Querstrom fließen zu lassen. Bessersind kapazitive Teiler. Die Schaltung in Abb. 2.9 benötigt nur die zwei zusätzlichenSchalter ’sample_vdd’ und ’sample_vbg’, um die Versorgungsspannung VDD herun-terzuteilen. Eine zweifache Mittelwertbildung kann durchgeführt werden: erst eineMittelwertbildung VMW1 zwischen VDD und VBANDGAP und danach eine weitere Mit-telwertbildung VMW2 zwsichen VMW1 und aberfalls VBANDGAP. Dies ist nötig, um dieAusgangsspannung VOUT in den Eingangsbereich des folgenden A/D-Umsetzers zubringen. Erreicht wird dies wie folgt: Die Versorgungsspannung ’VDD’ und der Band-gap-Referenzspannung ’VBANDGAP’ wird bei geschlossenen Schaltern ’sample_vdd’und ’sample_vbg’ in den Kapazitäten CP bzw. CN gespeichert. Durch Öffnen derSchalter ’sample_vdd’ und ’sample_vgb’ und Schließen von ’disch’ wird der ersteMittelwert von ’VDD’ und ’VBANDGAP’ auf CN und CP gebildet. Öffnen von ’disch’,Schließen von ’sample_vbg’, wieder öffnen von ’sample_vbg’ und nochmaligesSchließen von ’disch’ führt zur zweiten Mittelwertbildung VMW2. Die Verstärkung derSchaltung, einstellbar freie Auswahl der Schalter ’gain0.5’ bis ’gain4’ muss beimMessen der Versorgungsspannung auf einen festen Wert gebracht werden, damitVOUT nicht übersteuert, eine weitere kleine Aufgabe für den Digitalteil.

Zur Ansteuerung dieser multifunktionalen Sample&Hold-Stufe ist ein komplexesdigitales Steuerwerk nötig Zusammen ergibt das eine Digital Kontrollierte AnalogeSchaltung. Das dazugehörige Steuerwerk ist in [3.1] Kap. A beschrieben.

2.5 Geschaltete OperationsverstärkerVerwendung beim Entwurf in Kapi-tel 5

Geschaltete Operationsverstärker sind die letzten geschalteten Komponenten.Operationsverstärker werden beim Entwurf in erster Linie verwendet, um in denPower-Down-Modus zu schalten, so z. B. die Treiber-Operationsverstärker ’buf ’ desDreiecksgenerators in Abb. 5.16 auf Seite 100. Bei kurzen Power-Down-Zeiten kön-nen die Operationsverstärker schneller wieder einschalten.

Wie es bei SC-Schaltungen deut l ich geworden ist, gibt es Probleme mit denSchaltern bei niedrigen Versorgungsspannungen. Der Eingangsschalter jeder SC-Filterstufe hat Probleme, nicht in die Leitfähigkeitslücke zu geraten (vgl. Abb. 2.6und Abb. 3.9b auf Seite 38). Daher gibt es die Idee, diesen Schalter in den vorgela-

24 2 Geschaltete Größen Technische Universität Berlin2.5 Geschaltete Operationsverstärker Institut für Mikroelektronik


gerten Operationsverstärker zu verlagern. Oder anders ausgedrückt: auf den Schal-t e r zu verz ich ten und den Opera t ionsvers tä rker zwi schen den Zus tändenhochohmig und leitend am Ausgang hin und her zu schalten [2-15], [2-16]. InAbb. 2.10 ist die verbesserte Schaltung aus Abb. 2.6 zu sehen. Die Eingangsschal-ter sind in die schaltbaren Operationsverstärker gewandert. Durch geschickte Wahlder Referenzen in der Eingangsstufe kann hier eine Verstärkung von 2 realisiertwerden. Auf einen allerersten abtastenden Eingangsschalter, der das Problem derLeitfähigkeitslücke hat, kann leider nicht verzichtet werden. In [3-1] Kap. B werdenSchaltungsmöglichkeiten für diese Low-Voltage-Schalter aufgezeigt.

Abb. 2.10: Geschaltete Operationsverstärker integrieren den Eingangsschalter der nächsten Stufe. Nur der allererste Abtastschalter bleibt weiterhin schwierig.

Der Schaltplan eines schaltbaren Operationsverstärkers ist in Abb. 2.11 darge-stellt. Es handelt sich hier um einen einfachen Operationsverstärker mit PMOS-Dif-ferenzeingangstufe, mit aktiver Stromlast am Ausgang (Transistor T8) und mit einerKompensationskapazität CCOMP. Die Transistoren T8 und T9 müssen hochohmiggeschaltet werden. Damit ist dann der Ausgang hochohmig. Ist das Schaltsignal φauf logisch null, so öffnet der Schalter T10. T9 wird ausgeschaltet und es schließtder Schalter T5, so dass die Transistoren T6, T7 und T8 ausgeschaltet werden.

Die Transistoren T8 und T9 arbeiten mit ihrer Source-Spannung niemals imBereich der Leitfähigkeitslücke und können damit am Ausgang Vout den gesamtenSpannungsbereich von VDD bis VSS weniger zweier Sättigungsspannungen abdek-ken. Im hochohmigen Zustand sollte die Spannung der Kompensationskapazität

+

-O P 1Vin

V REF

VoutCs

C F

S1, φ1

S2, φ2 S3, φ1

S4, φ2

NextStage

V REF/2 VREF

+

-O P 2

V REF

Cs

CF

S6, φ1 S7, φ2

S8, φ1

Switch replaced by highoutput impedance of OP1

V REF V REF

InputStage

A sampling switchcannot be avoided

S O P 1 , φ2S O P 2 , φ1

di f ferent reference vol tages ininput stage get a gain of 2

NextStage

V REF/2

low dynamicinput voltage Vin

Technische Universität Berlin 2 Geschaltete Größen 25Institut für Mikroelektronik 2.5 Geschaltete OperationsverstärkerDigital Kontrollierte Analoge Schaltungen

CCOMP erhalten bleiben, um beim Einschalten ein schnel les Einschwingen zuermöglichen.

Abb. 2.11: Schaltplan eines geschalteten Operationsverstärkers mit dem Taktsignal φ

Die Schaltung ist single-ended gezeigt. Sie muss unbedingt bei niedrigen Versor-gungsspannungen voll differentiell aufgebaut werden.

T1

Vip

V S S

Vin

VoutT2

T7

T4T3

C C O M P

T8

T9

T10

V D D

IBIAS φ

φ

Charge in CC O M Pshould be held

stable in tr istate forfast sett ing t ime!

= T8 and T9 have source never in theforbi t ten range and can thereforeoperate the whole range

T5 T6

26 3 Digital-analoge Schnittstelle Technische Universität Berlin3.1 Simulationsmethoden Institut für Mikroelektronik


3 Digital-analoge SchnittstelleIn diesem Kapitel wird die Schnittstelle zwischen Analog- und Digitalteil genauer

betrachtet. Aus verschiedenen Gründen ist diese genaue Betrachtung sinnvoll. Zumeinen werden Analog- und Digitalteil mit völlig verschiedenen Programmen (Tools)entworfen und unterl iegen einem unterschiedlichen Design-Flow, insbesonderewenn man Semi-Custom-Digital-Schaltungen betrachtet. Es wird der Entwurf vondigitalen Steuerwerken behandelt, Eigenschaften von analogen MOS-Schalternbetrachtet und Qualitätskriterien für analoge Schalter vorgestellt.


Digitale Steuerwerke werden in den beiden Sinusgeneratoren (vgl. Abb. 5.6 aufSeite 84) und zur Ansteuerung des sonst igen analogen Teils verwendet (vgl .Abb. 6.14 auf Seite 125). Analoge Schalter werden durch den ganzen Entwurf hin-weg für die Einflussnahmen des Digitalteils im Analogteil verwendet.

3.1 SimulationsmethodenDigital-Simulato-ren für analoge Schaltungen

Es besteht die Möglichkeit, analoge Schaltungsteile durch Verhaltensmodelle inden Hardwarebeschreibungssprachen VHDL [3-2][3-3] oder Verilog [3-4] zu model-lieren. Es gibt eine Vielzahl von frei zugänglichen VHDL-Paketen, z. B. mathemati-sche Pakete oder VHDL-AMS (VHDL für Analog und Mixed-Signal) ([3-10][3-11][3-12] ) mi t denen d ie Scha l tungen sogar b is auf Baue lementeebene herunterbeschrieben werden können. Mit digitalen Simulationsprogrammen wie Modelsim[3-5], Verilog-XL [3-6], Summit [3-7], HDL-Designer [3-8] ließen sich diese Modelledes Analogteils zusammen mit dem Digitalteil simulieren.

Schwierigkeiten bestehen im zeit l ichen Aufwand der Modell ierung und in derGenauigkeit des Modells. Für prinzipielle Systemsimulationen bei großen digitalenSchaltungen ist ein Modell des Analogteils in einer Hardwarebeschreibungsspracheunerläßlich. Diese Modelle sind zu grob, als dass sie wirklich die Funktion des Ana-logteils überprüfen können. Es wird die Zusammenarbeit des Analogteil mit demDigitalteil getestet. Die detaillierte Modellierung mit VHDL-AMS ist zu aufwändig,weil es noch keine automatischen Umsetzer gibt, die Spice-Netzlisten in VHDL-AMS-Netzlisten umsetzen, und die Halbleiterherstel ler keine Transistor-Modell-Parameter für VHDL-AMS zur Verfügung stellen.

Analog-Simulato-ren für digitale Schaltungen

Des weiteren besteht die Möglichkeit digitale Schaltungsteile analog oder besser-gesagt transient zu simulieren, d. h. mit analogen Simulatoren wie Spice [3-13],[3-14],[3-16] Spectre [3-17], Saber [3-18], Eldo [3-19] oder Titan [3-20]. Dies ist nurfür sehr kleine digitale Schaltungen möglich. Andernfalls sprengen zu hohe Simula-tionszeiten den Rahmen des Handhabbaren. Die Simulationszeiten sind u. a. des-halb so hoch, weil die Kennlinien der Transistoren in den digitalen Gattern immervollständig durchfahren werden und die Konvergenz der Simulation schwierig ist.

Mixed-Signal-Simulatoren

Die Lösung besteht in sogenannten „Mixed-Mode“-Simulationen, d. h. gemischtdigitalen und analogen Simulationen. Die analogen und die digitalen Schaltungs-teile werden mit ihrem Analog- bzw. Digital-Simulator simuliert. Beide Simulatorentauschen dabei Simulationsdaten und -ergebnisse aus. Ein Analog-Simulator undein Digital-Simulator, die gemeinsam von einem Interface angesteuert werden,simulieren im Hintergrund. In der Praxis sieht dies so aus, dass meist das grafischeInterface eines Analog-Simulators (Analog-Artist-Simulation bei Cadence) wieSpectre, Titan oder Eldo die Ansteuerung für eines Digitalsimulator wie Verilog,Verilog XL oder Modelsim übernimmt. Man spricht dann von z. B. einer Spectre-Verilog XL Simulation [3-21]. Das Austauschen von Simulationsdaten zwischendem analogen und dem digitalen Simulator benötigt viel Rechenzeit. Neueste Ent-wicklungen führen zu echten Mixed-Signal-Simulatoren, wo ein Simulator, d. h. ein

Technische Universität Berlin 3 Digital-analoge Schnittstelle 27Institut für Mikroelektronik 3.2 Komponenten der SchnittstelleDigital Kontrollierte Analoge Schaltungen

Kernel, sowohl analoge als auch digitale Schaltungen gleichzeitig simulieren kann.Das Programm-Paket AMS-Designer [3-22] der Firma Cadence stellt einen solchenSimulator zur Verfügung. Die Simulat ionszeiten sind etwa die Summe aus derSimulationszeit für den Analogteil und für den Digitalteil.

Schnittstellenele-mente

Für Mixed-Signal-Simulationen müssen Schnittstellenelemente (Mixed-Signal-Interface) definiert werden, die die Simulationsdaten und -ergebnisse des analogenSimulators in die des digitalen Simulators übersetzen, bzw. umgekehrt. Für eineSpectre-VerilogXL-Simulation besitzen die Schnittstellenelemente wenige einstell-bare Parameter, wie Schwellen und Anstiegszeiten, die aber für jedes Signal zwi-schen Analog- und Digitalteil mühsam einzeln per Hand ermittelt werden müssen.Dies legt die Notwendigkeit nahe, dass alle Signale, die zwischen Analog- und Digi-talteil verlaufen, gleichartig entworfen werden müssen. Ist dies der Fall, braucht nureine einheitliche Schnittstelle (Unit-Mixed-Interfaces) definiert zu werden.

3.2 Komponenten der SchnittstelleDie eigentliche Problematik mit gemischt analogen und digitalen Simulationen

liegt aber nicht in der Frage des richtigen Simulators, sondern in der Frage derSchnittstelle zwischen Digitalteil und Analogteil. In Abb. 3.1 ist die digital-analogeSchnittstelle in beide Richtungen dargestellt. Die entsprechenden Komponentenwerden in den Abschnitten 3.3 und 3.4 und Kapitel 4 näher erläutert.

Abb. 3.1: Digital-analoge Schnittstelle (Interface). Im oberen Teil die Richtung von Digital nach Analog, im unteren Teil von Analog nach Digital. Digitale Steuerwerke dürfen keine internen Rückkopplungen und keine Ausgangslogik besitzen. Analoge Signale müssen im Digitalteil einsyn-chronisiert werden.

In der linken Hälfte sind die Strukturen für den Digitalteil dargestellt, in der rech-ten für den Analogteil. Die Übertragungsrichtung vom Digitalteil in den Analogteilliegt in der oberen Hälfte, die andere Richtung in der unteren Hälfte.

Digi tal Part

clk

INO U T

D-A Direct ion(asynchronous)

+

-c o m p

V S S A

V D D A

V S S

V D D

V S S

V D D

d

c

q

rn

Vsignal

VrefV S S A

V D D A

V S S

V D D

d

c

q

rn

V S S

V D D

d

c

q

rn

StateMach ine

c

A-D Direct ion(asynchronous)

data

clk

b

anra

Unit-Mixed-Signal Interface

Unit-Mixed-Signal Interface

Analog Par t

Synchronisat ionD-Fl ipFlops

Analog Switch

nra

State Machine

no outputlogic !!

no feedback ! !

28 3 Digital-analoge Schnittstelle Technische Universität Berlin3.2 Komponenten der Schnittstelle Institut für Mikroelektronik


3.2.1 Digital nach AnalogZwei mögliche Schnittstel len gibt es vom Digi taltei l zum Analogteil: die syn-

chrone und asynchrone Schnittstelle.


Beim Entwurf der Sinusgeneratoren wird die asynchrone Schnittstelle vom Digital-teil zum Analogteil verwendet. Die asynchron arbeitenden Schalter der Stromaus-gangstransistoren werden durch e in Steuerwerk mit synchronen Ausgängenangesteuert.

Stand der Technik ist es, dass der Digitalteil den Analogteil über eine synchroneSchnittstelle ansteuert. Dies geschieht z. B. bei getakteten Digital-Analog-Umset-zern. In den D/A-Umsetzern sind dann selbst noch wenige digitale Gatter enthaltenmit ihrem eigenen Taktsignal. Diese wenigen digitalen Gatter werden vom Analog-designer beim Entwurf der D/A-Umsetzer per Hand eingefügt. Schwierigkeitenergeben sich bei Kontrolle des Timings bei der Erzeugung des Taktbaumes. Diedigitalen Gatter im Analogteil sind dem Zugriff der Synthese und dem Layout-Toolfür den Digitalteil entzogen. Die Lasten und die Verzögerungen dieser Gatter mussder Analog-Designer aufwändig ermitteln und dem Digital-Designer mitteilen. Esergibt sich das Digitalteil und Analogteil sauber durch den D/A-Umsetzer voneinan-der getrennt sind.

Die zweite Möglichkeit ist die, dass der Designer für digitale Schaltungen denAnalogteil als vollkommen asynchrone Schaltung (Abb. 3.1 oben) betrachtet. Diesist neu, weil des jetzt genaue Anforderungen an den Digitalteil gibt. Im Laufe dieserArbeit haben sich folgende Design-Regeln für diese Schnittstelle herauskristalli-siert:

1. keine Hazards: Kurze Einbrüche oder Spitzen in den digitalen Signalen kön-nen schon drastische Auswirkungen im Analogteil haben, z. B. Hazards in Power-Down-Leitungen würden zum kurzzeitigen Ausschalten des Analog-teils führen.

2. kontrollierte Laufzeiten: In Hochgeschwindigkeits-Analog-Schaltungen kön-nen unterschiedliche Laufzeiten zu Jitter-Effekten führen. Daher müssen die Lasten gut kontrolliert werden.

Anforderung an digitales Steuer-werk

Daraus folgt, dass die letzten Gatter im Digitalteil vor dem Übergang zum Analog-tei l aus ausschließlich zwei Elementen bestehen müssen: einem D-Flipflop undeinem treibenden Inverter, beide mit den digitalen Versorgungsspannungen VDDund VSS betrieben. Eventuell reicht schon die Treiberleistung des D-Flipflops, undes kann auf den Inverter verzichtet werden. Die beiden Elemente müssen für alleSignale vorgesehen werden, die vom Digitaltei l in den Analogteil führen. Aus-gangslogik (Hazard-Gefahr) und Rückkopplungen in den Digitalteil hinter demFlipflop (nicht kontrollierbare Last) sind unter allen Umständen zu vermeiden.

Entwurf des digi-talen Steuerwer-kes

Das Steuerwerk zur Kontrolle des Analogteils wird nach den Prinzipien für denEntwurf digitaler Schalten entworfen [3-1]. Als erstes wird der Datenpfad definiert,welcher hier die analoge Schaltung mit ihren Schaltern ist. Danach wird über einTiming-Diagramm der zeitliche Ablauf des Steuerwerkes festgelegt. Das Timing-Diagramm wird in ein Zustandsdiagramm umgesetzt, wo zeit liche Zustände ineinem Ablaufplan festgehalten werden. Das Zustandsdiagramm wird in eine Regi-ster-Transfer-Beschreibung eingegliedert, in der alle Register der Schaltungbeschrieben werden. Danach erfolgt die Kodierung der digitalen Schaltung miteiner Hardware-Beschreibungssprache (VHDL oder Verilog). Dabei muss unbe-dingt darauf geachtet werden, das Steuerwerk ohne Ausgangslogik und ohneinterne Rückkopplungen der Ausgangssignale zu beschreiben, d. h. alle Ausgängezum Analogteil müssen direkt synchron aus Ausgangsflipflops kommen. Das Steu-erwerk aus [3-2] S. 285 ff. ist entsprechend anzupassen. Der Entwurf eines Steuer-werkes mit VHDL für die multifunktionale Sample&Hold-Stufe aus Abb. 2.9 ist in [3-1] Kapitel A zu finden.

Technische Universität Berlin 3 Digital-analoge Schnittstelle 29Institut für Mikroelektronik 3.2 Komponenten der SchnittstelleDigital Kontrollierte Analoge Schaltungen

Der Übergang zum Analogschalter erfolgt über einen dazwischen geschaltetenimmer gleichartigen Inverter, der mit den analogen Versorgungsspannungen VDDAund VSSA betrieben werden muss. Er dient zum einen dazu, die Eingangslast desAnalogteils eindeutig zu definieren, und zum anderen dazu, die Störungen derSpannungsversorgungen des Digitalteils VDD und VSS abzublocken. Verfährt manidentisch für alle Signalleitungen vom Digitalteil zum Analogteil, so führt dies zuroben erwähnten einheitlichen Schnittstelle (Unit-Mixed-Signal-Interface).

Der Analogschalter erzeugt, beeinflusst durch das digitale Steuersignal, eine nie-derohmige oder hochohmige Verbindung zwischen den Signalen ’a’ und ’b’ undstellt damit die Eingriffsmöglichkeit des Digitalteils im Analogteil dar.

3.2.2 Analog nach DigitalDie Weg in die andere Richtung kann ebenso über eine synchrone oder asyn-

chrone Schnittstelle erfolgen.


Beim Entwurf der Sinusgeneratoren wird die asynchrone Schnittstelle vom Ana-logteil zum Digitalteil verwendet. Die Steuerlogik des Dreiecksgenerators arbeitetkann d ie asynchronen Signale aus den Komparatoren K0 bis K1 verarbei tenAbb. 5.16, Seite 100).

Stand der Technik ist der synchrone Pfad. Er tritt vor allen bei Analog-Digital-Umsetzern auf. In diesen Umsetzern sind wenige digitale Zellen enthalten, die mitdem Takt des Digitalteils betrieben werden. Diese Zellen sind dem Zugriff der digi-talen Synthese- und Layoutprogramme entzogen, wodurch Laufzeiten durch dieTaktbäume durch analoge Simulationen ermittelt werden müssen. Die Laufzeitenmüssen bei Erzeugung des Taktbaumes berücksichtigt werden.

Der asynchrone Pfad (Abb. 3.1 unten) beginnt mit dem analogen Signal Vsignal ,das beliebige Spannungspegel einnehmen kann und üblicherweise in Bezug auf einSpannungspotential Vref definiert ist. Über den Komparator (oder auch Pegelwand-ler) muss eine Entscheidung getroffen werden, ob das Signal high oder low seinsoll. Danach folgt ein stark treibender Inverter noch im Analogteil, der vor allem dieZuleitung zum Digitalteil und die Leitung im Digitalteil und die Eingangskapazitätdes dortigen Einheits-Gatters treiben muss. Das Einheits-Gatter sollte bei synchro-nen Schaltungen immer das gleiche D-Flipflop sein. Während der Synthese mussdarauf geachtet werden, dass nur ein Typ von D-Flipflop an der Schnittstelle zuge-lassen ist. Folgt dem Komparator eine asynchrone Logik, muss diese nach denAnforderungen für asynchrone Logik entworfen werden. Folgt ein synchrones Steu-erwerk muss eine Einsynchronisierung durchgeführt werden. Zwei in Serie geschal-tete D-FlipFlops sorgen dafür, dass die asynchronen Signale aus dem Analogteilauf den Takt ’clk’ einsynchronisiert werden. Bei Setup- und Hold-Zeit-Verletzungenkönnen Flipflops in metastabile Zustände fallen, d. h. eine Zeit lang auf Signalwer-ten zwischen dem Low- und dem High-Pegel verweilen [3-23],[3-24],[3-25]. Es isteine Frage der Wahrscheinlichkeit (abhängig u. a. vom Rauschen und der Verstär-kung der D-FlipFlops), wann ein FlipFlop diesen Zustand verlässt. Nach zwei hin-t e re i na nde r ges cha l t e t en F l i p f l o ps l i e gen m i t an S i che rh e i t g re nzen de rWahrscheinlichkeit keine metastabilen Zustände mehr vor. Metastabile Zuständesind für einzelne Flipflops nur lästig. Für eine Zustandsmaschine sind sie nicht tole-rabel. Zustandsmaschinen können in falsche oder ungültige Zustände geraten,wodurch sie funktionsunfähig werden.

30 3 Digital-analoge Schnittstelle Technische Universität Berlin3.3 Schalter Institut für Mikroelektronik


3.2.3 Einheitliche Mixed-Signal-SchnittstelleVerwendung beim Entwurf in Kapi-tel 5

Beim Entwurf der Digital Kontrollierten Analogen Schaltung in Kapitel 5 wird dar-auf geachtet, dass alle Übergänge zwischen Digitalteil und Analogteil vereinheit-licht sind, d. h. nur gleiche Schaltungskomponenten verwendet werden.

Das Zusammenspiel zwischen dem digitalen Steuerwerk und dem Analogteilmuss unbedingt durch eine Mixed-Signal-Simulation überprüft werden. In Mixed-Signal-Simulationen wird die gemeinsame Funktionsweise von Digitalteil und Ana-logteil überprüft. Dafür werden zwischen Analogteil und Digitalteil Mixed-Signal-Schnittstellenelemente geschaltet, die die Signalpegel des Digitalsimulators in dieSignalpegel des Analogsimulators umsetzen und umgekehrt. Die Umsetzung wirdim Sprectre-Verilog-Simulator [3-21] etwas einfach modelliert. Es ist darauf zu ach-ten, dass alle Schnittstellen zwischen Analogteil und Digitalteil mit identischenKomponenten aufgebaut werden. Es kann dann mit einer einheit l ichen Mixed-Signal-Schnittstelle simuliert werden. Für weitere Details siehe [3-1] Kapitel C.

3.3 SchalterVerwendung beim Entwurf in Kapi-tel 5

Der analoge MOS-Schalter wird als das Grundelement für die Einflussnahme desDigitaltei ls im Analogteil viel fach verwendet (vgl. Abb. 5.16 auf Seite 100 undAbb. 5.22 auf Seite 106). Eigenschaften des MOS-Schalters werden berücksichtigt.

Die analogen Schalter sind die Hauptmöglichkeit des Digitalteils zum Eingriff inden Analogteil. Es ist das zentrale Element in Digital Kontrollierten Analogen Schal-tungen. Aufgrund dieser herausgehobenen Stellung des Analogschalter wird ihmdieser Abschnitt 3.3 gewidmet, der dessen Eigenschaften untersucht und darstellt.

Es werden verschiedene Schalter untersucht. Die Definit ionen eines idealenSchalters wird gegeben, und wichtige Parameter verschiedener Typen von realenSchaltern werden untersucht und dargestellt. Diese Untersuchung führt von stati-schen Schaltern bis zu dynamischen Schaltern mit geringem Taktdurchgriff.

Definition: Schal-ter offen/geschlossen

Folgende Definition soll in dieser Arbeit für offene und geschlossene Schalter gel-ten: Ein Schalter heißt geschlossen2, an- oder eingeschaltet, wenn sein Wider-stand sehr niedrig ist und viel Strom durch ihn fließen kann. Ein Schalter heißtoffen3, aus oder ausgeschaltet, wenn sein Widerstand sehr hoch ist und nurnoch sehr wenig Strom durch ihn fließen kann. Liegt an einem Schalter ein Steuer-signal mit logisch ’1’, dann sei der Schalter geschlossen. Liegt an einem Schalterein Steuersignal mit logisch ’0’, dann sei der Schalter offen.

Großsignal-Modell des MOS-Transi-stors

Schalter werden in erster Linie durch MOS-Transistoren realisiert. Aufgrund derimmer weiter sinkenden Versorgungsspannungen und der Verkleinerung der Struk-turbreiten (Länge des Gates im Submikrometer-Bereich) ist das Verständnis desMOS-Transistors in einem integrierten Modell aller seiner Arbeitbereiche, des Sätti-gungsbereichs, des Triodenbereichs und des Unterschwellbereichs (Subthreshold-Region), nötig. Ein geeignetes Großsignal-Simulationsmodell ist das EKV-Modell([3-26], [3-27]). Es handelt sich um ein gemischt empirisch-physikalisches Modellmit sehr wenigen einzustellenden Parametern (nur 18 im Vergleich z. B. zu den 80Parametern des BSIM3v3-Modells). Das Modell deckt die gesamten Arbeitsberei-che eines Transistors ab und ist für verschiedene Simulatoren erhältlich.

Bei der Untersuchung der Schalter werden die dazu verwendeten Transistoren inden verschiedenen Arbeitsbereichen untersucht. Verschiedene Arbeitsbereiche derTransistoren gibt es in [3-28] und eine Zusammenfassung in [3-1] Kapitel D. Zur

2 nach „geschlossener Stromkreis“ oder nach „geschlossenem Schalthebel“3 nach „offener Stromkreis“ oder nach „offenem Schalthebel“

Technische Universität Berlin 3 Digital-analoge Schnittstelle 31Institut für Mikroelektronik 3.3 SchalterDigital Kontrollierte Analoge Schaltungen

Festlegung und Definition der Spannungen am NMOS-Transistor dient Abb. 3.2.Für den PMOS-Transistor werden die Spannungen und Ströme invertiert.

Abb. 3.2: Festlegung und Konvention der Größen und Bezeichnungen am MOS-Transistor

3.3.1 Idealer SchalterEin Schalter im hier verwendeten Sinne ist ein elektrisches Bauteil, welches zwei

Signale ’a’ und ’b’ miteinander verbinden oder voneinander trennen soll. Gesteuertwird dies durch ein Schaltsignal ’c’ (Takt), welches den Schalter schließen lässt(An-Zustand), wenn ’c’ oberhalb einer Schwellspannung liegt, bzw. öffnet wenn esunterhalb einer Schwellspannung liegt (Aus-Zustand).

Die Eigenschaften eines idealen Schalters sind folgende:

1. ein unendlich großer Widerstand ROFF im Aus-Zustand,

2. ein Widerstand RON=0 im An-Zustand,

3. keine kapazitive oder ohmsche Kopplung zwischen Schaltsignal ’c’ und Signa-len ’a’ und ’b’,

4. keine Schaltverzögerung zwischen den beiden Zuständen,

5. keine Offsetspannung im An-Zustand und

6. keine Leckströme von ’a’ oder ’b’ gegen Masse.

Das Schaltbild eines idealen Schalters ist in folgender Abbildung dargestellt.

Abb. 3.3: Schaltbild eines idealen Schalters

Die genannten idealen Größen geben die Ziel-Größen vor, nach denen die Schal-ter integrierter Schaltungen (MOS-Schalter) untersucht und dimensioniert werdensollen. Im nächsten Abschnitt werden verschiedene MOS-Schalter untersucht undes wird dargestellt, welche Maßnahmen man ergreifen kann, um Verbesserungender Schaltereigenschaften zu erreichen.

3.3.2 Nicht-idealer Schalter in verschiedenen CMOS-Technologien

Es ist denkbar, nicht-ideale Schalter mit verschiedenen elektronischen integrier-baren Bauelementen zu rea l is ieren, z. B. mi t e inem MOS-Transistor, e inem

V S V DV G

drainsource

gate

bulk

IDV S V DV G

drainsource

gate

bulk

ID

n-channel MOS p-channel MOS

open = off close = on

c='0' c='1'

b b

aa



Junction Feld-Effekt Transistor oder einem Bipolar-Transistor. Die beiden ersterensind als Schalter für Ströme und Spannungen geeignet, der letztere ist nur alsSchalter für Ströme geeignet. Junction-Feld-Effekt-Transistoren und Bipolar-Transi-storen sind normalerweise nicht in Technologien für digitale Schaltung vorhanden.Jede Technologie, die jedoch in größerem Maße digitale Funktionen integrierenwill, besitzt MOS-Transistoren. Daher sollen die Untersuchungen zu den nicht-idea-len Schalter-Eigenschaften ausschließlich für MOS-Transistoren durchgeführt wer-den.

In [3-30] ist dargestellt, wie Ladungsspeicherung in MOS-Transistoren in SPICE-Modellen erfolgt. Eine einführende Darstellung von Nicht-Idealitäten von Schaltern,Ladungsinjektion und Taktdurchgriff wird in [3-31] Abschnitt IV gegeben.

Einige Schaltereigenschaften oder Transistoreigenschaften werden für verschie-dene Technologie-Generationen, von Standard-Technologien mit der Strukturbreite0,8 µm bis zu hochmodernen Technologien mit der Strukturbreite 0,12 µm darge-stellt unter Berücksichtung des Blickwinkels eines Chip-Designers. Es kann daranersehen werden, ob sich das Schalterdesign bei modernen Prozessen verändernwird. Zum Vergleich der Simulationen verschiedener Technologien und um nor-mierte Darstellungen zu erhalten, werden nach Möglichkeit für Schalter Minimal-transistoren oder Vielfache davon verwendet.

Gütekriterien, wie Leitwert im An- und Aus-Zustand, Leckströme, Kopplungskapa-zitäten, Ladungsinjektion (statisch) und Taktdurchgriff (dynamisch) sind Gegen-stand der Untersuchung. In Abb. 3.4 sind die drei Grundarten von MOS-Schalterndargestellt.

Abb. 3.4: Verschiedene Typen eines Schalters mit MOS-Transistoren. Der CMOS-Schalter besteht aus einem NMOS- und einem PMOS-Transistor und wird auch als Transmissiongate bezeichnet.

Der NMOS-Schalter ist geeignet, niedrige Spannungspegel zu schalten, derPMOS-Schalter, hohe Spannungspegel zu schalten, und der CMOS-Schalter kannSpannungspegel im gesamten Spannungsbereich schalten. Der NMOS-Schalterarbeitet so wie in Abb. 3.4 gezeigt mit dem Schaltsignal ’c’ und den beiden Signa-len ’a’ und ’b’. Beim PMOS-Schalter ist das Schaltsignal ’nc’ invers in seiner Wer-tigkeit. Der CMOS-Schalter ist zusammengesetzt aus einem PMOS und NMOS-Transistor und besitzt daher zwei Schaltsignale ’c’ und ’nc’, die invers angesteuertwerden müssen. Der CMOS-Schalter heisst auch Transmissiongate.

KapazitätenKapazitäten am Transistor sind besonders wicht ig bei der Betrachtung vonLadungsinjektion und Taktdurchgriff. Diese Kapazitäten sind in die Spice-Modelleder Transistoren eingebunden. Mit Hilfe der Kapazitäten werden die im Transistorgespeicherten Ladungen beschrieben, die beim Schalten an die Signalleitungen ’a’oder ’b’ abgegeben werden. Daher werden sie im Folgenden ausführlich betrachtet.In Abb. 3.5 wird ein vereinfachtes Ersatzschaltbild für einen NMOS-Transistor imAn- und Aus-Zustand gezeigt. Es verdeutlicht die kapazitiven und resistiven Ver-hältnisse an Schaltern. Drei Kapazitäten sind von Bedeutung: die Gate-Bulk-Kapa-zität CGB, die Gate-Source-Kapazität CGS und die Gate-Drain-Kapazität CGD. DieKapazitäten zum Source und Drain setzten sich aus zwei Anteilen zusammen: einer

c=Gate

a=Source

b=Drain

nc

a

b

c

a

b

nc

N M O S P M O S C M O S

Bulk


Überlappkapazität CGSov bzw. CGDov, die durch die Unterdiffusion der Source- undDrain-n+-Diffusionsgebiete unter das Polysilizium Gate zustandekommt, und derKanalkapazität CGSch bzw. CGDch, die sich zwischen dem Ladungsträgerkanal unterdem Gate-Oxid und dem Gate-Anschluss bildet. Die Überlappkapazitäten ergebensich aus der längenspezifischen Kapazität COV und der Weite des Transistors W:CGSov=CGDov=WCOV und sind unabhängig vom Arbeitszustand. Die Kanalkapazitä-ten CGSch und CGDch hängen vom Arbeitszustand des Transistors und dem Produktaus flächenspezifischer Gate-Oxid-Kapazität COX, der Länge L und Weite W desTransistors ab.

Abb. 3.5: Einfache Modellierung eines NMOS-Schalters in Aus- und An-Zustand

Im Aus-Zustand (Off) gibt es vom Schaltsignal ’c’ aus gesehen zwei Arten vonKapazitäten. Als erstes die beiden Überlappkapazitäten CGSov und CGDov. Als zwei-tes ist unter dem Gate kein Kanal ausgebildet, und es gibt eine Gate-Bulk-KapazitätCGB vom Gate zum Bulk. Zwei Widerstände sind zu betrachten: der AuswiderstandRoff zwischen ’a’ und ’b’ und die beiden Leckwiderstände Rleakage an Source undDrain. An Drain und Source gibt es außerdem die parasitären Sperrschicht-Kapazi-täten CDB und CSB zum Bulk, der in Sperrrichtung geschalteten pn-Übergänge.

Im An-Zustand (On) haben die Überlappkapazitäten den gleichen Wert. Es gibteine Verlagerung der Gate-Bulk-Kapazität CGB zur Gate-Source- und Gate-Drain-Kanalkapazitäten CGSch und CGDch. Die Kapazitäten CGSch und CGDch könnenunterschiedlich groß sein in Abhängigkeit vom Arbeitszustand (vgl. [3-1] Abb. D.2)des MOS-Transistors. Der Widerstand Ron teilt sich auf in drei Teile α,β,γ (mit α+β+γ=1) auf. Das Verhältnis von α,β,γ hängt vom Arbeitsbereich des Transistors ab. ImAn-Zustand (Triodenbereich) wird γ=1 angenommen.

Die Abhängigkeit der Kapazitäten CGB, CGS und CGD von der Gate-Spannung VGist in Abb. 3.6 dargestellt. Es handelt sich hier um das Simulationsergebnis einesMinimal-NMOS-Transistors einer 0.8 µm-CMOS-Technologie. Am Gate wird eineansteigende Spannung VG angelegt, während der einfließende Strom ins Gate unddie abfließenden Ströme in Source, Drain und Bulk aufgezeichnet werden. Aus dem

Strong InversionO N

Roff/2 αRon

c=Gate='0' c='1'

b=Source

aa=Drain

CG D o v

CGSovCGSov

CG D o v

R leakage

Roff/2

b

βRon

Weak Invers ionO F F

γRon

R leakage R leakage

R leakage

CG B CGDch

CGSchBulk

Bulk

Bulk

C SB

C D B C D B

C D B



Stromverlauf ergeben sich die Kapazitäten. Source und Bulk liegen hierbei auf 0 V,Drain auf festem Potential von 1 V

Abb. 3.6: Kapazitäten an einem NMOS-Transistor mit Minimalweite und -länge (2,0 µm / 0,8 µm) in Abhängigkeit von der Gate-Spannung im Bereich -4 V bis 4 V. Die Drain-Spannung VD ist 1 V, die Bulk- und Source-Spannung sind VB=VS=0 V. Verschiedene Arbeitsbereiche sind am Verlauf zu erkennen: Off, Saturation, On. (Simulation mit BSIM3v3)

Es sind drei Verläufe dargestellt: die totale Gate-Kapazität CGtotal, welches dieSumme aus den beiden anderen Verläufen, der Summe aus Drain- und Source-Kapazität und der Bulk-Kapazität ist. Man erkennt, dass sich die Gate-Source- undd ie Ga t e -D r a in - Kapa z i t ä t im Au s -Zu s t and aus den Ü be r l appkap az i t ä t enCGSov+CGDov = 2WCOV zusammensetzen. Die Bulk-Kapazität CGB besteht auseiner Serienschaltung der Gate-Oxid-Kapazität WLCOX und der Verarmungsregi-onskapazität Cd. Die Reihenschaltung ergibt mit

und q der Elementarladung, εSI der dielektrischen Kon-stante für Silizium, NSUB der Dotierungsatomkonzentration des Substrats und φFdem Fermi-Potential. Bei steigender Gate-Spannung werden die Substrat-Ladungs-träger (Löcher) im p-Substrat verdrängt, welches zur Verminderung der Bulk-Kapa-zität führt. Sobald die Schwellspannung VTH überschritten wird, bi ldet sich einKanal unter dem Gate aus. Der Transistor befindet sich sofort im Sättigungsbe-reich, d. h. es besteht eine leitende Verbindung vom Kanal zum Source. Über denAbschnürpunkt (Pinch-Off-Point) ist das Drain vom Kanal getrennt. Die Gate-Bulk-Kapazität CGB fällt stark ab. Demzufolge steigt die Gate-Source Kapazität CGS umden Anteil der Gate-Source-Kanalkapazität CGSch= 2/3 WLCOX an. Der Faktor 2/3ergibt sich aus der sinkenden Feldstärke entlang des Kanals [3-32]. Die Gate-DrainKapazität CDS bleibt konstant und besteht aus der Überlappkapazität CGDov.

Mit einer Simulation ist es schwierig, die Einzelkapazitäten von Gate zu Sourceund Drain zu ermitteln. Dies liegt daran, dass, sobald die Gate-Spannung VG dieSchwellspannung VTH überschreitet, ein Arbeitsstrom von Drain nach Source zufließen beginnt. Jedenfalls genügt es nicht, die Gate-Spannung VG einfach anstei-gen und sich die Einzelströme in Gate, Drain, Source und Bulk anzeigen zu lassen.Überlagert man der gleichmäßig ansteigenden Gate-Spannung eine kleine Dreieck-spannung, so ist an den Umschlagpunkten simulationstechnisch eine Unterschei-dung zwischen Source- und Drain-Kapazität möglich.

Off Saturation On / Triode

VTHVD+VTH

depletion of holesin the bulk

2WCOV

2/3 WLCOX + 2WCOV

WLCOX + 2WCOV

increase of COXGS,

not COXGD

CGS+CGD

CGtotal

CGB

CGB WLCOX( )Cd WLCOX Cd+( )⁄=Cd WL qεSINSUB( ) 2φF( )⁄=


Steigt d ie Gate-Spannung über d ie Schwel lspannung und Drain-Spannung(VG>VTH+VD), dann erreicht der Transistor den Triodenbereich. Der Kanal ist vollausgebildet und die Gate-Oxid-Kapazität WLCOX wird zur Hälfte dem Drain und zuranderen Hälfte dem Source zugeordnet. Die Kapazität von Gate zu Source undDrain steigt im Triodenbereich auf die Summe der Gate-Kanal-Kapazität WLCOXund der beiden Überlappkapazitäten jeweils zu Drain und Source 2WCOV. Die Gate-Bulk-Kapazi tä t s inkt im Tr iodenbere ich , we i l de r Kanal das Bu lk vom Gateabschirmt.

In Abb. 3.7 sind die kapazitiven Verhältnisse an Minimal-NMOS-Transistoren mitverschiedenden minimalen Strukturbreiten 0.6 µm, 0.35 µm, 0.25 µm und 0.12 µmdargestellt.

Abb. 3.7: (a-d) Kapazitäten an einem NMOS-Transistor in verschiedenen CMOS-Technologien: a) 0.6 µm, b) 0.35 µm c) 0.25 µm, d) 0.12 µm in Abhängigkeit der Gate-Spannung im Bereich oberhalb 0 V. (Simulation mit BSIM3v3)

Das prinzipielle Verhalten der Kapazitäten ist ähnlich wie bei 0.8 µm. Es kannzwischen den verschiedenen Arbeitsbereichen (An, Sättigung, Aus) des Transistorsunterschieden werden. Ein zusätzlicher Kapazitätsverlauf ist in Abb. 3.7 (a-d) dar-gestellt und zwar der Verlauf, in dem die Transistoren nur in Sättigung bleiben(’only saturation’). Hier ist die Drain-Spannung VD gleich der Versorgungsspan-nung: VD=VDD. Die Transistoren bleiben immer in Sättigung und die Kapazitäts-kurve ver läuf t waagerecht wei ter und geht n icht in den Tr iodenbere ich. E inModellierungsfehler ist bei 0.25 µm in c) zu sehen. Der Übergang vom Aus- in denSättigungszustand ist zu steil. Dies führt leicht zu Konvergenzschwierigkeiten desSimulators vom Übergang des einen in den anderen Zustand. Für Strukturbreiten

a) b)

c) d)



mit 0 .12 µm in d) s ind die Kapazitäten CGS und CDS auch im nicht le i tendenZustand abhängig von der Drain-Spannung VD. Dies ist erkennbar beim Vergleichder Verläufe der Gesamt-Gate-Kapazität mit einer Drain-Spannung VD=0.6 V (Gate(total)) und der Gesamt-Gate-Kapazität mit VD=1.6 V, also nur im Sättigungsbereich(Gate (total, only Sat.)). Dies ist ein Unterschied zu den Technologien größererStrukturbreite.

Die Kapazitäten sinken vom Prozess 0.8 µm zu 0.12 µm um etwa eine Größen-ordnung. Die Kapazitäten tragen beim Schalten zu Ladungsinjektion und Taktdurch-griff bei.

Sperrschichtkapa-zität des pn-Über-gang

Weitere relevante Kapazitäten am Transistor sind die Sperrschicht-KapazitätenCPN der pn-Übergänge in Source und Drain zum Bulk CSB bzw. CDB. Diese sindnichtlinear und hängen von der angelegten Sperrspannung (reverse) VRPN ab. Jegrößer die Sperrspannung VPN, desto weiter wird die raumladungsfreie Zone unddesto kleiner werden die Kapazitäten CSB und CDB. In Abb. 3.8 ist für einen ausge-schalteten NMOS-Transistor in 0.8 µm-CMOS-Technologie die Sperrschicht-Kapazi-tät CDB von Drain zum Bulk (pn-Junction Capacity to Bulk) im Vergleich zur derGate-Drain-Überlappkapazität CGDov (Capacity to Gate) dargestellt. Während dieÜberlappkapazität CGDov einen konstanten Wert besitzt, fällt CDB kontinuierlich.

Abb. 3.8: Sperrschicht-Kapazität des pn-Übergangs von Drain nach Bulk im Vergleich zur Gate-Überlappkapazität bei einem Minimal NMOS-Transistor in 0.8 µm CMOS in schwacher Inversion. Die Sperrschicht-Kapazität fällt mit steigender Sperrspannung (Drain Voltage) wegen Ausweitung der raumladungsfreien Zone. (Simulation mit BSIM3v3)

Die Sperrschicht-Kapazität wird unterteilt in zwei Anteile: einen UmrandungsanteilCJSW (sidewall) und einen Bodenflächen-Anteil CJ. Die Unterteilung ist sinnvoll,weil Transistoren mit gleicher geometrischen Form des Gates durchaus verschie-dene Source- und Drain-Umrandungen oder -Bodenflächen haben können. Ein-schließlich der Nichtlinearität beschreibt die empirische Gleichung Gl. (3.1) dieseKapazität am Besten.

(3.1)CPN

WLSD CJ⋅

1 VRPN 2φF( )⁄+( )mJ

--------------------------------------------------2 W LSD+( ) CJSW⋅

1 VRPN 2φF( )⁄+( )mJSW

------------------------------------------------------+=


Mit der Länge LSD des Source- bzw. Drain-Gebietes ist der Abstand gemeint, wieweit das Diffusionsgebiet seitlich das Polysilizium-Gate übersteht. φF ist das Fermi-potential. Die Potenzen mJ und mJSW liegen typischerweise zwischen 0.3 und 0.5([2-12] S. 30). Physikalisch abgeleitete Gleichungen der Sperrschichtkapazitäteines einseitig abrupten pn-Übergangs in führen hier nicht weiter ([3-15] S. 79). Fürden Drain- und Source-pn-Übergang des NMOS-Transistors (0.8 µm CMOS)beträgt: CJ=0.29 fF/µm2, mJ=0.46, CJSW= 0.23 fF/µm, mJSW=0.33 und die minimaleseitliche Länge LSD=2.3 µm.

Die Sperrschicht-Kapazität spielt weniger beim Taktdurchgriff eine Rolle, als beiAusgleichsvorgängen, wenn MOS-Schalter eingeschaltet werden.

On-Leitwerte Die MOS-Schalter haben einen endlichen Leitwert GON bzw. einen minimalenWiderstand RON, wenn sie eingeschaltet sind. Dieser hängt von der Gate-Span-nung, dem zu schaltenden Potential, den Weiten und Längen der Transistoren unddem Schaltertyp (vgl. Abb. 3.4) ab. In Abb. 3.9 (a-f) ist die Leitfähigkeit der Schal-ter für verschiedene Technologien über den identischen Spannungspegeln (VS=VD)an Source und Drain dargestellt. Jeweils ein Graph ist für einen NMOS-, einenPMOS- und einen CMOS-Schalter (TGATE) dargestellt.



Abb. 3.9: (a-f) Leitwerte von MOS-Schaltern in verschiedenen Technologien über dem Gleichanteil (Common Mode Input) des zu schaltenden Signals an Source und Drain: a) 0.8 µm, b) 0.8 µm mit niedriger Versorgungsspannung und Lücke in der Leitfähigkeit im mittleren Spannungsbe-reich, c) 0.6 µm, d) 0.35 µm, e) 0.25 µm, f) 0.12 µm. Die Leitwerte sind für PMOS-Schalter, NMOS-Schalter und CMOS-Schalter (TGATE) dargestellt. (Simulation mit BSIM3v3)

Beim CMOS-Schalter addieren sich die Leitwerte der PMOS- und NMOS-Schalter.Der NMOS-Transistor ist als Minimal-Transistor ausgelegt worden, d. h. W und Lsind so klein wie möglich gewählt worden. Die Länge des PMOS-Transistors istebenfalls minimal. Die Weite des PMOS-Transistors muss größer sein um denschlechteren Stromkennwert βP von PMOS-Transistoren im Vergleich zu βN auszu-

a)

c) d)

b)

e) f)

P 4.8µm/0.8µmN 2.0µm/0.8µm

P 4.8µm/0.8µmN 2.0µm/0.8µm

P 1.3µm/0.25µmN 0.3µm/0.25µm

P 0.72µm/0.12µmN 0.16µm/0.12µm

P 2.0µm/0.35µmN 0.6µm/0.35µm

P 2.8µm/0.6µmN 0.8µm/0.6µm

Conductance Gap


gleichen. Die Weite wird so gewählt, dass der maximale Leitwert des PMOS-Transi-stor etwa dem maximal möglichen Leitwert des NMOS-Transistors entspricht.

In den Kurven (a-f) kann man deutlich die Arbeitsbereiche der Schalter ablesen.Die PMOS-Schalter leiten für hohe Spannungspegel, die NMOS-Schalter leiten fürniedrige Spannungspegel. CMOS-Schalter (TGATE) leiten im gesamten Span-nungsbereich. Sinkt die Versorgungsspannung unter einen gewissen Wert (b), sobi ldet sich eine Lei twert-Lücke im mitt leren Spannungsbereich aus. Dies l iegtdaran, dass in diesem Bereich weder für Drain noch für Source die Schwellspan-nung VTH überschritten ist, sich kein Kanal ausgebildet hat und der Transistor imAus-Zustand (Weak Inversion) bleibt. Der Spannungsbereich der Leitwert-Lücke istdie verbotene Zone, in der sich niemals sowohl Drain als auch Source gleichzeitigbefinden dürfen. Eine mögliche Abhilfe diesen Bereich zu verlassen ist die, dasseine Schaltungstechnik verwendet wird, bei denen Pin ’a’ oder Pin ’b’ (Drain oderSource) gegen VDD oder VSS geschaltet sind. Dies ermöglicht dem Schalter überden Sättigungsbereich eine leitende Verbindung herzustellen. Darauf wird bei denLow-Voltage-Schaltern in [3-1] Kapitel B eingegangen.

Bei der Entwicklung der Leitwerte bei verschiedenen Technologien ist zu ver-zeichnen, dass die Leitwerte für die NMOS-Transistoren nicht wesentlich schlechterwerden, obwohl die Transistoren deutlich kleiner werden. Sie bleiben im Bereichvon etwa 200 µS. Für die PMOS-Transistoren gilt dies nicht. Sie werden im Ver-gleich zu den NMOS-Transistoren schlechter. Um bei PMOS-Transistoren einenähnlichen Leitwert wie bei NMOS-Transistoren zu realisieren, müssen die Weitender PMOS-Transistoren für neueste Technologien immer größer im Vergleich zuden NMOS-Transistoren werden.

Off-Leitwerte und Leckströme

Ist der MOS-Schalter abgeschaltet, so gibt es verschiedene Leckströme: den Off-Strom und den Diodensperrstrom. Die Betrachtung der Leckströme ist notwendig,um abschätzen zu können, wie lange Ladungen mit Schaltern in Kapazitätengespeichert werden können. Ebenso bekommt man einen Eindruck, wie kleinStröme sein dürfen, die noch geschaltet werden sollen, ohne dass sie direkt imSchalter „verschwinden“.

Bei schwacher Inversion gibt es zwischen Source und Drain einen Strom, derdurch wenige vorhandene Ladungsträger unter dem Gate verursacht wird. VonDrain und Source gibt es immer einen Dioden-Sperrstrom in das Substrat (Bulk).Diese Ströme hängen stark von der Temperatur ab, insbesondere der Dioden-Sperrstrom. Um die Leckströme zu bestimmen, wurde folgende Messanordnunggewählt:

Abb. 3.10: Messanordnung für die Leckströme an einem CMOS-Schalter. Die Source-Spannung VSource wird kontinuierlich erhöht bis VDD, während die Drain-Spannung VDrain auf Masse liegt. Die verschiedene Ströme werden simuliert.

V D D

VDrain

V S S

V Source

IP D

IN D

IP S

IN S

IP G

IP B

IN B

IN G

IPD = PMOS Drain CurrentIPS = PMOS Source CurrentIPB = PMOS Bulk CurrentIP G = PMOS Gate Current

IND = NMOS Drain CurrentINS = NMOS Source CurrentINB = NMOS Bulk CurrentIN G = NMOS Gate Current



Die Stromrichtung in die Anschlüsse Source, Drain, Gate und Bulk hinein zähltpositiv. Als Dimensionierung für die Weiten und Längen der Transistoren sind dieNMOS-Transistoren minimal gewählt worden. Die PMOS-Transistoren sind auf diegleichen Weiten gesetzt worden, wie bei der Bestimmung der On-Leitwerte.

Der CMOS-Schalter ist ausgeschaltet (VG=0 V). Drain liegt auf Masse (VD=0 V).Die Spannung an Source VS wird kontinuierlich erhöht, bis die obere Versorgungs-spannung VDD e r re i ch t i s t . A l l e E inze l s t r öme we rden au fgeze i chne t . I nAbb. 3.11 (a-b) sind die Simulationsergebnisse dargestellt.


Abb. 3.11: (a-b) Leckströme am ausgeschalteten CMOS-Schalter in 0.8 µm (a) bei 27°C mit typischen und (b) bei 120°C mit ’worst power ’ Transistor-Modellen. Alle Ströme sind über der ansteigenden Source-Spannung dargestellt. Für die Definition der Stromrichtung siehe Abb. 3.10. (Simulation mit BSIM3v3)

a)

b)



Die Leckströme sind für den CMOS-Schalter in 0.8 µm (a) bei 27°C mit „typi-schen“ und (b) bei 120°C mit „worst power“ Transistor-Modellen über der anstei-genden Source-Spannung dargestellt.

Für den NMOS-Transistor zeigt (a1) den linear wachsenden Source-Strom, dervollständig über den negativ wachsenden Strom des Drains abfließt, für den PMOS-Transistor wird es in (a2) gezeigt . Der NMOS- und der PMOS-Transistor werdenbei schwacher Inversion als Widerstände modelliert. Der Diodensperrstrom vonSource in den Bulk (Substrat) in (a3) ist vernachlässigbar klein. Über das Gate (a4)fließt überhaupt kein Strom.

Bei Erhöhung der Temperatur von 27°C auf 120°C steigt beim NMOS-Transistorder Source-Bulk-Strom, d. h. der Diodensperrstrom von Source nach Bulk, betrags-mäßig von -50 aA auf -7 pA (vgl. (a3) NMOS mit (b3) NMOS). Beim PMOS-Transi-stor fließt der Bulk-Strom als Diodensperrstrom nach Source und Drain, da hiernach der Beschaltung aus Abb. 3.10 Drain und Bulk nicht auf dem gleichen Poten-tial liegen. Bei einer Temperaturerhöhung von 27°C auf 120°C steigt er von 800 aAauf 120 pA. Bei VSource=VSS teilt sich der Bulkstrom gleichmäßig auf Source undDrain auf (vgl. (a3) PMOS mit (b3) PMOS). Die Diodensperrströme erreichen nundie Größenordnung des Leckströme von Source nach Drain durch den nicht ausge-bi ldeten Kanal. Ab einer gewissen Source Spannung stellt sich ein konstanterSperrstrom ein.

Zu beachten ist das entgegengesetzte Vorzeichen von NMOS- und PMOS-Sperr-strom, d. h. der NMOS Bulk-Strom führt zu einem Entladen von Source, der PMOSBulk-Strom führt zu einem Aufladen von Source.


Abb. 3.12: (a-f) Leckströme (Off-Ströme und Dioden-Sperrströme) bei weiteren Technologien: (a) 0.6 µm, T=120°C, Worst-Power-Modelle; (b) 0.35 µm, T=120°C, Worst-Power-Modelle; (c) 0.25 µm, T=27°C, Typische Modelle; (d) 0.25 µm, T=120°C, Worst-Power-Modelle; (e) 0.12 µm, T=27°C, Typische Modelle; (f) 0.12 µm, T=120°C, Worst-Power-Modelle. Die Modellierung ist bei den verschiedenen Prozessen nicht wesentlich unterschiedlich und verhält sich so wie bei 0.8 µm in Abb. 3.11. (Simulation mit BSIM3v3)

f)

c) d)

e)

b)a)



Bei hohen Temperaturen setzt sich der Source-Strom für den NMOS-Transistor inAbb. 3.11 (b1) aus zwei Anteilen zusammen: 1. Der Bulk-Strom (Dioden-Sperr-strom) wird beim steilen Anstieg des Source-Stromes bei niedrigen Source-Span-nungen sichtbar. 2. Der Strom von Source nach zum Drain steigt überproportionalmit steigender Source-Spannung. Der Source-Strom für den PMOS-Transistor in(b2) setzt sich ebenfalls aus diesen zwei Anteilen zusammen: Beginnend mit einemDiodensperrstrom von -60 pA bei niedriger Source-Spannung, d. h. der gesamteStrom fl ießt vom Bulk zum Source, kommt es langsam zu einem ansteigendenLeckstrom von Source nach Drain. Erreicht die Source-Spannung VSource nahezudie Versorgungsspannung VDD=5 V hört der Diodensperrstrom Bulk zum Sourceauf zu fließen und es bleibt nur noch der positive Source-Drain-Strom von 20 pAübrig.

Für weitere Technologien sind die Leckströme simuliert worden. In Abb. 3.12 sinddie Ergebnisse dargestellt. Die Ergebnisse der Leckströme der verschiedenenTechnologien sind in Tab. 3.1 zusammengefaßt.

Bandbreite und Rauschen

Die Bandbreite eines abtastenden Systems bestimmt sich aus dem WiderstandRON des Schalters und der Abtastkapazität C ([2-11] S.145 ff). Ein abtastendesSystem ist in Abb. 3.13 zu sehen.

Abb. 3.13: Bandbreite und Rauschen des abgetasteten Systems

Im eingeschalteten Zustand, stellt der Schalter einen Tiefpass erster Ordnung da.Die Übertragungsfunktion von VIN nach VOUT im Laplace-Bereich ergibt sich zu

(3.2)

mit der Zeitkonstanten

(3.3)

welche die charakteristische Zeit zum Einschwingen des Systems darstellt. DieZeitkonstante τ stel l t d ie 1/e-Zeit da, nach der die Spannung VOUT bei einerSprungfunktion am Eingang VIN bis auf 1/e vom Endwert herangekommen ist.

Die Bandbreite f3dB des Systems, bei der das Signal VIN über den Schalter auf seiner Amplitude gedämpft wird, berechnet sich mit

(3.4)

Wie in Abb. 3.9 zu erkennen ist, hängt der On-Widerstand RON bzw. der On-Leit-wert GON vom Signal-Pegel ab. Insbesondere bei CMOS-Schaltern mit mittlererSignalspannung ist der Leitwert geringer, wodurch sich eine größere Signaldämp-fung ergibt. Diese von der Signalspannung abhängige Dämpfung führt zu einerNichtlinearität der Schaltung. Um sie zu vermeiden, sollte die Bandbreite desabtastenden Systems bei minimalem On-Leitwert GON des Schalters deutlich ober-halb der Bandbreite des Signals liegen.

Um eine Abtastgenauigkeit von N Bit für einen A/D-Umsetzer zu erreichen, mussman die Zeit tN abwarten, bis sich VOUT richtig eingestellt hat. Die Zeit tN ergibtsich aus der Auflösung des niederwertigsten Bits des Umsetzers (LSB) mit 1/(2N)und mit der Zeittransformierten von (3.2) zu

V IN V OUT

R O N

V S S

Sampl ing SystemV D D

C VRon2 V OUT

R O N

V S S

Equivalent Noise System

C

VOUT

VIN------------- f( ) 1

1 j2πfτ+-----------------------=

τ C GON⁄ CRON= =

1 2⁄

f3dB1

2πτ---------=


(3.5)

Man kann den realen On-Widerstand des Schalters auftrennen in einen idealenWiderstand und seine weiße spektrale Rauschleistungsdichte SRon, die seiner wei-ßen Rauschspannung entspricht

mit der Einheit V2/Hz. Die weiße Rauschleistungsdichte wird durch den Tiefpassgefiltert. Es ergibt sich die folgende spektrale Leistungsdichte SOUT an der Abtast-Kapazität C

(3.6)

Das Integral der spektralen Leistungsdichte SOUT(f) über den gesamten Fre-

quenzbereich ergibt das mittlere Rausch-Spannungsquadrat an der Kapazi-

tät

(3.7)

Mit

(3.8)

ergibt sich nach Lösen des Integrals für die Rauschspannung

mit der Einheit V2. Um die äquivalente effektive Rauschspannung zu erhalten,berechnet man . Bemerkenswert ist hier, dass die Rauschspannung nichtmehr vom Widerstand RON des Schalters abhängt, sondern nur von der Abtast-Kapazität C. Je größer die Kapazität, desto kleiner das Rauschen. Anschaulich wirddie Unabhängigkeit von RON dadurch, dass ein kleiner Widerstand zwar ein kleine-res Rauschen, jedoch das Abtastsystem eine höhere Bandbreite besitzt und damitwieder mehr Rauschen hat.

Für die Schaltungsrealisierung muss ein Kompromiß zwischen Bandbreite, Rau-schen und Größe des Schalters gefunden werden. Ein geringes Rauschen erfordertein großes C. Ein großes C erfordert bei gleichbleibender Bandbreite (Zeitkon-stante τ) einen kleinen On-Widerstand RON, also große Schalttransistoren. GroßeSchalttransistoren verursachen jedoch, wie im folgenden untersucht wird, großeSignalstörungen durch Ladungsinjektion und Taktdurchgriff.

Zusammenfas-sung

In Tab. 3.1 sind die charakteristischen Eigenschaften der verschiedenen Techno-logien zusammengefaßt. Um die Technologien miteinander vergleichen zu können,wurden folgende Normierungen bei den Simulationen vorgenommen:

1. Die Schalter werden mit Minimal-NMOS-Transistoren entworfen, d. h. mit minimaler Länge und minimaler Weite. Dies verspricht die geringsten Störun-gen durch Ladungsinjektionen.

2. Die PMOS-Transistoren werden für zwei Fälle betrachtet. Entweder werden sie so groß gewählt (Big-PMOS), dass sie einen vergleichbaren Leitwert bei einer Signalspannung um VDD haben, wie die NMOS-Transistoren bei einer Signalspannung um VSS, oder sie werden ebenfalls als Minimal-Transistoren entworfen.

3. Die Abtastkapazitäten oder Lasten für einen Schalter werden relativ zu der Größe der Schalt-Transistoren entworfen. Es wird festgelegt, dass die Last für jeden Schalttransistor aus den Gate-Kapazitäten von genau fünf identi-schen Transistoren aufgebaut ist. Die fünf Transistoren haben jeweils die gleiche Weite und Länge wie der Schalttransistor. Das bedeutet, dass ein NMOS-Schalter als Last die Gates von fünf NMOS-Transistoren, ein Big-

tN τ N 2ln⋅ ⋅=

SRon f( ) VRon2

4kTRON= =

SOUT f( ) SRon f( )VOUT

VIN------------- f( )

2⋅=

VOUT2

VOUT2

4kTRON1

1 4π2RON

2C

2f2

+------------------------------------------- fd

0

∞

∫=

1

1 x2

+-------------- xd∫ xatan=

VOUT2 kT

C------=

kT C⁄



PMOS-Schalter als Last die Gates von fünf Big-PMOS-Transistoren und ein CMOS-Schalter als Last sowohl fünf NMOS als auch fünf PMOS-Transistoren als Last erhält. Die Last fünfach so groß so wählen, wie die Schalter erscheint erst einmal willkürlich. Sie stellt aber eine in der Praxis minimal sinnvolle Last da. Mit dieser Last wird die maximaler Bandbreite abge-schätzt. Keine Last zu Verwenden macht keinen Sinn. In Abb. 3.14 auf Seite 48 ist die Simulationsschaltung dargestellt: ein CMOS-Schalter mit zwei Minimal-NMOS-Transisoren (TSN) und zwei Minmal-PMOS-Transistoren (TSP) dargestellt, als Last an den Knoten ’a’ und ’b’ wird die fünffache Last, also jeweils die Gates von zehn Minimal-NMOS-Transistoren (TCNA, TCNB) und von zehn Minimal-PMOS-Transistoren (TCPA, TCPB) gewählt.

Tabelle 3.1: Charakteristische Eigenschaften von Schaltern in verschiedenen Technologien

Charakteristik \ Technologie Unit 0.8 µm 0.6 µm 0.35 µm 0.25 µm 0.12 µm

minimale Länge µm 0.8 0.6 0.35 0.25 0.12

minimale Weite µm 2.0 0.8 0.6 0.3 0.16

Weite Big-PMOS µm 4.8 2.8 2 1.3 0.72

Stromkennwert -Verhältnis PMOS:NMOS βN/βP

- 2.4 3.5 3.3 4.3 4.5

Überlappkapazität NMOS WCOV fF 0.43 0.28 0.12 0.09 0.04

Gate-Oxid-Kapazität NMOS WLCOX fF 0.98 0.68 0.92 0.38 0.074

typische Versorgungsspannung V 5.0 3.0 3.0 2.5 1.5

minimaler ON-Leitwert µS 330 200 180 200 120

maximaler ON-Leitwert µS 420 250 280 320 400

maximaler ON-Widerstand kΩ 3.0 5.0 5.5 5.0 8.3

minimaler ON-Widerstand kΩ 2.4 4.0 3.6 3.1 2.5

NMOS OFF-Widerstand T=27°C GΩ 1000 - - 120 187

NMOS OFF-Widerstand T=120°C GΩ 60 300 125 0.48 6.2

PMOS OFF-Widerstand T=27°C GΩ 1000 - - 800 750

PMOS OFF-Widerstand T=120°C GΩ 1000 1000 600 - 6

NMOS Diodensperrstrom T=27°C fA 0.05 - - 1 10

NMOS Diodensperrstrom T=120°C pA 6.0 1.7 2.5 700 0.5

PMOS Diodensperrstrom T=27°C fA 0.9 - - 1.8 11

PMOS Diodensperrstrom T=120°C pA 120 46 23 250 0.19

Gate-Kapazität von fünf Minimal-NMOS-Transistoren

fF 9.2 6.2 5.8 2.8 0.77

3dB Bandbreite bei fünffach Last NMOS-Switch

GHz 5.6 5.1 4.9 11 25

Effektive Rauschspannung NMOS-Switch, T=25°C

mV 0.66 0.8 0.83 1.2 2.3kT C⁄

Technische Universität Berlin 3 Digital-analoge Schnittstelle 47Institut für Mikroelektronik 3.4 Statische und dynamische SchalterDigital Kontrollierte Analoge Schaltungen

Zur Berechnung der Gate-Kapazität von fünf Minimal-NMOS-Transistoren in Tab.3.1, wird hier die Summe von zehnmal der Überlappkapazität (jeweils für Drain undSource) und fünfmal der Gate-Oxid-Kapazität im Triodenbereich (bei ausgebildetemKanal) angenommen. Die Bandbreite wird nach Gl. (3.4) berechnet, wobei der mini-male ON-Leitwert angenommen wird. Für die effektive Rauschspannung wird für Cdie Gate-Kapazität von 5 Minimal-NMOS-Transistoren angenommen.

Die Bandbreite steigt mit neueren Technologien, weil die Leitwerte der Transisto-ren etwa gleich bleiben und sich die Kapazitäten deutlich verkleinern. Die effektivenRauschspannungen bei neueren Technologien sind beträchtlich aufgrund der gro-ßen Bandbreite bzw. der kleineren Lastkapazität.

3.4 Statische und dynamische SchalterZwischen zwei Schalterklassen muss unterschieden werden: den statischen und

den dynamischen Schaltern.

3.4.1 Statische SchalterVerwendung im Entwurf in Kapi-tel 5

Statische Schalter werden beim Entwurf in der exponentiellen Stromquelle benö-tigt, um den konstanten Strom für die Frequenz einzustellen (vgl. Abb. 5.19 aufSeite 104).

Nachdem im vorherigen Abschnitt die grundlegenden Eigenschaften von MOS-Schaltern geklärt wurden, werden hier nun diese Eigenschaften unter dem Aspektvon verschiedenen Anwendungen von Schaltern untersucht.

Statische Schalter sind eine solche Anwendung. Statische Schalter sind Schalter,die sehr selten geschaltet werden. Leitwert, Bandbreite, Rauschen und Matchingsind entscheidend. Timing, Ladungsinjektion und Taktdurchgriff haben hier keineBedeutung.

Nun könnte man fragen, wieso man Schalter benötigt, die fast nie schalten. VierBeispiele verdeutlichen auch deren Zweck.

Power-Down-Schalter s ind sehr hil f reich für Energieersparnis in Low-PowerAnwendungen. Des weiteren ermöglichen sie, beim Testen des ICs die Ruhestrom-aufnahme genau zu definieren und damit einen einfachen ersten Parametertestdurchzuführen, bevor weitere Test nötig sind. Um Ströme statisch zu schalten, ver-wendet man am besten Drain-Schalter oder Gate-Schalter (Kap. 2.1).

Trimmschaltungen von Referenzen können den Yield einer analogen Schaltungdeutlich erhöhen. Mit der trimmbaren Bandgap-Schaltung in Abb. 2.2 auf Seite 15,die in einem IC für Chip-Geldkarten-Anwendungen eingesetzt wird, kann der Yieldvon 60% auf 90% erhöht werden. Das IC soll zwei geregelte Versorgungsspannun-gen von 3V ±5% und 5V±5% zur Verfügung stellen. Die ungetrimmte zur Verfügungstehende Bandgap-Spannungs-Referenz schwankte deutlich mehr. Das Trimmenerfolgt beim Testen über das Durchbrennen von Zener-Dioden. Diese Zener-Diodenwerden beim Anlegen der Versorgungsspannung an den IC automatisch digitalgesteuert ausgelesen und die entsprechenden Schalter in der Trimmschalter richtiggesetzt.

Bei einer weiteren Anwendung im Messtechnikbereich mit Drucksensoren wer-den die erheblichen Nichtlinearitäten eines kapazitiven Drucksensors in einem aufdem gleichen Hybrid untergebrachten Mixed-Signal-Messchip mit Polynom-Berech-nung kompensiert. Die Koeffizienten der Polynome werden durch programmierbareZener-Dioden eingestellt [3-33],[A-10].

48 3 Digital-analoge Schnittstelle Technische Universität Berlin3.4 Statische und dynamische Schalter Institut für Mikroelektronik


Der I2C-Bus, ein serieller Datenbus mit einem Takt und einer Datenleitung, defi-niert und genormt von der Firma Philips [3-34], kann interne Register in einem Chipansprechen. Diese Register können analoge Funktionen über Schalter beeinflus-sen. Diese Einflussnahme erfolgt in erster Linie statisch, z. B. einmal zum Einstel-len von analogen Eigenschaften.

3.4.2 Dynamische SchalterVerwendung im Entwurf in Kapi-tel 5

Dynamische Schalter werden beim Entwurf z. B. im Dreieckgenerator bei denStromschaltern (vgl. Abb. 5.16, Seite 100) oder in der multi funkt ionalen Sam-ple&Hold-Stufe (vgl. Abb. 2.9, Seite 22) verwendet. Ladungsinjektion und Takt-durchgriff müssen hier sehr klein gehalten werden.

Dynamische Schalter sind Schalter, deren Zweck es ist, kontinuier l ich ihrenZustand zu ändern, ohne dabei das Signal wesentl ich zu beeinflussen oder denSchaltvorgang zu verzögern.

Um das zu erreichen, müssen geeignete Schalter verwendet werden. Drei Eigen-schalten treten bei dynamischen Schalter zusätzl ich zu denen des stat ischenSchalters auf: Ladungsinjektion, Taktdurchgriff und Geschwindigkeit. Mit denBegriffen Ladungsinjektion und Taktdurchgriff wird der Einfluss des Schaltsignalsauf das zu schaltende Signal geschrieben. Mit Geschwindigkeit wird ausgedrückt,wie schnell ein Schalter schalten kann. Der Source-Strom-Schalter aus Abschnitt2.1 stellt einen guten dynamischen Stromschalter dar, insbesondere in Bezug aufGeschwindigkeit. Ansonsten ist Geschwindigkeit eine Frage der Treiber der Schalt-signale und der Größe der Schalter. Im Folgenden werden Ladungsinjektion undTaktdurchgriff definiert und untersucht.

In Abb. 3.14 ist die Schaltung dargestellt, mit der Ladungsinjektion und Takt-durchgriff untersucht werden. Sie ist abgeleitet aus [3-31] Fig. 19. Die Schaltsi-gnale ’c’ und ’nc’ wirken sich über die Schalttransistoren (Switch) TSP und TSN aufdie Signale ’a’ und ’b’ aus. Die Schalt t ransistoren bestehen aus zwei paralle lgeschalteten Minimal-Transistoren (2x). Es sind deshalb zwei, weil ihnen später zurLadungskompensation Transistoren einfacher Größe (1x) zur Seite gestellt werden.Ihnen ist als Last (Load) an den Anschlüssen ’a’ und ’b’ ihre fünffache Last (10x)mit den Transistoren TCNA, TCPA, TCPB und TCNB zugeordnet. Diese Last, welcherelativ zur Größe der Schalttransistoren gewählt ist, erlaubt einen Vergleich zwi-schen den einzelnen Schaltertypen und Technologien. Der Innenwiderstand RIN derEingangsquelle VIN wird variiert zwischen den zwei Extremen: einem unendlichhohen Widerstand RIN=∞ und einem Widerstand RIN=0.

Abb. 3.14: Schaltung zur Untersuchung der Ladungsinjektion und des Taktdurch-griffs bei NMOS-, PMOS- oder CMOS-Schaltern.

V D D

ba

V S S V S S

VINRIN

V D D

10xP

10xN10xN

10xP

2xP

2xN

nc

c

T SP

T SN T CNB

T CPB

T CNA

T CPA

Load LoadSwi tchInput Signal


Simulationen für NMOS-Schalter werden nur mit den Transistoren TSN, TCNA undTCNB durchgeführt, für PMOS-Schalter nur mit den Transistoren TSP, TCA und TPBund für CMOS-Schalter mit allen Transistoren.

3.4.3 Ladungsinjektion und TaktdurchgriffLadungsinjektion (Charge Injection) und Taktdurchgriff (Clock Feed Through) sol-

len im Folgenden definiert werden. Diese Definit ionen orientieren sich an demErgebnis der Störung für die Signale bei ’a’ und ’b’.

Ladungsinjektion - Charge Injection

Definition: „Die Ladungsinjektion ist eine durch injizierte Ladungen verursachteSpannungsabweichung ∆VINJ in den Signalen ’a’ und ’b’. Diese Ladungen werdenbeim Übergang des Schaltzustandes eines Schalter in die Anschlüsse ’a’ und ’b’injiziert und verbleiben dort. ∆VINJ ist die Differenz zwischen dem erhaltenen Ist-Spannungswert des realen Schalter und dem erwarteten Soll-Spannungswert beider Verwendung eines idealen Schalters nach Abschluss des Schaltvorgangs.“

Bei MOS-Schaltern kommen diese Ladungen aus dem Kanal und aus den Über-lappkapazitäten (vgl. Abb. 3.5 CGSch, CGSov). (In der Literatur wird manchmal nurdie Ladung aus dem Kanal zur Ladungsinjekt ion zugehörig angesehen.) DieseLadungen führen in den Abtastkapazitäten an den Anschlüssen ’a’ und ’b’ zu einerevtl. erheblichen konstanten Spannungsdifferenz ∆VINJ.

Der Fehler (Error) durch Ladungsinjektion EINJ wird als Quotient der Spannungs-differenz ∆VINJ zur Versorgungsspannung VDD definiert.

(3.9)

Sei z. B. bei einem NMOS-Schalter die Kanal- und Überlappkapazität des Transi-stor TSN von ’c’ nach ’b’ 20 fF, die Lastkapazität des Transistors TCNB C=1 pF, soergibt sich bei einem Taktsignal ’c’ von 5 V fallend auf 0 V eine beachtliche Span-nungsdifferenz von ∆VINJ= -100 mV also EINJ=-2%. Noch während des Abschaltenskönnen über Pin ’a’ und über einen kleinem RIN injizierte Ladungen zur treibendenSpannung VIN abfließen. Dies verkleinert ggf. den möglichen Fehler.

Taktdurchgriff - Clock Feed-through

Definition: „Der Taktdurchgriff ist eine Störung in den Signalen ’a’ und ’b’, diewährend der Änderung des Taktsignals auftritt, also nur während der fallenden odersteigenden Flanke der Schaltsignale. Die Spannungsstörung ∆VCFT ist die Differenzzwischen dem Ist-Wert und Soll-Wert der Signale ’a’ und ’b’.“

Der Fehler (Error) durch den Taktdurchgriff ECFT wird als Quotient von mittlererEffektiv-Spannung der Störung ∆VCFT zur Versorgungsspannung VDD definiert.

(3.10)

Dabei ist ∆VCFT im Zeitraum vom Beginn bis zum Ende der ansteigenden und fal-lenden Flanke der Taktsignale definiert. Den idealen Beginn und das ideale Endezu bestimmen, ist schwierig, besonders wenn die Schaltsignale einschwingen.Sinnvoll ist die Festlegung auf Integralgrenzen, also auf Zeitpunkte, wo das Integralüber das Fehler-Spannungsquadrat 5% bzw. 95% vom jeweiligen Endwert erreichthat. Für die steigende (rising) Flanke sind dies die Zeiten tr05 und tr95, für die fal-lende (falling) Flanke sind dies die Zeiten tf05 und tf95. Als Gesamtzeit für die stei-gende und fallende Flanke zur Normierung ergibt sich Trf=tr95-tr05+tf95-tr05.

Der Taktdurchgri ff spiel t nicht in al len Systemen eine Rolle. In abgetastetenSystemen, in Switched-Capacitor-Schaltung spielt der Taktdurchgriff ein unterge-ordnete Rolle, weil die Signale nach dem Schalten Zeit haben einzuschwingen. In

EINJ

∆VINJ

VDD---------------=

ECFT1

VDD------------- 1

Trf------- ∆VCFT

2td

tr05

tr95

∫ ∆VCFT2

tdtf05

t f95

∫+ =



zeitkontinuierlichen Systemen, wo z. B. zwischen Signalpfaden möglichst störungs-frei hin- und hergeschaltet werden muss, ist die Betrachtung des Taktdurchgriffsunerläßlich.

Unter den Begriff Taktdurchgriff fallen auch Phänomene, wenn mehrere Taktlei-tungen durch unterschiedliche Zeitverzögerungen zu Störungen im analogen Signalführen. Z. B. kann bei Digital-Analog-Umsetzern beim Umschalten von einem Digi-tal-Wert „0111“ auf „1000“ ein erhebl icher Taktdurchgri ff entstehen, wenn dashöchstwertige Bit eine andere Verzögerung besitzt als die niederwertigen.

Verschiedene Schalterkonzepte werden im Folgenden im Hinblick auf die beidenGütekriterien Ladungsinjektion und Taktdurchgriff untersucht. Die Untersuchungerfolgt durch Simulation im Prozess CMOS 0.8 µm.

Gewichtung von Ladungsinjektion und Taktdurch-griff

Beim Vergleich von Ladungsinjektion und Taktdurchgriff muss man sich immer derTatsache bewusst sein, dass die Ladungsinjektion während der gesamten Periodeauftritt und damit schwerwiegender ist und der Taktdurchgriff nur während der Ver-änderung der Schalts ignale auftr i t t . Beim Schaltungsentwurf muss zuerst dieLadungsinjektion optimiert werden, danach der Taktdurchgriff.

Ladungsinjektion beim Öffnen eines SchaltersIn Abb. 3.15 wird Ladungsinjektion verschiedener Schalter beim Wechseln vom

An-Zustand in den Aus-Zustand dargestellt.

Abb. 3.15: Ladungsinjektionsfehler EINJ verschiedener Schaltertypen beim Wechseln vom An-Zustand in den Aus-Zustand, aufgetragen über der Spannung des Eingangssignals VIN . Es ist RIN=∞ nur für CMOS-Schalter mit Dummy-Transistoren ist RIN=0. Ein Fehler von 1% entspricht 50 mV.

Simulationsbedin-gungen

Für die Simulation wird die Schaltung aus Abb. 3.14 in verschiedenen Ausführun-gen genommen. Der Eingangswiderstand RIN wird zuerst sehr groß gewählt .Dadurch wird gewährleistet, dass sich die injizierten Ladungen aus den Schalttran-

Charge Injection at Different Switches when Switching to "Off"-State

-10,00%-8,00%-6,00%-4,00%-2,00%0,00%2,00%4,00%6,00%8,00%

10,00%12,00%

0,00% 20,00% 40,00% 60,00% 80,00% 100,00%

Input Voltage normalized to PowerSupply (5V)

Ch

arg

e In

ject

ion

Err

or

EIN

J at

Pin

'b'

NMOS switch PMOS switch

CMOS switch Big-PMOS switch

CMOS dummy switch CMOS dummy switch, RIN=0


sitoren TSP und TSN gleichmäßig in die Lasttransistoren TCxx an Pin ’a’ und Pin ’b’aufteilen. Für alle untersuchten Schalter werden Minimalweiten und -längen ver-wendet.

Für einen NMOS-Schalter (NMOS switch) werden alle PMOS-Transistoren ein-schließlich der Last entfernt (TSP, TCPA, TCPB).

Für einen PMOS-Schalter (PMOS switch) werden alle NMOS-Schalter einschließ-lich der Last entfernt (TSN, TCNA, TCNB).

Für CMOS-Schalter (CMOS switch) werden die Weiten der PMOS-und NMOS-Transistoren identisch minimal gewählt.

Der Big-PMOS-Schalter (Big-PMOS-switch) ist ein CMOS-Schalter in dem für diePMOS-Transistoren keine Minimal-Transistoren verwendet werden. Der PMOS-Schalt-Transistor TSP und die PMOS-Last-Transistoren TCPA und TCPB werden sogroß gewählt, dass im eingeschalteten Zustand bei mittlerer Eingangsspannung VINder Leitwert der PMOS-Transistoren genauso groß ist, wie der Leitwert der NMOS-Transistoren.

Beim CMOS-Schalter mit Dummy-Schalttransistoren (CMOS dummy switch), wer-den den eigentlichen Schalttransistoren noch Transistoren mit halber Weite undKurzschluss zwischen Drain und Source ohne Schaltfunktion zur Seite gestellt.Diese Dummy-Transistoren werden mit inversem Taktsignal angesteuert und kön-nen so die injizierte Ladung der Schalttransistoren wieder aufnehmen [3-29]. EinSchalter mit Dummy-Schalttransistoren ist in Abb. 3.16 dargestellt.

Abb. 3.16: Ladungskompensation durch zwei parallel geschaltete Schalttransi-storen (2x) und einfache Dummy-MOS-Transistoren (1x) mit inverser Taktansteuerung

Für den CMOS-Schalter mit Dummy-Transistoren wird bei einer weiteren Simula-tion der Eingangswiderstand RIN auf null gesetzt (CMOS dummy switch, RIN=0).Dies verhindert die gleichmäßige Aufteilung der injizierten Ladungen auf die Pins’a’ und ’b’, so dass sich die Kompensationswirkung der Dummy-Transistoren ver-schlechtert ([3-31] Fig. 19).

Ergebnis-Interpre-tation

Die Ergebnisse in Abb. 3.15 zeigen eine starke Abhängigkeit des Injektionsfeh-lers EINJ (Y-Achse) von der Spannung des Eingangssignals VIN (X-Achse).

Für den NMOS-Schalter ergibt sich ein negativer Fehler EINJ, weil das Taktsignalbeim Ausschalten fällt und dadurch Ladungen aus den Knoten ’a’ und ’b’ abgesaugtwerden.

Für PMOS-Schalter ergibt sich ein positiver Fehler, weil das Taktsignal beim Aus-schalten steigt und dadurch Ladungen auf den Knoten ’a’ und ’b’ gebracht werden.

ba

nc c nc

2x WN/L 1x WN/L1x WN/L

c nc c

2x WP/L 1x WP/L1x WP/L

N M O S

P M O S

dummy t ransistors C M O S



Beim CMOS-Schalter ergibt sich bei 40% Eingangspegel VIN gerade eine Kom-pensation der NMOS- mit der PMOS-Injektion. Bei 0% Eingangspegel ergibt sichEINJ von -2% und bei 100% Eingangspegel ergibt sich EINJ von +3%.

Beim Big-PMOS-Schalter, bestehend aus großen PMOS- und kleineren NMOS-Transistoren, ist der Fehler positiv, aber kleiner als beim reinen PMOS-Schalter. Esüberwiegt die positive Injektion aus den PMOS-Transistoren die negative Injektionder NMOS-Transistoren.

Erst bei einem CMOS-Schalter mit Dummy-Transistoren hebt sich die Ladungsin-jekt ion vollständig auf unter der Bedingung, dass der Eingangswiderstand RINunendlich ist. Das gleiche gilt für NMOS- und PMOS-Schalter, was hier nicht darge-stellt ist. Die vollständige Aufhebung, wird dadurch erreicht, dass die Ladungen derSchalttransistoren TSP und TSN sich jeweils zur Hälfte in die gleichartigen Lastka-pazitäten an Pin ’a’ und ’b’ verteilen. Dort können sie wieder vollständig von denladungskompensierenden Dummy-Transistoren aufgenommen werden.

Sind Impedanzen an Pin ’a’ und Pin ’b’ nicht gleichartig, d. h. sind die Lastkapazi-täten unterschiedlich groß oder ist der Treiberwiderstand RIN an Pin ’a’ sehr klein,so verteilen sich die Ladungen aus den Schalttransistoren nicht mehr gleichmäßignach Pin ’a’ und ’b’ (CMOS dummy switch, RIN=0). Für RIN=0 können die injiziertenLadungen in Pin ’b’ über den Schalttransistor und über RIN abfließen, bevor sie vonden ladungskompensierenden Dummy-Transistoren aufgenommen werden können.Daraus ergibt sich ein Injektionsfehler EINJ.

Der ansteigende Verlauf von EINJ für NMOS-Schalter über VIN, liegt daran, dassder NMOS-Schalt-Transistor, wenn er ausgeschaltet wird, mit steigender SpannungVIN früher vom Triodenarbeitsbereich in den Sperrbereich übergeht und damit ins-gesamt weniger Ladungen injizieren kann (vgl. Abb. 3.6). Für den PMOS-Transistorgilt entsprechendes.

Das plötzliche Erhöhen des Fehlers EINJ für NMOS-Schalter unterhalb von Ein-gangspegeln VIN mit 20%, bzw. bei PMOS-Schaltern mit Eingangspegeln VIN ober-halb von 80% liegt daran, dass die aus MOS-Transistoren aufgebauten Lasten dieSchwellspannung unterschreiten und daher die Kapazität sinkt, was einen höherenSpannungsfehler EINJ zur Folge hat.

Mismatch bei Dummy-Schaltern

Die Ladungskompensation mit Dummy-Schaltern funktioniert nur bei idealemMatching zwischen Schalt- und Dummy-Transistor. Gutes Matching kann erreichtwerden, wenn man für die Schal t t ransistoren zwei g leiche e inzelne paral le lgeschaltete Transistoren und für die Dummy-Transistoren einen Transistor gleicherArt nimmt. Die Qualität des Matchings und damit der Ladungskompensation kanndurch Abschätzungen oder durch Monte-Carlo-Simulation ermittelt werden. Für die


CMOS-Schalter in 0.8 µm CMOS mit Minimal-Transistoren ist das Ergebnis einerMonte-Carlo-Simulation in Abb. 3.17 dargestellt.

Abb. 3.17: (1-6) Ladungsinjektionsfehler EINJ bei Mismatch von Schalt- und Dummy-Transistoren. Der Mittelwert wird mit ’mu’, die Standabweichung mit ’sd’ bezeichnet. Schlechtes Matching, d. h. die Verwendung von Dummytransistoren mit halber Weite der Schalttransistoren (keine Einheitselemente) verschlechter das EINJ um etwas den Faktor vier (5),(6).

Bei Monte-Carlos-Simulationen wird N-mal mit der gleichen Schaltung simuliert,wobei die Parameter (z. B. Länge, Weite, Oxiddicke) der Transistoren einzeln auto-matisch und zufällig bei jeder Simulation neu verändert werden, entsprechend derStreuwerte der Technologie. Das Ergebnis wird in Histogrammen dargestellt, indenen auf der X-Achse die zu untersuchende Größe, unterteilt in M Intervalle, dar-gestellt und auf der Y-Achse die Anzahl der Simulationen, die jeweils in eines der MIntervalle gefallen ist, aufgetragen wird. Die zu untersuchende Größe ist hier derFehler der Ladungsinjektion EINJ. Gleichzeitig werden noch die Gesamtanzahl Nder Simulationen, der Mittelwert mu und die Standard-Abweichung sd im Histo-gramm angegeben.



In Abb. 3.17 (1,3,5) ist EINJ für Pin ’a’ und in (2,4,6) ist EINJ für Pin ’b’ dargestellt.In (1,2) sind die Ergebnisse für eine CMOS-Schalter gezeigt. Der Mittelwert vonEINJ ist sehr klein (ca. 10-6). Es gibt also keinen systematischen Fehler. Die Stan-dardabweichung von EINJ bet rägt in be iden Fäl len ca. 0 .065Å 'XUFK 0LV

PDWFKLQJ JLEW HV NHLQHQ QHQQHQVZHUWHQ )HKOHU (EHQVR LVW HV LQ EHLP %LJ

30266FKDOWHUV Der Mittelwert von EINJ ist sehr klein (ca. 10-6). Die Standardab-weichung von EINJ beträgt in beiden Fällen ca. 0.058Å ZDV NOHLQHU LVW XQG DXI

GLH JU|HUHP 30267UDQVLVWRUHQ ]XUFN]XIKUHQ LVW *U|HUH 7UDQVLVWRUHQ XQWHU

OLHJHQ NOHLQHUHQ UHODWLYHQ 6WUHXXQJHQ (LQHQ VLJQLILNDQWHUHQ 8QWHUVFKLHG JLEW HV

EHL 1LFKWEHDFKWXQJ GHU 0DWFKLQJ5HJHOQ LQ LQGHP PDQ GLH 6FKDOWWUDQVLVWR

UHQ ZLUNOLFK PLW GRSSHOWHU :HLWH SODW]LHUW DOV GLH 'XPP\7UDQVLVWRUHQ DQVWDWW

]ZHLPDO ]X SDUDOOHO ]X SOD]LHUHQ PLW HLQIDFKHU :HLWH (V HUJLEW VLFK KLHU HLQ V\VWH

PDWLVFKHU 2IIVHW LP 0LWWHOZHUW PX ]X 0.4Å 'LH 6WDQGDUGDEZHLFKXQJ VG GHV

,QMHNWLRQVIHKOHUV (,1- EHWUlJW Å ,QVJHVDPW VSLHOHQ VROFKH 0DWFKLQJ$EZHL

FKXQJ HLQH XQWHUJHRUGQHWH 5ROOH

Verzögerung von ’c’ und ’nc’

Verschiebt man die Schaltsignale ’c’ und ’nc’ bei Schaltern mit Dummy-Transisto-ren (Abb. 3.16) zeitlich gegeneinander bei einen Eingangswiderstand RIN=0, soführt dies zu unterschiedl ichen Ladungsinjekt ionen beim Schalten in den Off-Zustand. In Abb. 3.18 sind die Ergebnisse dargestellt, wobei die x-Achse die Verzö-gerung tdel zwischen ’c’ und ’nc,’ normiert auf die Anstiegszeit von 1 ns, und die Y-Achse den Ladungsinjektionsfehler EINJ zeigt. Für den NMOS-Schalter ist es gün-stiger, wenn ’c’ etwas vor ’nc’ kommt. Der maximale Fehler EINJ ist dann 0.8%. Fürden PMOS-Schalter sollte ’nc’ vor ’c’ kommen und der Fehler beträgt dann maximal0.32%. Dies liegt daran, dass nach Möglichkeit zuerst der Schalt-Transistor schlie-ßen soll, damit die dadurch injizierten Ladungen danach durch die Dummy-Transi-storen wieder aufnommen werden können. Eine umgekehrte Reihenfolge machtkeinen Sinn und führt zu einem betragsmäßig hohen Fehler EINJ von jeweils 3%,weil die durch die Dummy-Transistoren aufgenommenen Ladungen durch den nochoffenen Schalttransistor wieder nachfließen.

Auch der CMOS-Schalter hat eine Vorzugseite. Die Steigung von EINJ für tdel<0ist etwa doppelt so groß wie für tdel>0, d. h. es ist günstiger, wenn ’c’ vor ’nc’kommt, weil dann der Fehler kleiner bleibt. Dies lässt sich damit erklären, dassdurch den PMOS-Schalttransistor aufgrund seiner etwa halb so großen Leitfähigkeitnur die Hälfte der Ladungen vor dem vollständigen Schließen abfließen kann, alsdie durch den NMOS-Schalttransistor. Der NMOS-Schalttransistor sollte also, wennes einen Zeitunterschied zwischen ’c’ und ’nc’ gibt, zuerst schließen. Dieser höhereAbfluss durch den NMOS-Transistor wird auch dadurch deutlich, dass EINJ für den


NMOS-Schalter mit tdel>0 betragsmäßig größer ist (0.8%) als für den PMOS-Schal-ter mit tdel<0 (0.32%).

Abb. 3.18: Ladungsinjektion bei NMOS-, PMOS- und CMOS-Schaltern mit Dummy-Transistoren und RIN=0 bei verschiedene Verzögerungen zwischen den Schaltsignalen ’c’ und ’nc’

Für sehr große Innenwiderstände RIN und unter Verwendung von Dummy-Transi-storen ist die Ladungsinjekt ion EINJ nul l. Die Dummy-Transistoren können dieLadungsinjektion vollständig kompensieren. EINJ ist unabhängig von der Verzöge-rung tdel zwischen ’c’ und ’nc’ Verzögerung. Eine entsprechende Kurve in Abb. 3.18verliefe auf der X-Achse.

Betrachtungen zur Abhängigkeit EINJ von der Anstiegszeit der Schaltsignale ’c’und ’nc’ erfolgen im nächsten Abschnitt.

TaktdurchgriffIm diesem Abschnitt werden Untersuchungen zum Taktdurchgriff durchgeführt.

Zusätzl ich wird eine Betrachtung der Ladungsinjekt ion zu Anst iegszeiten derSchaltsignale ’c’ und ’nc’ im Vergleich mit dem Taktdurchgriff angeführt.

Verzögerung von ’c’ und ’nc’

In folgender Betrachtung werden die Schaltsignale ’c’ und ’nc’ gegeneinanderverschoben, um deren Einfluss auf den Taktdurchgriff zu bestimmen. Die Schaltungin Abb. 3.14 wird mit ideal linear ansteigendem und abfallendem Takt ’c’ und Nicht-Takt ’nc’ ´betrieben. Die Flanken von ’c’ und ’nc’ werden gegeneinander um die Zeit

Effektive Charge Injection over Relative Delay 'c' Before 'nc' with Rin=0

-4,00%

-3,00%

-2,00%

-1,00%

0,00%

1,00%

2,00%

3,00%

4,00%

-200,0% -100,0% 0,0% 100,0% 200,0%

Relative Delay 'c' before 'nc' tdel/1ns in %

No

rmal

ized

Eff

ecti

ve V

alu

e o

f E

INJ

in %

NMOS PMOS CMOS



tdel verschoben, wie es in Abb. 3.19 (1) dargestellt ist. Die Anstiegszeit beträgt 1ns. Das Signal ’nc’ wird verzögert um tdel gleich 0 ns, 1 ns und 2 ns.

Abb. 3.19: (1-4) Abhängigkeit des Taktdurchgriffs von der Verzögerung zwischen den Schaltsignalen ’c’ und ’nc’ bei sehr hohem Eingangswiderstand RIN und immer der gleichen CMOS-Last für einen NMOS-, PMOS- und CMOS-Schalter mit Dummy-Transistoren.

Als Ergebnis stellen sich verschiedene Taktdurchgriffe an Pin ’b’ ein. Der Ein-gangspegel VIN wurde auf mittlere Versorgungsspannung von 2.5 V gelegt. Der Ein-gangswiderstand RIN wird sehr groß gewählt. Es kommt zu keiner Ladungsinjektion,sondern nur zu einem Taktdurchgriff. In (2) ist der Taktdurchgriff für 2 ns, in (3) für1 ns und in (4) für 0 ns Verzögerung von ’nc’ gezeigt und zwar jeweils für einenNMOS-, PMOS-, und CMOS-Schalter mit jeweils Dummy-Transistoren. Durch denlinearen Anstieg wird der Mechanismus des Taktdurchgriffs in (2) mit 2 ns Verzöge-rung von ’nc’ deutlich. Der Durchgriff bei PMOS- und NMOS-Schalter steigt bei stei-genden ’c’ jeweils in zwei linearen Stücken, beginnend bei t=5 ns, an und endetdann in einem Plateau. Beim PMOS-Schalter steigt der Taktdurchgriff schneller an,als beim NMOS-Transistor. Dieser Anstieg wird verursacht durch das steigendeTaktsignal ’c’ am NMOS-Schalttransistor, bzw. an den PMOS-Dummy-Transistoren.Die zwei linearen Stücke werden durch die Kapazitäten der verschiedenen Arbeits-bereiche verursacht. Der NMOS-Schalttransistor durchläuft einen Bereich vom Aus-Zustand in den An-Zustand, die PMOS-Dummy-Transistoren genau umgekehrt vomAn-Zustand in den Aus-Zustand. Daher ergeben sich die unterschiedlich steilenAnstiege, weil die Transistoren den Triodenbereich und den Sperrbereich mit ihrenjeweils unterschiedlichen Gate-Kapazitäten in verschiedener Reihenfolge durchlau-fen. Schließlich erfolgt durch die fallende Taktflanke von ’nc’ ab dem Zeitpunkt 7 ns

Triode Region

OFF Region


der umgekehrte Prozess und die Ladungen werden wieder von Pin ’b’ entferntdurch die NMOS-Dummy-Transistoren und den PMOS-Schalttransistor. Ab 10 nsgeschieht das gleiche mit umgekehrtem Vorzeichen.

Bei genauem Hinsehen stellt man fest, dass der Taktdurchgriff des CMOS-Schal-ters in drei linearen Stücken verläuft. Dies ergibt sich aus der Überlagerung vonPMOS-Antei l und NMOS-Anteil . Der Taktdurchgri ff fäl l t bei einer Verzögerungtdel=2 ns für CMOS größer aus als bei PMOS und NMOS. Dies liegt daran, dassanders als übl ich in dieser Simulation für NMOS-, PMOS- und CMOS-Schalterimmer die gleiche CMOS-Last (zehn NMOS- und zehn PMOS-Transistoren) verwen-det wurde.

Verr inger t s ich nun die Verzögerungszei t des Nicht -Taktes ’nc’ auf 1 ns inAbb. 3.19 (3), so schieben sich steigender und fallender Taktdurchgriff ineinander.Schließlich bei 0 ns Verzögerung in (4) heben sich steigender und fallender Takt-durchgriff weitgehend auf. In (4) ist der Taktdurchgriff vom CMOS-Schalter kleinerals von NMOS und PMOS. Dies liegt daran, dass sich beim CMOS-Schalter dersteigende und der fallende Taktdurchgriff, bestehend aus drei linearen Stücken,besser gegeneinander aufheben, als bei nur zwei l inearen Stücken, wie beimNMOS- oder PMOS-Schalter. Eine vollständige Kompensation des Taktdurchgriffsist aber auch bei drei linearen Stücken nicht möglich.

Damit wären die Mechanismen und das Zustandekommen des Taktdurchgriffsgeklärt.

In Abb. 3.20 werden die Taktdurchgriffe der NMOS-, PMOS- und CMOS-Schalterbei hohem RIN und der Taktdurchgriff eines CMOS-Schalter bei niedrigem RIN(CMOS with Rin=0) miteinander verglichen.

Auf der X-Achse in Abb. 3.20 ist die Verzögerung tdel des Taktes ’c’ vor demNicht-Takt ’nc’ bezogen auf die Anstiegs- und Abfallszeit von 1 ns dargestellt. Aufder Y-Achse ist der Taktdurchgriff-Fehler ECFT bzw. der LadungsinjektionsfehlerEINJ dargestellt.

Für betragsmäßig hohe Verzögerungen zwischen ’c’ und ’nc’ haben ECFT fürNMOS-, PMOS- und CMOS-Schalter einem vergleichbaren Verlauf. Für eine rela-tive Verzögerung tdel von 0% zwischen ’c’ und ’nc’ verursacht der CMOS-Schalter



den geringsten Taktdurchgriff von ECFT=0.4%. PMOS- und NMOS-Schalter sind ver-gleichbar bei etwa 1%.

Abb. 3.20: Taktdurchgriff bei verschiedenen Verzögerungen tdel der Schaltsi-gnale ’c’ und ’nc’ mit hohen und niedrigem RIN und bei an den Schal-tertyp angepasster Last und einem Eingangspegel VIN von 2.5 V. Ein Fehler ECFT von 1% entspricht 50 mV.

Besonders interessant sind die Ergebnisse für geringe EingangswiderständeRIN=0. Der CMOS-Taktdurchgriff fällt geringer aus vor allem für betragsmäßig hoherelative Verzögerungen tdel, weil dort Ladungen des Taktdurchgriffs noch über denjeweils offenen PMOS- bzw. NMOS-Schalttransistor zum Treiber an Pin ’a’ (VIN)abfliessen können.

Anstiegszeit von ’c’ und ’nc’

Für die Amplitude des Taktdurchgriffs ECFT spielt die Anstiegs- und Abfallszeit trbzw. tf nur insofern eine Rolle, als das tr und tf etwa der Dauer des Taktdurchgriffsentspricht, nicht jedoch die Amplitude des Taktdurchgriffs ECFT beeinflusst. Für dieLadungsinjektion EINJ spielt die Dauer der Flankenzeiten tr und tf eine entschei-dende Rolle. In Abb. 3.21 ist dies zu sehen. Während sich der Taktdurchgriff fastüberhaupt nicht ändert und eher gleich bleibt, steigt die Ladungsinjektion kontinu-ierlich an. Die relative Anstieg- und Abfallszeit tr und tf sind genormt auf die mini-male Anstiegs- und Abfallszeit tsw_rf_min.

Die Zeit tsw_rf_min, die Schalter-Kennzeit für einen Prozess, sei definiert als dieZeit, die zwei parallel geschaltete Minimal-Inverter, bestehend aus einem minima-len NMOS-Transistor und einen gm-angepassten PMOS-Transistor (Big-PMOS),brauchen, um die Schaltsignale ’c’ und ’nc’ an einen CMOS-Schalter mit Dummy-Transistoren (Abb. 3.16) von 10% auf 90% zu treiben (zwei Minimal-Inverter des-halb, weil die Schalttransistoren im CMOS-Schalter aus zwei Minimal-Transistorenaufgebaut sind).

Für den CMOS-Prozess 0.8 µm beträgt die Zeit tsw_rf_min 0.13 ns. Die beiden par-allelen Minimal-Inverter müssen mit einer definierten Anstiegszeit tinv_rf_min ange-steuert werden.

Die Zeit tinv_rf_min, die Inverter-Kennzeit für einen Prozess, sei definiert als die10%-90%-Anstiegszeit, die sich am Ende einer langen Kette von Minimalinvertern

Effektive Clock Feedthrough over Relative Delay 'c' Before 'nc'

0.00%

0.50%

1.00%

1.50%

2.00%

2.50%

3.00%

3.50%

4.00%

-200% -150% -100% -50% 0% 50% 100% 150% 200%

Relative Delay 'c' before 'nc' tdel/1ns in %

No

rmal

ized

Eff

ecti

ve V

alu

e E I

NJ

in

%

NMOS PMOS CMOS CMOS with Rin=0


einstell t , unabhängig von der Anstiegs- oder Abfallzeit am Eingang des erstenInverters der Kette.

Die Zeit tinv_rf_min beträgt für diesen Prozess 0,21 ns und ist größer als tsw_rf_min.Bei Ring-Oszillatoren, aufgebaut aus Invertern, spielt diese Zeit eine Rolle für diemaximale Frequenz. (Die Kapazitäten der Inverter-Transistoren sind kleiner als dieKapazitäten der Schalter-Transistoren. Durch den Miller-Effekt bei Inverter-Kettenist trotzdem tsw_rf_min< tinv_rf_min). Die Zeiten tsw_rf_min und tinv_rf_min sind für denSchaltereinsatz wichtige prozessspezifische Zeitkonstanten, an denen maximaleAnstiegszeiten abgeschätzt werden können. Für neuere und schnelle Prozessewirkt sich die Verkleinerung von tsw_rf_min und t inv_rf_min günstig auf geringereLadungsinjektion und Taktdurchgriff aus.

Ziel ist es, die Zeiten tr und tf zu minimieren, um EINJ und ECFT klein zu halten.

Abb. 3.21: Taktdurchgriff und Ladungsinjektion in Abhängigkeit von der auf die Schalterkennzeit tsw_rf_min genormten Anstiegs- und Abfallszeit der Schaltsignale ’c’ und ’nc’ für einen CMOS-Schalter mit Dummy-Transi-storen, VIN=2.5V und RIN=0.

Eingangspegel und Taktdurch-griff

Der Taktdurchgriff hängt vom Eingangspegel des Signals an den Pins ’a’ und ’b’ab. In Abb. 3.22 sind die zeitlichen Verläufe des Taktdurchgriffs für die Signalspan-nungen 3.5 V, 2.5 V, 1.5 V und 0.5 V bei sehr großem Eingangswiderstand RIN dar-gestell t. Es gibt keine zeit l iche Verzögerung zwischen ’c’ und ’nc’ , und daherähneln die Verläufe hier den Verläufen in Abb. 3.19 (4). Ladungsinjektion tritt nichtauf, wegen des großen RIN. Mit sinkendem Eingangspegel VIN tendiert der Takt-durchgriff zu niedrigeren Spannungen, wobei der Taktdurchgriff bei PMOS-Schal-ters immer oberhalb des Eingangspegels bleibt, des NMOS-Schalter unterhalb undder CMOS-Schalter von oberhalb nach unterhalb wechselt. Für hohe Eingangspe-gel bleibt der NMOS-Schalter immer im Sperrbereich (Aus-Zustand), für niedrigeEingangspegel immer der PMOS-Schalter, wodurch in bei diesen Spannungspegelnkein Taktdurchgr i ff mehr auft r i t t . Bei d iesen Spannungspegeln bestehen dieAnstiegsflanken in Abb. 3.19 (2) nur aus einem einzelnen linearem Stück, weil derTransistor in einem Arbeitsbereich bleibt. Anstieg- und Abfallf lanke können sich

Effektive Clock Feedthrough and Charge Injection over Rise and Fall Time

0,00%

0,50%

1,00%

1,50%

2,00%

2,50%

3,00%

3,50%

4,00%

4,50%

5,00%

0% 500% 1000% 1500% 2000%

Relative Rise and Fall Time in %

No

rmal

ized

Eff

ecti

ve V

alu

e o

f E

INJ

un

d E

CF

T in

%

Clock Feed Through Charge Injection



vollkommen kompensieren, wenn tdel=0 ist, wie in (1) bei NMOS und in (4) beiPMOS.

Abb. 3.22: (1-4) Taktdurchgriff bei NMOS-, PMOS- und CMOS-Schaltern mit Dummy-Transistoren bei verschiedenen Eingangspegeln (1) VIN=3.5 V, (2) VIN=2.5V, (3) VIN=1.5 V, (4) VIN=0.5 V und sehr großem RIN.

Eine Zusammenstel lung des Taktdurchgr i ffs ECFT von NMOS-, PMOS- undCMOS-Schaltern für mehrere Eingangspegel ist in Abb. 3.23 zu sehen. Der Takt-durchgriff des NMOS- und PMOS-Schalters liegt etwa doppelt so hoch wie der desCMOS-Schalters. Bei den Eingangspegeln kleiner als 25% (PMOS) und größer 75%(NMOS), wo der PMOS-Schalter bzw. der NMOS-Schalter niemals leitet, gibt esbeim PMOS-Schalter bzw. beim NMOS-Schalter keinen Taktdurchgriff. Bei einemEingangspegel von 40% hat der Taktdurchgriff des CMOS-Schalters ein Minimum,wird jedoch nicht null. Hier wechselt der Taktdurchgriff von unterhalb zu oberhalbdes Eingangspegels. Die Überhöhungen bei NMOS- und PMOS-Schaltern bei 15%bzw. 85% sind darauf zurückzuführen, dass die Lastkapazitäten, die mit MOS-Tran-


sistoren realisiert sind, hier in den Sperrbereich wechseln und deren Eingangska-pazität deutlich kleiner wird und damit der Taktdurchgriff größer.

Abb. 3.23: Fehler des Taktdurchgriffs ECFT bei verschiedenen Eingangspegeln mit sehr großem Treiberwiderstand RIN

Zusammenfassend lässt sich sagen, dass bei Verwendung eines CMOS-Schalterssich der Taktdurchgriff verkleinert, insbesondere für einen bestimmten Eingangspe-gel VIN.

Ladungsinjektion und Taktdurchgriff beim Schließen von Schaltern

Die Ladungsinjektion beim Öffnen und der Taktdurchgriff beim Schließen und Öff-nen eines Schalters wurde in den vorherigen Abschnit ten betrachtet. WelcheEffekte beim Schl ießen eines Schalter auftreten, sol l h ier untersucht werden.Schließen heißt hier der Übergang vom hochohmigen Zustand in den niederohmi-gen Zustand eines Schalters.

Von einer Ladungsinjektion beim Schließen eines Schalters soll nicht gesprochenwerden. Entsprechend der Definition in Abschnitt 3.4.2 gibt es hier keine Ladungs-injektion. Vom Schalter injizierte Ladungen stören zwar das Signal, aber sie könnensich durch den jetzt geschlossenen Schalter wieder ausgleichen. Es soll der Takt-durchgriff und der folgende Ladungsausgleich betrachtet werden.

Das Schließen eines Schalters führt zu zwei Effekten: 1. Durch die Änderung derSchalts ignale kommt es zu einem Taktdurchgri ff . Der Taktdurchgri ff stört dieSignale VA und VB an den Pins ’a’ und ’b’. 2. Es kommt zu einem Ladungsausgleichüber den eingeschalteten Schalttransistor. Dies findet solange statt bis sich dieSpannungspegel VA und VB auf beiden Seiten des Schalters angeglichen haben.Werden die Spannungspegel VA und VB auf einem festem Potential gehalten, sokommt es zu einem konstanten Ausgleichsstrom.

Zur Untersuchung dieser beiden Effekte wird ein NMOS-Schalter mit Dummy-Transistoren aus Abb. 3.24 verwendet. Beide Pins ’a’ und ’b’ werden auf zwei ver-

Effective Clock Feedthrough over Input Voltage

0,00%

0,20%

0,40%

0,60%

0,80%

1,00%

1,20%

1,40%

1,60%

1,80%

2,00%

0,00% 20,00% 40,00% 60,00% 80,00% 100,00%

Relative Input Voltage in %

Clo

ck F

eed

Th

rou

gh

EC

FT

in %

NMOSPMOSCMOS



schiedene Spannungen VA und VB vorgeladen (d. h. aber nicht an feste Span-nungsquellen angeschlossen), die sehr weit auseinander liegen können und imMaximalfall die untere Versorgungsspannung VSS und die obere Versorgungsspan-nung VDD betragen. Lastkapazitäten werden in diesem Fall keine verwendet, umden nichtlinearen Einfluss der bisher verwendeten MOS-Lastkapazitäten auszu-schließen. Danach schließt der Schalter, und es kommt zum Taktdurchgriff und zuAusgleichsvorgängen. Es stellt sich eine Spannung VEQ im Gleichgewicht ein. Idea-lerweise sollte am Ende Veq die mittlere Spannung der Vorladespannungen VA undVB betragen, was aber nicht der Fall ist. Während der Ausgleichvorgänge durch-läuft der Schalttransistor den Sättigungsarbeitsbereich, bis er schließlich den Tri-odenarbeitsbereich erreicht hat.

Fehler beim Ladungsausgleich

Sei VEQ die Spannung, die sich nach dem Schließen eines Schalters real ein-stellt, und VM die erwartete mittlere Spannung der vorgeladenen Spannungen VAund VB an den Pins ’a’ und ’b’, so sei der Fehler beim Ladungsausgleich EEQdefiniert durch

(3.11)

Ladungsbilanz -ideal

In Abb. 3.24 sind die gespeicherten Ladungen entsprechend der Arbeitsbereichevon Schalt- und Dummy-Transistoren vor und nach dem Einschalten dargestell twerden. Vor dem Einschalten werden die Pins ’a’ und ’b’ auf die Spannungspoten-tiale VSS bzw. VDD vorgeladen, aber nicht leitend mit VDD und VSS verbunden.Ziel ist es zu überprüfen, ob und welche Ladungen durch die sich veränderndenSchaltsignale ’c’ und ’nc’ in die Pins ’a’ und ’b’ injiziert werden.

Abb. 3.24: Schaltzustände und gespeicherte Ladungen der NMOS-Transistoren in einem Schalter beim Übergang vom Aus-Zustand in den An-Zustand unter Vernachlässigung der Sperrschichtkapazitäten

In der linken Hälfte von Abb. 3.24 ist der NMOS-Schalter dargestellt, der ausge-schaltet ist, und in der rechten Hälfte der eingeschaltete NMOS-Schalter. Die Span-nungspotentiale sind links an den Pins angetragen. Rechts der Transistoren ist derSchaltzustand der Transistoren gezeigt, und daneben sind die in den Überlappka-pazitäten CGDov und CGSov und Gate-Kanalkapazitäten CGDch und CGSch gespei-cherten Ladungen (stored charge) angegeben.

Die gespeicherten Ladungen ergeben sich nach Kapitel 3.3.2 und Abb. 3.6. Ist einTransistor ausgeschaltet, ergeben sich nur Ladungen der Überlappkapazitäten,jeweils bei Source und Drain. Ist ein Transistor eingeschaltet, so sammeln sichnoch Ladungen unter dem Gate-Oxid. Die Kapazität zwischen Gate und Drain(ebenso Gate und Source) ergibt sich dann zu CON=CGD=WLCOX/2 + WCOV. Mitden gespeicherten Ladungen wird nun die Ladungsbilanz vor und nach dem Ein-schalten des Schalters untersucht, unter der Annahme, dass sich nach dem Ein-

EEQ

VEQ VM–

VDD VSS–( )----------------------------------=

ideal: V E Q=(VDD+VSS) /2

nc

c

nc

2x

1x

1x

switch is on:

V D D

V S S

O N

O F F

O F FV S S

ideal: V E Q=(VDD+VSS) /2

Vb= V D D

nc

c

nc

2x

1x

1x

switch is off:

Va=VSS

V D D

V D D

V S S O F F

O F F

O N

stored charge

1 x 2WCOV * 0

2 x 1WCOV * (VDD-VSS)

2 x 1WCOV * 0

- 1 x 2C ON * (VDD-VSS)

stored charge

1 x 2WCOV * (VDD-VSS)/2

- 2 x 1CON * (VDD-VSS)/2

with CON = W L CO X/2 + WCO V

1 x 2WCOV * (VDD-VSS)/2

- 2 x 1CON * (VDD-VSS)/2

b

a a

b


schalten genau das mittlere Potential VM=(VDD+VSS)/2 einstellt. Es zeigt sich nun,dass die Ladungsmengen genau gleich sind, d. h. die Dummy-Transistoren gebengenau die Ladungen ab, die die Schalttransistoren aufnehmen. Für den ausge-schalteten Schalter (links) ergibt sich die Ladungsmenge 2x WCOV(VDD-VSS) - 2xCON(VSS-VSS). Für den eingeschalteten Schalter (rechts) ergibt sich die Ladungs-menge 2x2WCOV(VDD-VSS)/2 - 2x2CON(VDD-VSS)/2. Nach Umformung und Ver-e i n f a c h u n g z e i g t s i c h , d a s s d i e L a d u n g s m e n g e n i d e n t i s c h s i n d . D i eLadungskompensation funktioniert optimal und ideal, d. h. VEQ=VM. Für den PMOS-Schalter lässt sich eine identische Betrachtung durchführen.

Ladungsbilanz - real

Zwei Fälle sollen bei der Simulation der Schaltung aus Abb. 3.24 berücksichtigtwerden.

Erstens soll der erwartete Mittelwert von VA und VB VM=(VDD-VSS)/2 betragen,also genau zwischen VDD und VSS liegen. Der Pin ’a’ und ’b’ wird auf die untereSpannung Va=VSS+α1(VDD-VSS)/2 bzw. die obere Spannung Vb=VDD−α1(VDD-VSS)/2 vorgeladen, und danach schließt der Schalter. Es stellt sich nicht genau alsAusgleichsspannung VEQ der erwartete Mit telwert VM=(VDD+VSS)/2 ein. DieAbweichung EEQ ist in Abb. 3.25 (a) zu sehen.

Zweitens soll der erwartete Mittelwert von VA und VB VM=VSS+0.5*(VDD-α2(VDD-VSS) sein mit α2∈[0,1], also für α2→1 geht VM→0. Der Pin ’a’ wird auf die untereSpannung VSS vorgeladen und Pin ’b’ auf die Spannung VDD-α2(VDD-VSS), d. h.also eine mit α2 sinkende Spannung. Schließt der Schalter, so gibt es ebenfallseine andere Ausgleichsspannung VEQ vom erwarteten Wert VM. Die AbweichungEEQ bei Ladungsausgleich ist in Abb. 3.25 (b) zu sehen.

Der Verlauf der Abweichung EEQ vom NMOS-Schalter in Abb. 3.25 ist invertiertdargestellt, um einen Vergleich mit dem PMOS- und CMOS-Schalter zu erlauben.

Abb. 3.25: (a-b) Spannungsfehler EEQ des Ladungsausgleichs (normalized voltage offset to VDD) beim Schließen eines Schalters mit vorgeladenen Pins ’a’ und ’b’. Die NMOS-Abweichung ist negativ dargestellt, um einen Vergleich mit dem PMOS-Transistor zu ermöglichen. Bei (a) werden Pin ’a’ und Pin ’b’ symmetrisch um die mittlere Versorgungsspannung vorgeladen. Bei (b) bleibt Pin ’b’ auf VSS und Pin ’a’ wird mit variabler Spannung vorgeladen.

Diese Abweichung EEQ wird durch die nichtlinearen Kapazitäten der pn-Über-gänge bei Source und Drain zum Bulk verursacht (Gl. (3.1), Abb. 3.8.). In denSperrschichtkapazitäten an Pin ’a’ des NMOS-Zweiges in Abb. 3.24 sind mehrnegative Ladungen gespeichert als an Pin ’b’ positive, weil dort die höhere Sperr-

switching into on-state, medium common mode level

0,00%

1,00%

2,00%

3,00%

4,00%

5,00%

6,00%

7,00%

8,00%

9,00%

0% 20% 40% 60% 80% 100%

normalized precharge amplitude

no

rmal

ized

vo

ltag

e o

ffse

t

NMOS * (-1) PMOS CMOS

switching into on-state, low common mode level

-2,00%

-1,00%

0,00%

1,00%

2,00%

3,00%

4,00%

5,00%

6,00%

7,00%

8,00%

9,00%

0% 20% 40% 60% 80% 100%

normalized precharge amplitude

no

rmal

ized

vo

ltag

e o

ffse

t

NMOS * (-1) CMOS * (-1)

(a) (b)



spannung eine niedrigere Kapazität bewirkt. Daher ergibt sich nach dem Schließendes Schalters eine negative Abweichung EEQ. Dies gilt für die erste und die zweiteBetrachtung.

Für einen CMOS-Schalter kommt es zu einer le ichten Kompensat ion diesesEffekts. Die Nichtlinearitäten der Sperrschichtkapazitäten des NMOS- und PMOS-Zweigs wirken einander entgegen und heben sich zum Teil auf. Die Stärke der Auf-hebung hängt von den Parametern der Sperrschichtkapazitäten für NMOS- undPMOS-Transistoren ab. Durch unterschiedliche seitl iche Längen LSD der NMOSoder PMOS-Diffusionsgebiete können die Sperrschichtkapazitäten einander ange-glichen werden. Ein Matching ist allerdings nicht denkbar.

Spannungsfreies Schalten

Fehlerhafte Ausgleichsvorgänge EEQ beim Einschalten von Schaltern treten oftauf, wenn man Ströme zu einem Knoten hinzuschalten will, also über Pins ’a’ einStrom I in das Signal an Pin ’b’ eingespeist werden soll. Dann kommen allerdingsnicht nur die eben behandelten nichtlinearen Sperrschicht-Kapazitäten zur Auswir-kung, sondern auch die übrigen Kapazitäten des Signal an Pin ’a’, die sehr großsein können, z. B. die Kapazitäten der dort angeschlossenen Strombank. DieLadungen dieser Kapazitäten stören das Signal an Pin ’b’ beim Schließen. EineAbhilfe hierfür ist das spannungsfreie Schalten des Schalters. Das Potential an Pin’a’ muss vor dem Schließen des Schalters erst vorgeladen werden auf das Potentialvon Pin ’b’. Es findet dann kein störender Ladungsausgleich beim Schließen statt.Ein Buffer zieht Pin ’a’ vor dem Schalten auf das Potential von Pin ’b’ und deakti-viert sich nach dem Schließen. Im Dreieckgenerator in Abb. 5.16 Seite 100 istspannungsfreies Schalten mit dem „Parking“-Schaltkreis realisiert.

3.4.4 Konzepte für dynamische SchalterIn diesem Kapitel sollen reale Schalter-Konzepte untersucht und verglichen wer-

den, die für dynamische Schalter verwendet werden können.

Bisher wurden Ladungsinjektion, Taktdurchgriff und Ausgleichvorgänge mit ideallinear ansteigenden Schaltsignalen ’c’ und ’nc’ untersucht. Auch die Verschiebungidealer Schaltsignale ’c’ und ’nc’ gegeneinander wurde untersucht. In der Praxisgibt es aber das Problem, wie man in nicht differentiel len Systemen aus einemReferenztakt ’cref’ die Schaltsignale ’c’ und ’nc’ erzeugt.

Delay InverterIn Abb. 3.26 (a) ist die einfachste Lösung dafür dargestellt. Über zwei Inverterinv1 und inv2 werden ’c’ und ’nc’ aus ’cref’ erzeugt. Für Vergleichszwecke bei Simu-lationen sind die Inverter inv1 und inv2 aus Minimal-Invertern, d. h. minimalenNMOS-Transistoren und gm-angepassten PMOS-Transistoren, aufgebaut. Bestehtder Schalttransistor aus zwei parallel geschalteten Transistoren, so werden auchinv1 und inv2 aus jeweils zwei parallel geschalteten Transistoren aufgebaut. Durchinv2 wird ’c’ etwas mehr verzögert als ’nc’, und die Flanken liegen nicht mehr über-einander. Dies führt zu Ladungsinjektion und Taktdurchgriff, wie in den vorherigenKapiteln besprochen. Eine Kompensation der Verzögerung kann durch einen dazwi-schen gescha l te ten Verzögerungs- Inver te r ’ inv_del ’ nachgeb i ldet werden .


(Abb. 3.26 (b)). Die Nachbildung ist nicht ideal, aber verbessert das Verhalten von’c’ und ’nc’.

Abb. 3.26: (a-b) Erzeugung von Takt ’c’ und Nicht-Takt ’nc’ aus dem Referenztakt ’cref ’ mittels zweier Inverter inv1 und inv2 mit parasitärer Verzögerung von ’c’ (a). Kompensation der parasitären Verzögerung mit einem Verzö-gerungs-Inverter ’inv_del’ (b). Welches Schaltsignal ’c’ oder ’nc’ parasitär verzögert werden sollte, hängt vom Schaltertyp (NMOS, PMOS, CMOS) ab.

Trotzdem wird es zu einer restlichen Zeitverzögerung zwischen ’c’ und ’nc’ kom-men. In welches Schaltsignal ’c’ oder ’nc’ die parasitäre Verzögerung oder die rest-liche Zeitverzögerung eingebaut werden soll, hängt von Schaltertyp, ob NMOS,PMOS oder CMOS, ab. Aus Abb. 3.18 geht hervor, dass für den NMOS- und denCMOS-Schalter ’c’, für den PMOS-Schalter hingegen ’nc’ zuerst kommen sollte.

Takt Regenerator Ein andere Möglichkeit, ’c’ und ’nc’ zu erzeugen, ist in Abb. 3.27 dargestellt.Diese Schaltung mit starken Invertern (x3) im Längspfad und mit mitgekoppeltenInvertern (x1) im Querpfad dient in volldifferentiellen Systemen zur Taktregenerie-rung und Verstärkung. Sie kann hier verwendet werden, um aus einem „single-ended“ Takt einen differentiellen Takt mit gleichförmigen ’c’ und ’nc’ zu erzeugen.Die Inverter im Längspfad (x3) müssen stärker als die quergekoppelten Inverter(x1) sein. Die Querkopplung sorgt dafür, dass Anstiegs- und Abfallflanken von ’c’und ’nc’ sich immer mehr anpassen, d. h. eine höhere Anzahl von Querkoppel-Stu-fen verkleinert den Betrag der Zeitverzögerung tdel zwischen den Signalen ’c’ und’nc’.

Abb. 3.27: Regenerierung und Erzeugung von differentiellen Taktsignalen mit voll differentiellen Treiberstufen aus starken Längs-Invertern (x3) mit gekop-pelten Quer-Invertern (x1)

Differentielle Signale

Differentiel les Schaltungsdesign ist eine sehr gute Möglichkeit, um vor al lemLadungsinjektion zu unterdrücken. Die Signalinformation wird als Spannungsdiffe-renz VA zwischen zwei komplementären Signalen ’a’ und ’na’ im Schaltkreis verar-bei te t. Die Signal informat ion bez ieht s ich n icht auf d ie Spannungsdif ferenz

c ref c

nc

parasit icdelay

compensateddelay

parasit icdelay

c ref c

nc

(a) (b)

inv1 inv2 inv1

inv2

inv_del

x1

x3

x3

x1

x1

x1

x1

x3

x3

regenerat ion of edges

c

nc

c ref1st buffer stage nth buffer stage



gegenüber Masse. Dies hat den Vorteil, dass Störungen, die gleichartig sowohl aufdas Signal VA als auch VNA wirken, nicht (oder nur geringfügig) zu einer Span-nungsdifferenz VDA führen und damit die Signalinformation verändern. Sie verän-d e r n n u r d e n G l e i c h t a k t a n t e i l ( M i t t e l w e r t v o n VA u n d V N A ) , d e r k e i n eSignalinformation beinhaltet. Invertierungen des Signals können einfach durch Ver-tauschung von VA und VNA bewerkstelligt werden. Der Nachteil liegt im doppeltenAufwand im Signalpfad. Es müssen alle Komponenten doppelt aufgebaut werden,und Operationsverstärker sind durch eine Gleichtaktregelung komplizierter.

In Abb. 3.28 ist ein differentieller Schalter für die Signale VA und VB und derenkomplementäre Signal VNA und VNB zu sehen.

Abb. 3.28: Differentieller Schalter für die Signale VA und VNA (bzw. VB und VNB). Dieser Schalter weist eine hohe Störunterdrückung gegenüber Ladungs-injektion auf, weil jeweils in Signal VA (VB) und komplementäres Signal VNA (VNB) gleichzeitig injiziert wird und sich die signalinformationtra-gende differentielle Spannung VDA (VDB) nur geringfügig ändert.

Die differentiellen Spannungen VDA und VDB zwischen Signal VA (VB) und seinemKomplement VNA (VNB) tragen die Signalinformation. In [3-1]

In Abb. 3.29 sind Taktdurchgriff ECFT und Ladungsinjektion EINJ eines differentiel-len Schalters dargestel l t . Der Schalter wird mit der Beschaltung in Abb. 3.14Seite 48 untersucht, wobei RIN=0 gesetzt ist. Als Schalter ist ein CMOS-Schalternach Abb. 3.16 Seite 51 gewählt worden. Die Schaltsignale ’c’ und ’nc’ werdennach Abb. 3.26 (a) Seite 65 erzeugt. Die Inverter-Kennzeit t inv_rf_min wird alsAnstiegszeit für den Referenz-takt ’cref’ verwendet.

Auf der X-Achse ist das auf die Versorgungsspannung normierte differentiel leSignal VDB/VDD in [Vp,diff/V] vor dem Schließen des Schalters dargestellt. Für eindifferentielles Signal VDA=VDB=0 gibt es keinen Fehler, weil sich VA und VNA iden-tisch verhalten, d. h. für kleine Differenzsignale ist die Störung auch klein, was sichsehr günstig auf den Signal-Störabstand auswirkt. Der Signal-Störabstand sei hiermit definiert als VDA/(ECFT+EINJ). Der Signal-Störabstand ist gering und unabhän-gig von der Signalamplitude. Wenn die Amplitude des Signals kleiner wird, wirdauch die Störung kleiner. Dies ergibt sich aus dem annähernd geraden Verlauf vonEINJ und ECFT für das normierte different iel le Signal VDA<40%. Die Fehler beieinem realistisch erreichbaren normierten differentiellen Eingangssignal VDA=50%

c nc

V DA[Vp,diff ]

V DB[Vp,diff ]

V A

V NA V NB

V B


werden als maximale Fehler für den differentiellen Schalter betrachtet und zum Ver-gleich mit den anderen Schalterkonzepten herangezogen.

Abb. 3.29: Ladungsinjektion EINJ und Taktdurchgriff ECFT bei einem differentiellen Schalter. Der differentielle Schalter ist aus zwei CMOS-Schaltern mit Dummy-Transistoren aufgebaut. ’c’ und ’nc’ werden nach Abb. 3.26 (a) erzeugt. Auf der X-Achse ist das normierte differentielle Signal VDB/VDD (in Vp,diff/V) dargestellt (VDD=5 V). Der Treiberwiderstand ist RIN=0. Der Signalstörabstand VDB/(EINJ+ECFT) ist gering und unabhängig vom Signalpegel von VDB für Signalpegel <40%.

Vergleich unter-schiedlicher Schalterkonzepte

Die oben vorgestellten verschiedenen Schalterkonzepte werden im Folgendenmiteinander verglichen. Ladungsinjektion und Taktdurchgriff bei niedrigem Treiber-widerstand RIN und Taktdurchgriff bei hohem RIN werden dargestellt. Ladungsinjek-t i o n u n t e r Ve r w e n d u n g v o n D u m m y - T r a n s i s t o r e n i s t b e i h o h e m R I Nvernachlässigbar. In Abb. 3.30 sind die Ergebnisse für verschiedene dynamischeSchalter dargestellt, sortiert nach abnehmender Ladungsinjektion. Ladungsinjektion

Effektive Clock Feedthrough and Charge Injection of Differentiell Signals

0,00%

0,50%

1,00%

1,50%

2,00%

2,50%

0,0% 20,0% 40,0% 60,0% 80,0% 100,0%

normalized differentiell amplitude VDB/VDD [in Vp,diff/V]

no

rmal

ized

Eff

ecti

ve V

alu

e o

f E

INJ

un

d E

CF

T in

%

Clock Feed Through Charge Injection



ist der schwerwiegendere Fehler bei Schaltern, weil er kontinuierlich während einerhalben Taktperiode anliegt.

Abb. 3.30: Vergleich von Ladungsinjektion und Taktdurchgriff bei unterschied-lichen Schaltern. Sortiert von links nach rechts mit abnehmender Ladungsinjektion

Folgende Schalter s ind dargestel l t, wobei in Klammern immer die Werte fürLadungsinjektion EINJ (RIN=0), für Taktdurchgriff ECFT (RIN=0) und für TaktdurchgriffECFTHRin mit hohem Treiberwiderstand RIN stehen. Alle Schalter sind mit Dummy-Transistoren zur Ladungskompensation ausgestattet:

(1) CMOS 2 Inv: Das Schalterelement ist ein CMOS-Schalter mit Dummy-Transi-storen (Abb. 3.16). Als Ansteuerung für ’c’ und ’nc’ werden zwei Zweifach-Minimal-Inverter verwendet (Abb. 3.26 (a)). Die Anstiegszeit für ’cref ’ ist auf die Inverter-Kennzeit tinv_rf_min=0.21 ns festgelegt. Dieser Schaltertyp ist der einfachste Stan-dard-Schalter. (EINJ= 0.34%, ECFT= 1.45%, ECFTHRin= 1.44%).

(2) Big-PMOS: Die Ansteuerung für ’c’ und ’nc’ ist die gleichen wie davor (beiCMOS 2Inv). Das Schalterelement ist ein CMOS-Schalter. Um eine ausgewogeneLeitfähigkeit gm im gesamten Spannungsbereich zu erhalten wurden die PMOS-Schalttransistoren vergrößert und sie sind damit keine Minimaltransistoren mehr(Abb. 3.9 (a)). Der Big-PMOS-Schalter ist etwas ungünstiger beim Taktdurchgriff.(EINJ= 0.32%, ECFT= 1.53%, ECFTHRin= 1.84%).

(3) CMOS fully diff.: Der CMOS-Schalter mit Dummy-Transistoren ist zweimalvoll differentiell aufgebaut (Abb. 3.28). Die Ladungsinjektion EINJ sinkt hier auf ca.2/3 im Vergleich zu ’(1) CMOS 2 Inv’. Der Signal-Störabstand ist gering und unab-hängig von der Signalamplitude. Je kleiner die differentielle Amplitude, desto klei-ner EINJ oder ECFT des differentiellen Signals, d.h. je kleiner das Nutzsignal, destokleiner ist auch das Störsignal. Voll differentielle Schalter verringern deutlich denEinfluß von Ladungsinjektion und Taktdurchgriff. Die Angaben für EINJ, ECFT undECFTRin werden für eine differentielle Signal Amplitude von 50% der Versorgungs-spannung gemacht. (EINJ= 0.21%, ECFT= 1.43%, ECFTHRin= 1.04%).

Charge Injection and Clock Feed Through

0,00%0,20%0,40%0,60%0,80%1,00%1,20%1,40%1,60%1,80%2,00%

(1) C

MOS 2

Inv.

(2) B

ig PM

OS

(3) C

MOS fu

lly d

iff.

(4) N

MOS id

eal

(5) D

elay I

nver

ter

(6) R

egen

erat

ion

(7) P

MOS id

eal

(8) C

MOS id

eal

(9) C

MOS cu

rrent

Type of Circuit

No

rmal

ized

Eff

ecti

ve V

alu

e

Charge Injection Clock Feedthrough Clock Feedt. with high Rin


(4) NMOS ideal: Der Schalter besteht nur aus dem NMOS-Zweig (Schalttransisto-ren und Dummytransistoren), wobei die Ansteuerung von ’c’ und ’nc’ ideal ist, d. h.rein linearer Anstieg und kein Versatz zwischen ’c’ und ’nc’. Die Anstiegszeit ist dieInverter-Kennzeit tinv_rf_min. Der NMOS-Schalter mit idealer Ansteuerung und dieunter den Punkten (7), (8) und (9) folgenden anderen Schalter mit idealer Ansteue-rung sind zum Vergleich aufgeführt. (EINJ= 0.17%, ECFT= 0.42%, ECFTHRin= 0.82%).

(5) Delay Inverter: Beim Delay-Inverter wird der CMOS-Schalter aus (1) verwen-det. Für die Takterzeugung wird der Verzögerungs-Inverter aus Abb. 3.26 (b) zurAngleichung von ’c’ und ’nc’ verwendet. Die Anstiegszeit für ’cref’ ist die Inverter-Kennzeit tinv_rf_min. Im Vergleich zu (1) reduziert sich EINJ auf 50%. (EINJ= 0.17%,ECFT= 1.02%, ECFTHRin= 0.89%).

(6) Regeneration: Beim Schalter mit regenerierten Taktsignalen ’c’ und ’nc’ wirdder CMOS-Schalter aus (1) verwendet. Für die Takterzeugung wird die Taktregene-rierungsschaltung aus Abb. 3.27 verwendet. Dies erlaubt eine optimale Gleichzei-tigkeit von ’c’ und ’nc’. Die Anstiegszeit für ’cref’ ist die Inverter-Kennzeit tinv_rf_min.Es werden drei Treiberstufen verwendet. Die Ladungsinjektion wird im Vergleich zu(1) auf 38% gesenkt. Dieser Schaltertyp hat als Nachteil einen hohen Stromver-brauch in der Takterzeugung. (EINJ= 0.13%, ECFT= 1.08%, ECFTHRin= 0.39%).

(7) PMOS ideal: Ähnlich wie bei (4) besteht der Schalter nur aus dem PMOS-Zweig, wobei die Ansteuerung von ’c’ und ’nc’ ideal ist, d. h. rein linearer Anstiegund kein Versatz zwischen ’c’ und ’nc’. Die Ladungsinjektion ist gering, weil beimAusschalten weniger Ladungen durch den PMOS-Schalter abfließen können. (EINJ=0.06%, ECFT= 0.61%, ECFTHRin= 1.10%).

(8) CMOS ideal: Der Schalter besteht wie bei (1) aus einem CMOS-Schalter. DieAnsteuerung von ’c’ und ’nc’ erfolgt wie bei (4) ideal. Es kommt zu einer Reduzie-rung der Ladungsinjektion auf 10% im Vergleich zu (1). (EINJ= 0.031%, ECFT=0.29%, ECFTHRin= 0.32%).

(9) CMOS Constant Current: Hier wird der Idee nachgegangen, wie man denTaktdurchgriff reduzieren kann. Der Schalter besteht wie bei (1) aus einem CMOS-Schalter. Da der Taktdurchgriff auf die unterschiedlichen Kapazitäten der Schalt-transistoren in den verschiedenen Arbeitsbereichen zurückzuführen ist, werden hierfür die Ansteuerung von ’c’ und ’nc’ ideale Stromquellen verwendet, die ’c’ und ’nc’bei einem Konstant-Strom von 150 µA in 0.21ns umladen. Der konstante Strom ver-spricht, dass die zugeführten Ladungen gleich den abgeführten sind und damit keinTaktdurchgriff auftritt. Tatsächlich sinkt der Taktdurchgriff ECFT, verglichen mit demCMOS-Schalter und idealer Ansteuerung von ’c’ und ’nc’ (8) auf 31%. Die Ladungs-injektion EINJ sinkt verglichen mit (8) auf 23%, verglichen mit (1) auf 2%. DieSchwierigkeit besteht hier in der Erzeugung der konstanten Ladeströme für ’c’ und’nc’. (EINJ= 0.007%, ECFT= 0.09%, ECFTHRin= 0.39%).

Die verschieden Schaltertypen werden vergleichenderweise aufgeführt. Es istklargestellt, welcher Schaltungstyp welchen Vorteil bringt. Der Designer kann dienotwendige Variante wählen. Durch Verwendung von differentiellen Schaltern kanndie Ladungsinjektion auf 2/3 für 50% Amplituden gesenkt werden mit dem Vorteileines signalunabhängigen Signal-Störabstandes.

Der CMOS-Schalter mit „Delay-Inverter“ zur Angleichung von Takt ’c’ und Nicht-Takt ’nc’, mit Dummy-Transistoren zur Ladungskompensation und mit gleich gro-ßem PMOS- wie NMOS-Transistoren (s. o. Punkt 5 und Abb. 3.26) stellt sich beivertretbarem Aufwand als am besten geeignet für dynamische Schalter heraus undwird bei der Implentierung der Sinusgeneratoren in Kapitel 5 verwendet.



3.4.5 Zusammenfassung: Entwurfsregeln für dynamische Schalter

In diesen Kapitel werden die Design-Regeln für Schalter zusammengefaßt, diesich aus dem Kapitel 3.3 „Schalter“ ergeben. Dort sind alle notwendigen Auswirkun-gen der Taktsignale dargestellt, womit sich Aussagen über das Verhalten beliebigerSchaltungen treffen lassen. Die Modellierung der Transistor-Eigenschalten, bezo-gen auf das Schalterdesign, ist in verschiedenen Technologien sehr ähnlich, unddamit lassen sich auch Aussagen für neue Technologien anwenden.

Zuerst ist zu entscheiden, ob es sich bei dem gewünschten Schalter um einenstatischer oder dynamischer Schalter handelt, d. h. ob der Schalter nur wenigemale oder sehr selten schaltet, also ein statischer Schalter ist, oder ob sich derSchaltzustand ständig ändert und keine Einflüsse auf das zu schaltende Signalgewünscht werden, also ob der Schalter ein dynamischer Schalter ist.

Beim statischen Schalter muss in erster Linie darauf geachtet werden, dass derLeitwert entsprechend der Anforderung ausreichend groß ist.

Beim dynamischen Schalter können verschiedene Typen von Schaltern gewähltwerden mit jeweils unterschiedlichen Einflüssen auf das Signal. Es gibt Design-Regeln für den Entwurf von Schalttransistoren, für die Erzeugung von ’c’ und ’nc’und für die Beschaltung des Schalters:

Entwurfsregeln für Schalttransi-storen

Schalter-Typ: In folgender Liste sind Schalter-Typen vom einfachen bis zum besten aufgeführt: ein einfacher Transistor NMOS oder PMOS, Big-PMOS, CMOS, zusätzlich Dummy-Transistoren, differentielles Design.

• kleine Schalter: Möglichst kleine Schalter-Transistoren verwenden, da dann auch nur wenig Ladungen injiziert werden können. Diese Schalter haben zwar einen niedrigeren Leitwert und die Bandbreite bei konstanter Last ist kleiner. Aber das kT/C-Rauschen wird nicht größer. Also kleine Schalter wäh-len und nach der Bandbreite des Systems die minimale Lastkapazität bestim-men.

• kleine Schalter gegen Leckströme: Bei hohen Temperaturen gibt es ein starkes Ansteigen der Leckströme durch den Schalter. Die Ströme können bis auf ein 100-faches steigen und es damit schwierig machen, Ladungen lange verlustfrei zu speichern (z. B. bei niedrigen Taktfrequenzen). Kleine Weiten oder Serienschaltung reduzieren die Leckströme (Tab. 3.1 Seite 46).

• differentielle Schaltungstechnik: Um Ladungsinjektion und Taktdurchgriff klein zu halten, soll differentielle Schaltungstechnik verwendet werden. Diffe-rentielle Schaltungstechnik hat den Vorteil, dass der maximale Fehler im Ver-gleich zur Single-Ended Technik um ca. 30% reduziert ist und die Signal-Störabstand gering und unabhängig vom Signalpegel ist. (Abb. 3.29 Seite 67).

• CMOS besser als PMOS und NMOS: Einzelne NMOS- und PMOS-Transi-storen als Schalter sind zu vermeiden. Durch Verwendung von NMOS- und PMOS-Transistor gemeinsam als CMOS-Schalter kann die maximale Ladungsinjektion EINJ bei 50% Signalamplitude auf 30% gesenkt werden, Big-PMOS-Schalter sind nicht vorteilhaft. (Abb. 3.15 Seite 50, Abb. 3.30 Seite 68).

• NMOS und PMOS nur mit Dummy-Transistoren: NMOS- und PMOS-Schal-ter nur in Verbindung mit Dummy-Transistoren verwenden.

• Big-PMOS meiden, besser CMOS: Der Big-PMOS-Schalter hat zwar eine ausgewogenere Leitwertcharakteristik für hohe Signal-Spannungen, aber Störungen für Taktdurchgriff und Ladungsinjektion können sich nicht so leicht aufheben wie beim CMOS-Schalter. Maximale Ladungsinjektion bei CMOS ist


bei 50% Signalamplitude ohne Dummy-Schalter 50% kleiner als bei Big-PMOS (Abb. 3.15 Seite 50).

• CMOS beim Einschalten: Ist es kritisch, einen Schalter zu schließen, z. B. bei Stromschaltern, so verwendet man besser CMOS-Schalter als NMOS- oder PMOS-Schalter. Bei 50% Signal-Amplitude ergibt sich beim CMOS-Schalter einer Verbesserung der Offsetspannung gegenüber NMOS und PMOS auf 12.5% (Abb. 3.25 Seite 63).

• Matching: Dummy-Transistoren und Schalttransistoren müssen matchen, d. h. Dummy-Transistoren bestehen aus einem Einheitstransistor und die Schalttransistoren aus zwei parallel geschalteten Einheitstransistoren. Nicht-beachtung der Matching-Regeln verschlechtert sich die Standardabwei-chung der Ladungsinjektion um den Faktor 4. (Abb. 3.17 Seite 53).

Entwurfregeln für die Erzeugung der Schaltsignale ’c’ und ’nc’

Schaltsignalerzeugung: In folgender Liste sind Schaltungen zur Erzeugung von Schaltsignalen ’c’ und ’nc’ von der einfachen bis zur besten aufgeführt: Zwei Inverter -> Delay Inverter -> Taktregeneration -> Stromladung. In dieser Rei-henfolge können Verbesserungen in der Takterzeugung vorgenommen wer-den (Abb. 3.30 Seite 68).

• Reihenfolge ’c’ und ’nc’ beachten: Wenn die Schaltsignale ’c’ und ’nc’ durch die Takterzeugung mit Sicherheit gegeneinander verzögert sind, ist darauf zu achten, welches Signal früher kommen soll. Wenn, wie es üblicher-weise der Fall ist, in einem CMOS-Schalter der NMOS-Schalttransistor einen höheren Leitwert hat als der PMOS-Schalttransistor, sollte ’c’ sich zuerst ändern. Damit schließt der NMOS-Schalttransistor schneller und es können nicht so viele Ladung über die noch offenen Schalter abfließen. 50% Fehler können hiermit eingespart werden. Für NMOS-Schalter sollte sich ’c’ zuerst ändern, für PMOS-Schalter ’nc’ (Abb. 3.18 Seite 55).

• Gleichzeitigkeit ’c’ und ’nc’ beachten: Die Schaltsignale ’c’ und ’nc’ sollen sich möglichst gleichzeitig ändern, um sowohl Taktdurchgriff als auch Ladungsinjektion klein zuhalten. Für optimal abgeglichene Flanken von ’c’ und ’nc’ mit tdel=0 verringert sich ECFT für CMOS-Schalter auf 15%, für NMOS- und PMOS-Schalter auf 30% im Vergleich zu einer Verzögerung tdel/1 ns von 100%. (Abb. 3.18 Seite 55, Abb. 3.20 Seite 58).

• schnelle Schaltflanken von ’c’ und ’nc’: Schnelle Schaltflanken für ’c’ und ’nc’ reduzieren die Störung durch das Schalten für einen CMOS-Schalter mit Dummy-Transistoren in zweierlei Hinsicht. Der Injektionsfehler EINJ sinkt, weil es nicht zu einem Rückfluss von Kompensationsladungen durch den noch offenen Schalttransistor kommt. Der Effektivwert des Taktdurchgriffs des Taktdurchgriffs ECFT bleibt gleich, aber da der Taktdurchgriff (per defini-tionem) nur während der Schalterflanken vorhanden ist, sinkt die Gesamt-Störenergie mit kleiner werdender Schaltzeit. Die Störung ist schneller been-det (Abb. 3.21 Seite 59).

Entwurfregeln für die Beschaltung

Beschaltung: Auch die Lasten an einem Schalter bestimmen die Ladungsinjek-tion und den Taktdurchgriff und können in Bezug darauf optimiert werden.

• gleiche Impedanz bei Pin ’a’ und Pin ’b’: Um die Ladungsinjektion klein zu halten und die Kompensation der Dummy-Transistoren vollständig wirken zu lassen, müssen die Impedanzen an Pin ’a’ und Pin ’b’ gleich groß sein. Dadurch verteilen sich die injizierten Ladungen aus den Schalttransistoren gleichmäßig und können von den Dummy-Transistoren wieder aufgenommen werden. Die gleichgroßen Impedanzen können annähernd dadurch realisiert werden, dass die gleiche Last- oder Ladekapazitäten an Pin ’b’ und an Pin ’a’ realisiert werden. Allerdings schränkt der Innenwiderstand RIN der Treiber-quelle die mögliche Gleichheit der Impetanzen ein.



• große Lastkapazität C: Als Last hinter einem Schalter eine möglichst große Last wählen. Die Fehler Ladungsinjektion EINJ, Taktdurchgriff ECFT und Rau-schen kT/C verhalten sich etwa umgekehrt proportional zur Lastkapazität, werden also klein mit großer Kapazität. Die Kapazität ist jedoch nur so groß zu wählen, dass die Bandbreite des Schalters deutlich oberhalb der Band-breite des Signals liegt (Gl. (3.3), Gl. (3.4) und Gl. (3.5)).

• spannungsfreies Einschalten: Das Einschaltverhalten bei Stromeinspei-sung verbessert sich, wenn vor dem Schließen eines Schalters beide Ein-gänge des Schalters ’a’ und ’b’ auf gleiches Potential gebracht werden (vgl. Seite 64).

• GAP von gm bei niedriger Versorgung: Bei niedriger Versorgungsspan-nung (etwa bei VDD<2 VTH) gibt es eine Leitwertlücke beim CMOS-Schalter bei mittlerer Eingangsspannung. In diesem Fall müssen Schalter für niedrige Versorgungsspannung verwendet werden (z. B. [3-1] Abb. B.1 und Abb. B.4).

Technische Universität Berlin 4 Störeinflüsse aus dem Digitalteil im Analogteil 73Institut für Mikroelektronik Digital Kontrollierte Analoge Schaltungen

4 Störeinflüsse aus dem Digitalteil im Analogteil


Wie bei allen Mixed-Signal-Schaltungen und bei den Digital Kontrollierten Analo-gen Schaltung werden auch bei den Sinusgeneratoren in Kapitel 5 die notwendigenund möglichen Vorkehrungen, um Störeinflüsse aus dem Digitalteil im Analogteil zuvermeiden, getroffen. Insbesondere der blockende Inverter aus Abb. 4.2 wird füralle Schnittstellen-Signale verwendet. Dezentrale Taktschalter werden verwendet,um den Energieverbrauch des Digitalteils zu senken und damit seine Störeinwir-kung zu reduzieren.

Ein Hauptproblem bei Digital Kontrollierten Analogen Schaltungen und im Allge-meinen bei Mixed-Signal-Schaltungen liegt in den Signalstörungen, die vom Digital-teil in den Analogteil einkoppeln. Insbesondere tragen die Full-Swing-Signale vonCMOS-Logik beim Schalten mit ihren Stromspitzen beim Umladen der Lastkapazitä-ten und durch kurzzeitige Kurzschlussströme beim Schalten zu Störungen bei [4-1].

Wie man die Störeinflüsse beschreibt und sie vermeidet, ist in [4-1] bis [4-24] zufinden. Eine Zusammenfassung von [4-1] bis [4-24] ist in [3-1] Kap. E gegeben.Zwei Methoden zur Verhinderung von Störeinflüssen sollen dargestellt werden, dienicht in der obigen Literatur zu finden sind.

Blockender Inver-ter

In Abb. 4.1 ist das Schema dargestellt, wie Störungen auf den digitalen Versor-gungsspannungen VDD und VSS direkt auf den analogen Schalter einwirken. EineStörung in VDD wirkt sich direkt aus über den Digital-Inverter auf die Signalleitungim Analogteil. Insondere, wenn die Signalleitung auf High getrieben wird, ist derPMOS-Transistor im Digital-Inverter voll geöffnet. Würde der Digital-Inverter direktan den analogen Schalter angeschlossen sein, so würde über den PMOS-Transistorund über den Schalter eine Störung in VDD kapazitiv auf das analoge Signal VAund VB eingekoppeln.

Um dies zu verhindern, muss unbedingt ein blockender Inverter zwischen Digital-Inverter und analogem Schalter gesetzt werden. Dieser blockende Inverter mussmit analoger Versorgungsspannung betrieben werden. Die Störungen von der digi-talen Versorgungsspannung können nicht direkt auf den Analogteil einkoppeln.

Abb. 4.1: Ein Inverter mit analoger Versorgungsspannung blockt die digitale Versorgungsspannung VDD zum Analogteil ab.

In Abb. 4.2 ist die simulierte Versorgungsspannungsunterdrückung (PSRR) derdigitalen Versorgungsspannung im analogen Signal dargestellt. Für die Simulationwird als Schalter ein Transmission-Gate in 0.8 µm CMOS mit minimalem PMOS-und minimalem NMOS-Transistor als Schalter verwendet. An Pin VA wird eine

Digital Supply

clk

V S S A

V D D A

V S S

V D D

V S S

V D D

d

c

q

rn

data

V A

V Bnra

Analog Supply

Blocking Inverter isb lock ing VDD.

Digital Inverter

74 4 Störeinflüsse aus dem Digitalteil im Analogteil Technische Universität Berlin Institut für Mikroelektronik


ideale Spannungsquelle angeschlossen, an Pin VB eine Lastkapazität, bestehendaus den Gates von fünf minimalen PMOS- und fünf minimalen NMOS-Transistoren.Zwe i Parameter wurden veränder t und mi te inander kombin ier t : 1 . Schal te rgeschlossen/offen, 2. mit und ohne blockenden Inverter mit analoger Versorgungs-spannung.

Abb. 4.2: Simulation des Durchgriffs der digitalen Versorgungsspannung am analogen Signal bei 0.8 µm CMOS mit Minimal-Inverter und -Schalter

Der schlimmste Fall des Versorgungsspannungsdurchgriffs ist der mit offenemSchalter ohne blockenden Inverter (Dig. Inverter: Off State). Hier beträgt der Durch-griff 0.5, also -6 dB konstant über den gesamten Frequenzbereich. Schließt derSchalter und kann dann die ideale Spannungsquelle die Lastkapazität treiben (Dig.Inverter: On State), so hat das PSRR Hochpassverhalten 1. Ordnung. Die Knickfre-quenz wird bestimmt aus Einkoppelkapazität zu Leitwert des Schalters im Ein-Zustand.

Wird der geforderte blockende Inverter eingebaut und ist der Schalter offen (Ana.Inverter: Off State), so gibt es eine signifikante Verbesserung. Das PSRR reduziertsich auf -70 dB bei sehr hohen Frequenzen (10 GHz). Für kleine Frequenzen wirddas PSRR noch kleiner. Bei geschlossenem Schalter (Ana. Inverter: On State) sinktdas PSRR hin zu kleiner werdenen Frequenzen mit 40 dB/dec.

dezentrale Takt-schalter

In CMOS-Logik kann durch Abschalten der Takte von Teilen (Modulen) des Digi-talteils Energie gespart und das Noise durch den Digitalteil reduziert werden. In [4-7] werden prinzipiell Taktschalter erklärt, die dafür sorgen, dass Takte geschaltetwerden können, ohne Hazards beim Schalten zu erzeugen. Durch geschickteAnsteuerung dieser Schalter mittels Petri-Netze kann eine dezentrale Ansteuerungder Taktschalter realisiert werden. Es konnten damit in bei der Realisierung desTelemetrie-Meßchips 75% des Stromverbrauchs im Digitalteil eingespart werden [5-9][A-11]. Es gibt keine zentrale Steuereinheit für die Takte, sondern eine dezentraleTaktverwaltung. Ein Modul kann ein anderes Modul starten, indem es ihm den Taktanschaltet. Das andere Modul hält sich nun solange den Takt selbst eingeschaltet,bis alle Aufgaben erfüllt sind. Ebenso kann der Analogteil, wenn eine empfindlicheMessung stattfindet, den Digitalteil stoppen.

Technische Universität Berlin 5 Implementierung am Beispiel zweier Sinusgeneratoren 75Institut für Mikroelektronik 5.1 Matching zur Kodierung einer Sinus-FunktionDigital Kontrollierte Analoge Schaltungen

5 Implementierung am Beispiel zweier Sinusgeneratoren

In Kapitel 2 werden verschiedene Grundgrößen dargestellt, die geschaltet werdenkönnen. In Kapitel 3 und 4 werden Grundlagen zum Entwerfen von Schaltern undzum Entwerfen von digitalen Steuerwerken unter Berücksichtigung von Störeinflüs-sen gelegt. In diesem Kapitel wird die Implementierung zweier Digital KontrollierterAnaloger Schaltungen durchgeführt. Es werden zwei Schaltungen vorgestellt, dieeine Sinus-Funktion erzeugen können. Einmal wird ein Sinus stückweise l inearangenähert und einmal stufenweise. In Kapitel 6 werden Messergebnisse und dieUnterschiede dieser beiden Schaltungen in Anforderung und Entwicklungsaufwanddargestellt.

Die Sinus-Generatoren sind ein Submodul im Chip zur telemetrischen Messungder frequenzabhängigen Bioimpedanz transplant ierter Nieren. Sie dienen zurMesssignalerzeugung. Diese Messsignale sollen eine ausreichend geringe Nichtli-nearität oder geringe Total Harmonic Distortion (THD) besitzen und das bei sehrkleiner Versorgungsspannung bei kleinen Ausgangsströmen und bei einfachen Ana-logschaltungen: Die Sinus-Funktion wird bei der stückweise linearen Annäherungnur durch vier Transistoren kodiert, bei der stufenförmigen Annäherung nur durchsechzehn Transistoren. Das System zur Bioimpedanzmessung ist in [5-6][5-7][5-8] und der Chip ist in [5-9] publiziert. Spezifikation und Datenblatt zum Analogteilund Digitalteil des Chips sind in [5-10] bzw. [5-11] zu finden.

Durch die Kombination analoger und digitaler Schaltungsteile sind vier verschie-dene Abtastraten für die Sinus-Funktionen auswählbar. Die Abtastraten erweiternden Messfrequenzbereich.

Die Möglichkeit zur Kodierung der Sinus-Funktion in den Weiten von Transistorenwird in Abschnitt 5.1 untersucht.

Die theoretische Nichtlinearität (THD) der beiden Sinusgeneratoren wird in [3-1]Kapitel H.2 berechnet und in Abschnitt 5.2 werden die Ergebnisse dargestellt. DieNichtl inearität wirkt sich auf die Ergebnisse der Impedanzmessung aus und istdaher von wichtiger Bedeutung.

5.1 Matching zur Kodierung einer Sinus-FunktionNominell identische Bauelemente sind aufgrund von zufälligen oder systemati-

schen Schwankungen während jedes Prozessschritts der Fabrikation in der physi-kal ischen Real isat ion nicht ident isch. Der Ausdruck Matching (engl. Passen,Spielen oder Identisch) beschreibt das Verhältnis der Parameter gleicher Bauele-mente auf einem Chip. Gutes Matching heißt, daß die Unterschiede der Verhält-n isse der Parameter zwischen mehreren g le ichen Bauelementen klein s ind,Mismatching heißt die Unterschiede sind groß. Bei der Chip-Herstellung ist esschwierig, absolute Parameter genau zu realisieren, Verhältnisse von Parameternsind leichter genau zu realisieren. Insbesondere vollkommen gleichartige Bauele-mente (Einheitselemente, Einheitstransistoren) haben gutes Matching.


Matching ohne Einheitstransistoren mit vielen Nachkommastellen wird zur Kodie-rung der Sinus-Funktion in der Weite der Ausgangstransistoren verwendet (Kap.5.3.1).

76 5 Implementierung am Beispiel zweier Sinusgeneratoren Technische Universität Berlin5.1 Matching zur Kodierung einer Sinus-Funktion Institut für Mikroelektronik


5.1.1 Matching - AllgemeinUm gutes Matching zu erreichen, gibt es vielfältige Methoden. Das Matching kann

sowohl durch den Schaltungsentwurf als auch durch das Layout verbessert werden.Mismatching erzeugt u. a. Verstärkungsfehler, Offsets in Operationsverstärkern,Stromspiegel-Fehler.

Gray et al. [2-10] S. 231 ff. und S. 327 ff. beschäftigen sich mit dem Matching vonBipolartransistoren in Differenzstufen und Stromspiegeln. Razavi [2-12] S. 448 ff.und Baker et al. [2-11] S. 594 ff beschreiben das Matching von MOS-Transistoren inDifferenzstufen, [2-11] S. 446 ff. das Matching von MOS-Transistoren in Stromspie-geln.

Mismatching wird verursacht durch 1. zufällige lokale Abweichungen durch z. B.Unterätzungen oder Unterdiffusion, 2. Prozess-Gradienten über den Chip-Die,3. systematische Effekte durch benachbarte Strukturen und 4. Effekte, verursachtdurch die Ausrichtung der Bauelemente zu anderen Bauelementen oder zur Die-Kante. Die meisten dieser Effekte können durch geeignete Layout-Techniken kleingehalten werden ([2-10] S. 439 ff., [2-11] S. 447 ff. und S. 594 ff., [2-12] S. 525 ff.).

In [3-1] Kapitel G wird die mathematische Beschreibung von Matching kurzerklärt, wird eine Zusammenfassung von Maßnahmen für gutes Matching vorge-stellt und beschrieben, wie mit Monte-Carlo-Simulationen Matching untersucht wird.

5.1.2 Matching mit vielen NachkommastellenDie bisherigen Matching-Maßnahmen, insbesondere die Maßnahmen mit Ein-

heits-Komponenten, d. h. vollkommen gleichen Elementen, ermöglicht es in ersterLinie rationale Verhältnisse mit wenig Nachkommastellen zu realisieren. Wie siehtes aus, wenn man rationale Verhältnisse mit mehreren Nachkommastellen realisie-ren will, z. B. die ersten Nachkommastellen der Zahl π ? Eine neuartige Möglichkeitwird für Stromspiegel vorgestellt und untersucht.

KapazitätenFür Kapazitätsverhältnisse mit vielen Nachkommastellen ist die Frage gelöst undin [2-13] S. 108 ff. dargestellt. Mit der dort vorgestellten Methode können Verhält-nisse r von 1 bis 2 realisiert werden. Für das Matching von Kapazitäten ist daraufzu achten, dass das Verhältnis der Umfänge und Flächen zueinander konstant ist.Dies ist nötig, weil sich jede Kapazität aus einer Umfangskapazität und einer Flä-chenkapazität zusammensetzt. Das Verhältnis der Anzahl der Ecken der Flächen-kapazität konstant zu halten ist leider nicht möglich. Rechtecke haben eben vierEcken. Sind P1 und P2 die Umfänge, A1 und A2 die Flächen, x1 und x2 die Weitenin X-Richtung und y1 und y2 die Weite in y-Richtung der Kapazitäten C1 bzw. C2und ist r das gewünschte Verhältnis von C2 zu C1, so gelten folgende Zusammen-hänge. Das Ziel sei

(5.1)

Es sei die Kapazität C1 quadratisch mit x1=y1. Mit A =x·y und P=2x+2y ergibt sichdurch Umformen und Lösen einer quadratischen Gleichung für y2

(5.2)

und für x2

(5.3)

A2

A1------

P2

P1------

C2

C1------ r= = =

y2 x1 r r2

r–+( )=

x2

r x12

y2---------=


Mit Gl. (5.2) und Gl. (5.3) lassen sich die benötigten Abmessungen der Kapazitä-ten ermitteln. Für eine 1 pF Kapazität in CMOS 0.8 µm bei verschiedenen Verhält-nissen r lassen sich mit tels Monte-Carlo-Simulation folgende Matching Datenermitteln. Es wurden 500 Monte-Carlo-Simulationsdurchläufe durchgeführt.

Die quadratische Einheits-Nennkapazität von 1.05 pF wird mit den Verhältnissen rvon 1.1, 1.2, 1.5 und 2.0 in verschiedene Kapazitäten umgesetzt. Es wird deutlich,dass, je größer r wird, desto größer die Weite in X-Richtung x2 und desto kleinerdie Weite y2 in Y-Richtung wird, d. h. die Kapazität weicht immer mehr vom Quadratab. Der gewünschte mittlere relative Nennwert lässt sich mit einer Genauigkeit vonbesser als 0.24 % einstellen. Die Standardabweichung der Kapazitätswerte liegt imBereich von 0.04%, d. h. Kapazitäten matchen sehr genau. Die Standardabwei-chung nimmt wie erwartet mit größerer Kapazität ab.

MOS-Transisto-ren und Strom-spiegel

Für MOS-Transistoren sehen die erreichbaren Werte für das Matching schlechteraus. Dies liegt u. a. daran, dass mehr physikalische Parameter Streuungen unter-worfen sind.

Es wird hier ein Schema angegeben und untersucht, wie man bei Stromspiegelnmit MOS-Transistoren Verhältnisse mit mehreren Nachkommastellen realisierenkann, wo eine Realisierung mit Einheitstransistoren sinnlos erscheint. Drei Möglich-keiten sollen dazu untersucht werden, die in Abb. 5.1 dargestel l t sind. Es sollbestimmt werden, welche Möglichkeit die beste ist.

Abb. 5.1: Drei Stromspiegel, um Spiegelverhältnisse mit mehreren Nachkomma-stellen zu realisieren: a) zwei Transistoren mit unterschiedlicher Weite, b) Einheitstransistoren mit einem zusätzlichen Transistor, der etwas kleiner ist als der Einheitstransistor (Minus), c) Einheitstransistoren mit einem Transistor, der größer ist als der Einheitstransistor (Plus). Die Anzahl der Einheitstransistoren im Referenzzweig ist hier N=3.

Die erste Stromspiegel besteht aus zwei Transistoren (Zwei-Transistor-Strom-spiegel): einem Transistor im Referenzzweig der Weite WTR und ein Transistor im

Tabelle 5.1: Matching Daten für 1 pF Kapazität in CMOS 0.8 µm

Nennkapazität C2 in pF

Verhältnis r

x2 in µm

y2 in µm

relative Abweichung vom Nennwert in %

Standardab-weichung in %

1.05 1.0 24 24 0,0 0.045

1.15 1.1 34.4 18.4 -0.098 0.044

1.26 1.2 40.6 17.0 -0.14 0.044

1.57 1.5 56.8 15.2 -0.074 0.039

2.09 2.0 81.9 14.06 0.24 0.032

IREF

a) two transistors

IO U T IREF IO U T

b) unit transistors, minus c) unit transistors, plus

IREF IO U T

unit transistors

W U

W UP > W UW U M < W U

W TOW TR



Ausgangszwe ig der We i t e WTO. Durch un te rsch ied l i che Wei ten kann dasgewünschte Stromspiegelverhältnis realisiert werden.

Der zweite und der dritte Stromspiegel ähneln sich insofern, als dass der Refe-renzzweig aus N Einhei ts t rans is to ren besteht . Im Ausgangszweig wi rd dasgewünschte Stromspiegelverhältnis durch Einheitstransistoren mit wenigen Nach-kommastellen angenähert und schließlich die Restweite durch einen besonderenNicht-Einheitstransistor genau getroffen. Beim zweiten Stromspiegel ist die Weitedieses besonderen Transistors WUM kleiner als die Einheitsweite WU (Stromspie-gel mit Einheitstransistoren-Minus). Beim dritten Stromspiegel ist die Weite die-ses Trans is to rs W U P g röße r a ls d ie E inhe i t swe i te W U (Stromspiegel mi tEinheitstransistoren-Plus).

gezeichnete und effektive Weite

Bei guten Designumgebungen für analoge Schaltungen wird unterschieden zwi-schen gezeichneten Weiten Wlayout und effektiven Weiten Weff. Durch Unterätzun-gen und Unterdiffusionen ∆Wsub weichen Wlayout und Weff voneinander ab.

(5.4)

Für die Länge L eines Transistors gi lt das gleiche. Üblicherweise werden diegezeichneten Weiten Wlayout, bzw. Llayout im Schaltplan angegeben, um den späte-ren Vergleich mit Layout und Schematic durchzuführen (LVS). Die gezeichnetenWeiten werden im Spice-Modell des Transistors auf effektive Weiten umgerechnet.Die Unterdiffusionsweite ∆Wsub ist prozessabhängig und schwankt mit den Model-len für schnelle, typische und langsame Transistoren. Sie schwankt nicht mit derTemperatur.

Für die gewünschten Stromspiegelverhältnisse sind die effektiven Weiten ent-scheidend. Im Schaltplan werden die gezeichneten Weiten angegeben. Daher musseine Umrechnung unter Berücksicht igung von ∆Wsub erfolgen, um bei einembestimmten Stromspiegelverhältnis r die gezeichneten Weiten WTR, WTO, WUM undWUP zu erhalten.

RundungsfehlerEine Einschränkung in der Wahl einer Weite ist durch das Raster der Weitengegeben. Die Genauigkeit der Maskenschreiber legt die minimale Auflösung, dasminimale Raster der Weiten fest. Dies kann zu Rundungsfehlern führen. Bei CMOS-0.8 µm-Technologie beträgt die minimale Auflösung 0.1 µm.

FallstudieDas Matching der drei verschiedenen Stromspiegel in Abb. 5.1 soll anhand einerFallstudie untersucht werden. Es soll daran die Frage geklärt werden, ob es besserist, den einfachen „Zwei-Transistor-Stromspiegel“ oder die komplexeren „Strom-spiegel mit Einheitstransistoren“ zu verwenden.

Die Fallstudie findet für 0.8 µm CMOS statt. Die Längen L aller Stromspiegeltran-sistoren seien 5.0 µm. Die Weite WU des Einheitstransistors sei 4.0 µm. Die typi-sche Unte rd i f fus ions länge be t rägt ∆Wsu b=0.87 µ m ( im Mode l l fü r schne l leT r a n s i s t o r e n : ∆ W s u b = 1 . 2 µ m , i m M o d e l l f ü r l a n g s a m e T r a n s i s t o r e n :∆Wsub=0.39 µm). Die Anzahl N der Einheitstransistoren im Referenzzweig der„Stromspiegel mit Einheitstransistoren“ wird von N=1 bis 11 variiert. Die Weite WTRdes Transistors im Referenzzweig des „Zwei-Transistor-Stromspiegels“ wird mitN*WU eingestellt. Die Stromspiegelverstärkung r wird mit den Werten r=0.55, r=1.1,r=2.2, und r=4.4 vari iert. Es werden jeweils 500 Monte-Carlo-Simulationen mitMatching- und Prozess-Modell (siehe [3-1] Abschnitt G.2) durchgeführt.

Aufgenommen werden die Differenz zwischen Mittelwert und Sollwert des Aus-gangsstromes (mean value offset) und die Standardabweichung σ∆Iout/Iout (sigma)des Ausgangsstromes. Diese sind dargestellt über der Anzahl N der Transistoren

Weff Wlayout ∆Wsub–=


im Referenzzweig der „Stromspiegel mit Einheitstransistoren“. Das Ergebnis ist inAbb. 5.2 (a-i) dargestellt.

Abb. 5.2: (a-h) Matching bei Stromspiegeln mit dem Spiegelverhältnis r mit vielen Nachkommastellen: Differenz zwischen Mittelwert und Sollwert und Standardabweichung σ∆Iout/Iout des gespie-gelten Stromes über der Anzahl der Transistoren N im Eingangszweig sind dargestellt für die Stromspiegel „Zwei-Transistor-Stromspiegel“, „Stromspiegel mit Einheitstransistoren-Minus“ und „Stromspiegel mit Einheitstransistoren-Plus“.

Die Kreise zeigen Fälle an, in denen Stromspiegel ausschließlich mit Einheits-transistoren möglich sind, ohne modifizierte Einheitstransistoren (PLUS, MINUS)

-0,5

0,5

111

two transitors unit tr., minus unit tr., plus

Mean Value Offset with r =4,4

-0,5

-0,4

-0,3

-0,2

-0,1

0,0

0,1

0,2

0,3

0,4

0,5

1 2 3 4 5 6 7 8 9 10 11

number of transistors

mea

n v

alu

e o

ffse

t in

%

Sigma with r =0,55

0

0,5

1

1,5

2

2,5

3

1 2 3 4 5 6 7 8 9 10 11


sig

ma

in %


-0,5

-0,4

-0,3

-0,2

-0,1

0,0

0,1

0,2

0,3

0,4

0,5

1 2 3 4 5 6 7 8 9 10 11


mea

n v

alu

e o

ffse

t in

%

Sigma with r =1,1

0

0,5

1

1,5

2

2,5

3

1 2 3 4 5 6 7 8 9 10 11


sig

ma

in %


-0,5

-0,4

-0,3

-0,2

-0,1

0,0

0,1

0,2

0,3

0,4

0,5

1 2 3 4 5 6 7 8 9 10 11


mea

n v

alu

e o

ffse

t in

%

Sigma with r =2,2

0

0,5

1

1,5

2

2,5

3

1 2 3 4 5 6 7 8 9 10 11


sig

ma

in %

Mean Value Offset with r =2.2

-0,5

-0,4

-0,3

-0,2

-0,1

0,0

0,1

0,2

0,3

0,4

0,5

1 3 5 7 9 11


mea

n v

alu

e o

ffse

t in

%

Sigma with r =4,4

0

0,5

1

1,5

2

2,5

3

1 2 3 4 5 6 7 8 9 10 11


sig

ma

in %

a) b)

c) d)

e) f)

h)g)



verwenden zu müssen. Es gilt dort WU=WUP=WUM. So wird z. B. in (c) bei N=10das Stromspiegelverhältnis r=1.1=11/10 durch zehn Einheitstransistoren im Refe-renzzweig und genau 11 Einheitstransistoren im Ausgangszweig realisiert.

Beim Stromspiegel mit Einheitstransistoren-Minus kommt es gelegentlich zu einerUnterbrechung des Graphen, d. h. ein solcher Stromspiegel mit diesem bestimmtenN ist nicht realisierbar, weil die Weite WUM unter die minimal zulässige Weite in die-ser Technologie rutscht.

Die mittlere Abweichung vom Sollwert in (a), (c), (e) und (g) beträgt maximal etwa0.4%. Dabei ist der Zwei-Transistor-Stromspiegel besser oder vergleichbar mit denStromspiegeln mit Einheitstransistoren. Sind Stromspiegel ausschließlich mit Ein-heitstransistoren möglich (Kreise), so wird der Mittelwert sehr genau getroffen mitschlechtestens 0.04%. Die Differenz zwischen Mittelwert und Sollwert wird kleinermit steigendem N.

Die Standardabweichung σ∆Iout/Iout des Ausgangsstromes in (b), (d), (f) und (h)fällt erheblich stärker ins Gewicht. Sie kann im schlechten Fall 2 % und mehr betra-gen. Bestenfalls beträgt sie 0.5% bei N=11. Dieser Wert begrenzt die maximal mög-liche Genauigkeit des Stromspiegelverhältnisses r. Dabei bewirkt die Verwendungvon ausschließlich Einheitstransistoren (Kreise) keine sprunghafte Verbesserungdes Matchings. In erster Linie kann durch Vergrößerung der Transistoren bzw.Erhöhung der Anzahl N der Einheitstransistoren eine Verbesserung im Matchingerzielt werden.

Für das Stromspiegelverhältnisse r=1.1 (d) unterscheidet sich der Zwei-Transi-stor-Stromspiegel im Matching kaum vom den Einheits-Stromspiegeln. Sie sind alsogleichwertig. Für die Stromspiegelverhältnisse mit r=2.2 (f) und r=4.4 (i) wird derZwei-Transistor-Stromspiegel deutlich schlechter, insbesondere für kleine N.

Dass das Matching in (b) bei r=0.55 für den „Stromspiegel mit Einheitstransitoren-Plus“ zickzackförmig verläuft, l iegt daran, dass bei diesem Verhältnis die WeiteWUP des zusätzlichen Transistors einmal sehr dicht an der Einheitsweite WU liegtund damit ein kleines σ∆Iout/Iout erzielt wird und dann bei N+1 deutlich über WU liegtund σ∆Iout/Iout schlechter wird (um ca. 0.5%-1%).

Sonstige Schwankungen und Knicke in den Verläufen lassen sich auf die Raste-rung der Weiten und Simulationsschwankungen zurückführen.

Folgendes läßt sich zusammenfassend sagen:

• Möglichst größe Transistoren bzw. große N verwenden.

• Für Stromspiegelverhältnisse r≈1 sind „Zwei-Transistor-Stromspiegel“ und „Stromspiegel mit Einheitstransistoren“ etwa gleichwertig. Für Stromspiegel-verhältnisse von r>2 sind die Stromspiegel mit Einheitstransistoren dem „Zwei-Transistor-Stromspiegel“ vorzuziehen. Für r<1 verschlechtern sich die Verhältnisse am Zwei-Transistor-Stromspiegel und am Stromspiegel mit Ein-heitstransistoren etwa gleichermaßen.

• Standardabweichung fällt stärker ins Gewicht als die Differenz zwischen Mit-telwert und Sollwert.

• Um eine Standardabweichung bei r=1.1 von kleiner als 1% zu erreichen müs-sen mindestens 5 Transistoren im Eingangszweig verwendet werden, also eine Gesamtweite von 5x 4 µm.

• Ausschließliche Verwendung von Einheitstransistoren hat starken Einfluss auf die Differenz zwischen Mittelwert und Sollwert, verbessert aber erstaunli-cherweise nicht entscheidend die Standardabweichung. Dies gilt natürlich nur, solange alle Transistoren in ähnlicher Umgebung gehalten werden.

• Gutes Matching wird erreicht, wenn ähnlich weite Transistoren verwendet werden, sei es beim „Zwei-Transistor-Stromspiegel“ oder bei den „Stromspie-

Technische Universität Berlin 5 Implementierung am Beispiel zweier Sinusgeneratoren 81Institut für Mikroelektronik 5.2 Nichtlinearität stückweise linearer und stufenförmiger Sinus-FunktionenDigital Kontrollierte Analoge Schaltungen

geln mit Einheitstransistoren“. Bei der Auswahl zwischen Stromspiegel mit Einheitstransistoren-Plus und Stromspiegel mit Einheitstransistoren-Minus ist der Stromspiegel zu wählen, dessen zusätzlicher Transistor mit der Weite WUP bzw. WUM näher an der Einheitsweite WU liegt.

Diese Maßnahmen und Überlegungen werden im Abschnitt 5.3.1 bei der Imple-mentierung der Stromausgangsstufe zur Kodierung der Sinus-Funktion angewen-det.

5.2 Nichtlinearität stückweise linearer und stufenför-miger Sinus-Funktionen

In Abb. 5.3 ist die Sinus-Funkt ionen mit verschiedenen stückweise l inearenApproximationen zu sehen. In Abb. 5.4 ist Sinus-Funktion mit verschiedenen stu-fenförmigen Approximationen zu sehen. Die Stufen-Funktionen sind zur Sinus-Funktion so verschoben, dass immer der Mittelpunkt einer Stufe von der Sinus-Funktion durchkreuzt wird.

Abb. 5.3: (1-2) Stückweise lineare Approximation der Sinus-Funktion bei verschiedenen Abtastraten (Abtastglied 1. Ordnung): 2-fache bis 16-fache Abtastrate: 2xOversamp ... 16xOversamp (1). Differenz zwischen Sinus-Funktion und ihrer Approximationen (2).

t / T

t / T

82 5 Implementierung am Beispiel zweier Sinusgeneratoren Technische Universität Berlin5.2 Nichtlinearität stückweise linearer und stufenförmiger Sinus-Funktionen Institut für Mikroelektronik


Abb. 5.4: (1-2) Stufenweise Approximation der Sinus-Funktion bei verschie-denen Abtastraten (Abtastglied 0. Ordnung): 2-fache bis 64-fache Abtastrate: 2xOSR ... 64xOSR (1). Differenz zwischen Sinus-Funktion und ihrer Approximationen (2).

Für die beiden Sinus-Funktionen, stückweise linear und stufenweise, wird dieNichtl inearität (Total Harmonic Distortion, THD) bei verschiedenen Abtastratenberechnet. Dies ist in [3-1] Kapitel F ausgeführt. Die Berechnung dient zur Abschät-zung der Qualität des Signals. Daraus wird festgelegt, welche Abtastraten ange-strebt werden sollen.

In der grafischen Darstellung der Koeffizienten der Oberwellen in Abb. 5.5 wirddeutlich, dass bei einer N-fachen Überabtastung die ersten relevanten Koeffizien-ten N-1 und N+1 sind, welche als Doppelspitzen sichtbar werden. Man hat durch

t / T

t / T

Technische Universität Berlin 5 Implementierung am Beispiel zweier Sinusgeneratoren 83Institut für Mikroelektronik 5.2 Nichtlinearität stückweise linearer und stufenförmiger Sinus-FunktionenDigital Kontrollierte Analoge Schaltungen

die Wahl einer bestimmten Überabtastung die Möglichkeit, unerwünschte Spektralli-nien auszublenden.

Abb. 5.5: Grafische Darstellung der Koeffizienten für verschiedene Abtastraten und Abtast-Modi (nullter Ordnung - stepwise, erster Ordnung - piecewise linear). Durch die Wahl der Abtastrate können bestimmte Oberwellen ausgeblendet werden.

THD linear und stufenweise

Mit Hilfe der Definition der THD ([3-1] Gl.(F.6)), der Gleichungen für die Koeffizi-enten an für linearen und stufenweise Annäherung ([3-1] Gl.(F.11) bzw. Gl.(F.16)),der Nebenbedingung, dass die Koeffizienten bn=0 sind, kann man die Nichtlineari-tät berechnen. Die Ergebnisse sind in Tab. 5.2 dargestellt.

Tabelle 5.2: THD bei verschiedenen Abtastraten

Man kann deutlich erkennen, dass die THD bei Abtastgliedern erster Ordnung mitAnzahl der Stützstellen schneller abnimmt, als die THD bei Abtastgliedern nullterOrdnung. Für die Schaltungsrealisierung wurden 16 Abtaststellen bei stückweise

Anzahl der Abtaststellen der Sinus-Funktion pro

Periode

THD stufenweise (Halteglied nullter Ordnung)

THD stückweise linear (Halteglied erster Ordnung)

2 48.3% 12.1%

4 48.3% 12.1%

8 22.9% 2.4%

16 11.3% 0.59%

32 5.6% 0.14%

64 2.7% 0.04%

84 5 Implementierung am Beispiel zweier Sinusgeneratoren Technische Universität Berlin5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion Institut für Mikroelektronik


linearer Approximation und 64 Abtaststellen bei stufenweiser Approximation zumVergleich gewählt. Diese Linearitäten sind ausreichend für die Bioimpedanzmes-sung.

5.3 Schaltungsentwurf für die stückweise lineare Sinus-Funktion

Da nun die Anzahl der Abtaststellen für eine Abtast erster Ordnung auf 16 festge-legt ist, soll in dem folgenden Abschnitten gezeigt werden, wie man bei diesenAnforderung eine Schaltung entwickeln kann. Dabei stehen stromsparende undNiedrigspannungskonzepte im Vordergrund.

Die entwickelte Schaltung (Abb. 5.6) wird von der Stromausgangsstufe her gese-hen erklärt. Diese Vorgehensweise lässt Funktion und Motivation leichter erklären.Die Stromausgangstufe (Current Output Stage), die den Sinus mit nur vier Aus-gangstransistoren kodiert, wird von einem digitalen Steuerwerk (Digital Control)kontrolliert. Ein niedrigstrom Spannungsstromwandler (Transconductance Ampli-fier), ein Dreiecksgenerator (Triangle Generator) und ein digital kontrollierterStromspiegel (Digital Controlled Current Mirror) erzeugen die analogen Stimulisi-gnale für die Stromausgangsstufe. Ein Elektrodenmultiplexer (Electrode Multiple-xer) wählt aus, welche von vier Messelektroden (E0, E1, E2, E3) der Vier-Spitzen-Mess-Methode Stromausgang oder Stromeingang sind. Ebenso sorgt der Multiple-xer für die Polung des Stromes in den verschiedenen Sinushalbwellen und liefertdie differentiellen Abfallspannungen am Meßwiderstand (Niere) Vinp und Vinn zurAuswertung des komplexen Widerstandes.

Abb. 5.6: Blockschaltbild des Generators für die stückweise lineare Sinus-Funktion: In vier verschie-dengroßen Transistoren T0 bis T3 ist die Sinus-Funktion kodiert.

In den folgenden Abschnit ten wird die Funktionsweise der einzelnen Modulegeklärt.

5.3.1 StromausgangsstufeDie Position der Stromausgangsstufe (Current Output Stage) im Signalweg ist in

Abb. 5.6 dargestellt.

Iout

V D D

T 0

T 1

T 2

T 3Transmis-s iongate

Mult ip lexer

Von

Vris ing

Vfal l ing

Vof f

4x4

DigitalContro l

Transcon-duc tanceAmpl i f ier

g m

Tr iangleGenera tor

clk

V 3/4

Vmaster

Vs lave

VI

Elect rodeMult ip lexer

E0 E1 E2 E3

V S S

Contro lV innVinp

V1/4

6 µ AV 1/4

V 3/4

Current Output Stage

DigitalContro l led

CurrentMirror

Icharge

8

Idischarge

Pads

Technische Universität Berlin 5 Implementierung am Beispiel zweier Sinusgeneratoren 85Institut für Mikroelektronik 5.3 Schaltungsentwurf für die stückweise lineare Sinus-FunktionDigital Kontrollierte Analoge Schaltungen

Wird eine Sinus-Funktion sechzehnfach (äquidistant bei α=0 beginnend) abgeta-stet, so ergeben sich nur vier verschiedene Abtastwerte, wenn man vom Vorzei-chen absieht. Dies legt die Idee nahe, dass man diese vier Abtastwerte durch vierverschieden große Ausgangstransistoren realisiert, d. h. der Verlauf der Sinus-Funktion wird in nur vier MOS-Transistoren kodiert. In Abb. 5.7 ist das Blockschalt-bild dieser Schaltung dargestellt.

Abb. 5.7: Stromausgangsstufe: vier über Multiplexer angesteuerte Transistoren T0, T1, T2 und T3 erzeugen den Sinus.

Die vier Transistoren T0 bis T3 stellen am Ausgang unterschiedlich gewichteteStröme zu Verfügung. An die Transistoren können vier verschiedene Spannungs-werte angelegt werden: On: Der Transistor hält seinen Ausgangsstrom konstant;Off: der Transistor lässt keinen Strom durch; Rising: der Ausgangstrom steigt linearmit der Zeit; Falling: der Ausgangsstrom sinkt linear mit der Zeit. Über eine digitaleSteuerlogik werden die notwendigen Spannungen ausgewählt und an die Ausgang-stransistoren gelegt. Nacheinander schalten sich in der ersten Viertelwelle desSinus alle Transistoren T0 bis T3 ein. In der zweiten Viertelwelle schalten sich dieTransistoren T3 bis T0 wieder nacheinander aus. Das bedeutet, dass die Summeder Weiten aller Transistoren WT mit den Amplitudenspitzenwert korrespondiert. InTab. 5.3 sind die notwendigen Weiten-Verhältnisse WN/WT der Transistoren Tn (T0,T1, T2, T3) bezogen auf die totale Weite WT=W0+W1+W2+W3 dargestellt. Um dennegativen Strom der dritten und vierten Halbwelle (180°<α<360°) zu erzeugen, wirddas externe Messobjekt (Niere) über zwei Elektroden-Umschalter umgepolt.

Tabelle 5.3: Sinus-Funktion und Transistorweiten

Zähler NWinkel αN

in GradSinus

sin(αN)Zuwachs

sin(αN)-sin(αN-1)

WN/WT Verhältnis WT=(W0+W1+W2

+W3)

-1 0.0° 0.0 0 -

0 22.5° 0.3827 0.3827 W0/WT=0.3827

1 45.0° 0.7071 0.3244 W1/WT=0.3244

2 67.5° 0.9239 0.2168 W2/WT=0.2168

3 90.0° 1.0 0.0761 W3/WT=0.0761

Iout

VDD

T 0

T 1

T 2

T 3

Mult iplexer

on

rising

falling

off

4x4

DigitalContro l

clk



Drei VorteileDieses Prinzip hat drei Vorteile:

1. Die Stromeffizienz dieser Schaltung ist sehr hoch. Der am Ausgang erzeugte Strom wird vollständig für die Erzeugung des Sinus benutzt.

2. In nur vier Transistoren ist der Verlauf des Sinus kodiert.

3. Der Stromquellenausgang benötigt keine Rückkopplung im Gegensatz zu einem Operationsverstärker am Ausgang und hat daher eine hohe Band-breite bei gleichem Stromverbrauch.

Die Frage ist nun: Wie erfolgt die Ansteuerung der Ausgangstransistoren, dasssich vier Fälle pro Transistor möglich sind, a) konstante Ströme, b) linear anstei-gende Ströme, c) linear abfallende Ströme und d) keine Ströme ergeben. Dazu sinderstens Schalter und eine digitale Ansteuerung dieser Schalter notwendig, undzweitens entsprechend interne ansteigende, abfallende oder konstante Referenzsi-gnale. Realisiert man diese Referenzsignale mit Strömen, so besteht die Ausgang-stufe aus einfachen Stromspiegeln mit Schaltern. In Abb. 5.8 ist das Prinzipbild dergeschalteten Ausgangsstromspiegel zu sehen.

Abb. 5.8: Prinzipschaltbild der geschalteten Ausgangstromspiegel. Der N-te Ausgangstransistor kann über Schalter mit drei verschiedenen Spannungen Vfall, Vrise und Von verbunden werden. Ausgeschaltet wird der Strom über den Schaltransistor Tswin.

Im unteren Teil der Abbildung sind die Stromverläufe der Referenzströme zusehen. Es gibt einen ansteigenden Strom IR (Rising Current), einen abfallenden

MirrorSect ion

SwitchOffSect ion

Out

put C

urre

ntnth

Tra

nsis

or

nth S

witc

hing

Sec

tion

Alw

ays

On

Cur

rent

Ris

ing

Cur

rent

Fal

ling

Cur

rent

swof f

swon

swr ise

swfal l

Tn

IC

tT/40

Alway On Current I C

Rising Current I R

Fall ing Current I F

VDD

V S S

Vfall

Vr ise

Von

V S SV S S

Tref

Tswi

TrefT ref

TswiTswiT swin

ICIRIF IO U T


Strom IF (Falling Current) und einen konstant angeschalteten Strom IC (Always OnCurrent). Die Ströme IF und IR weisen einen Dreiecksverlauf auf. Die Namen „Stei-gend“ und „Fallend“ beziehen sich auf die erste Rampe nach dem Zeitpunkt t=0, woder Sinus beginnt. Die maximale Amplitude des Dreiecksverlauf entspricht demStrom IC.

Der Stromspiegel selbst besteht aus jeweils zwei in Serie geschalteten Transisto-ren. Der untere Transistor Tref ist der eigentliche Stromspiegeltransistor mit einergroßen Länge (Mirror Section), um die Stromspiegeleigenschaften zu erfüllen. Derobere Transistor Tswi ist der Ein- und Ausschalter-Transistor mit einer kurzen Länge(Switch Off Section), um den Einschaltwiderstand klein zu halten.

Source Schalter Bei den Ein- und Ausschalter-Transistoren Tswi handelt es sich um den Source-Stromschalters aus Abschnit t 2.1. Man schaltet nicht die Bias-Spannung desStromquellentransistors aus, weil dies starke Signalstörungen ergibt, sondern manschaltet den Strompfad im Source-Anschluss ab. Dadurch bleibt die Bias-Spannungimmer auf einem konstanten Wert.

Das digitale Steuerwerk aus Abb. 5.7 hat die Aufgabe, die richtige Referenzseiteder Stromspiegel auf d ie Ausgangsseite der Stromspiegel zu schalten. Diesgeschieht über die Schalter ’swon’, ’swoff’, ’swrise’, ’swfall’. Entworfen wurde dasdigitale Steuerwerk nach den Prinzipien für den Entwurf digitaler Schaltungen zurKontrolle analoger Schaltungen ([3-1] Kap.A).

Steuerung der Stromamplituden

Die Amplitude des Ausgangsstroms muss eingestellt werden können. Die europäi-schen Normen [5-13] legen Obergrenzen für in den menschlichen Körper einpräg-baren Ströme implant ierter Geräte fest. Tab. 5.4 gibt eine Übersicht über dieObergrenzen. Größere Ströme, vor allem Gleichströme, führen zur Elektrolyse mitfreiwerdenen Radikalen und damit zu toxischen Reaktionen im Gewebe.

Tabelle 5.4: Maximale Ströme der Einprägung in das menschliche Gewebe

In diesem Design wurde die Obergrenze auf 25 µA festgelegt, um Verletzungendes Gewebes zu verhindern und den Stromverbrauch klein zu halten. Es könnenverschiedene Amplituden eingestellt werden. Dies erfolgt durch Parallelschaltungvon Transistoren in den Ausgangsstromquellen. Es können folgende Amplituden

Frequenz f in Hz maximaler Strom in µA

0 <0.1

20 50

1 000 50

400 000 20 000

5 000 000 20 000



ausgewählt werden: 25 µA, 12.5 µA, 6.25 µA und 3.125 µA. In Abb. 5.9 ist die Prin-zipschaltung der parallelschaltbaren Ausgangstransistoren zu sehen.

Abb. 5.9: Ausgangstransistor Tn ist aus vier parallelen Stromzweigen mit unter-schiedlicher Wichtung (1/8, 1/8, 1/4, 1/2) zur Einstellung der Stromam-plituden aufgebaut.

Über die Schalter sw8 bis sw2 können die Transistoren Tn/8 bis Tn/2, bzw Tswin/8bis Tswin/2 auf Gate-Potential eingeschaltet oder auf VDD ausgeschaltet werden.Dies erhöht den Ausgangsstrom jeweils um den Faktor 2. Deutlich zu erkennen isthier, dass die Schalter in der Gate-Leitung l iegen. Da es sich hier um statischeSchalter (Abschnitt 3.4.1) handelt, ist dieses Schalterprinzip zulässig.

Matching und Sinus

Eine Schwierigkeit besteht darin, wie man die numerisch reelle Sinuswerte innumerisch rationale matchende Layoutelemente, also die Dimensionierung vonTransistoren, umsetzt. Der Begriff „reelle Zahlen“ bedeutet in diesem Zusammen-hang mathematisch reell, d. h. Zahlen die nicht als Brüche (Verhältnisse), alsorationale Zahlen darstellbar sind. Ein technologisch gut kontrolliertes Layout lässtsich aber nur auf der Basis von rationalen Zahlen mit wenigen Nachkommastellenrealisieren. Für mehrere Nachkommastellen ist in Abschnitt 5.1 eine prinzipielleVorgehensweise gezeigt, die hier angewendet werden soll.

EinheitselementDas Hauptproblem besteht in der Suche nach dem Einheitselement, dem Ein-heitstransistor, aus dem sich alle Layoutelemente zusammensetzen. Nur die Exi-s tenz e ines so lchen Elementes er laubt es, gut matchende Chip-Layouts zuerzeugen.

Dieses Einheitselement muss zum einen die Sinus-Funktion mit minimalem Fehlerbeschreiben können, zum anderen die verschiedenen Verstärkungsfaktoren reali-sieren können. Bei der stückweise linearen Sinusausgangsstufe werden der Strom-s p ie ge l t r an s i s t o r T n au s de m E in he i t s t r a ns i s t o r T U m i t dem We i te n - z uLängenverhältnis

WU / LU = 4 µm / 5 µm

und der Stromschaltertransistor Tswin aus dem Einheitstransistor TUswi

WU / LUswi = 4 µm / 0.8 µm

MirrorSect ion

OffSect ion

Hal

f Tra

nsis

tor

nth S

witc

hing

Sec

tion

swoff

V D D

T n /8T n /8swrise

swfall

swon

T n /4 T n /2

Output Current

nth Transistor

Qua

ter

Tra

nsis

tor

8th T

rans

isto

r

8th T

rans

isto

rsw8

sw8

sw4

sw4

sw2

sw2

T swin /8T swin /8 T swin /4 T swin /2


zusammengesetzt. Die Länge LU=5 µm gewährleistet ausreichende Stromspiegel-eigenschaften. Die Länge LUswi=0.8 µm steht für einen niederohmigen Schalter. DerAnteil der Sinus-Funktion, der nicht mehr in das Raster der Einheitstransistorenpasst, wird durch einen zusätzlichen Nicht-Einheitstransistor mit positiv modifizier-ter Wei te WUP oder negat iv modif iz ierter Wei te WUM real is iert (vgl . Abb. 5.1Seite 77).

Die kleinste zu realisierende Einheit in der Ausgangstufe ist im Transistor T3(Abb. 5.7) zu finden. Dieser Transistor T3 und ebenso T0. T1 und T2 setzen sich ausden vier Stromzweigen WN/8, WN/8, WN/4 und WN/2 in Abb. 5.9 für die Kontrolleder Ausgangsamplitude zusammen. Im Strompfad 1/8 für den Transistor T3 befindetsich der kleinste verwendete Transistor, und dieser wird als Einheitstransistor TUdefiniert. Es ergibt sich Tab. 5.5 für die Dimensionierung der restlichen Ausgangs-transistoren.

Die Weiten sind angegeben als ganzzahliges Vielfaches k der Einheitsweite WUund einer Restweite WUP oder WUM. WUP wird benutzt, wenn die Restweite WUPgrößer (plus) als die Einheitsweite WU ist. WUM wird benutzt, wenn die RestweiteWUM kleiner (minus) als WU ist. Die Erstellung der Tabelle geht wie folgt vor sich.Das Verhältnis WN/WT ergibt sich aus Tabelle Tab. 5.3. Die fettgedruckten Weitenbei Transistor T3 mit W3/8 stellen die Festlegung auf den Einheitstransistor TU oderdessen Weite WU dar, d. h. ein Achtel des Transistors T3 entspricht per definitio-nem dem Einheitstransistor TU. Aus W3/WT=0.07612 und W3/8=:WU=4.0 µm ergibtsich die Gesamtweite aller Ausgangstransistoren WT=420.3 µm. Über Proportionali-tätsbeziehung ergeben sich die Gesamtweiten der Transistoren T2, T1 und T0, diedann durch den Term k·WU+WUP oder k·WU+WUP als Summe von k EinheitsweitenWU und einer Restweite WUP bzw. WUM dargestellt werden. Man kann feststellen,dass durch die Festlegung auf ein technologiebedingtes Raster der Weite von0.1 µm das realisierte Verhältnis WN/WT leicht von dem geforderten Verhältnis ausTab. 5.3 abweicht.

In Abb. 5.10 ist das Layout des Einheitselementes zu sehen. Das Einheitselementbesteht aus zwei Einheitstransistoren TU und TUswi. Sowohl der SchalttransistorTUswi als auch der Spiegeltransistor TU sind in einem kompakten Layout zusam-mengefaßt. Dieses Einheitselement verhält sich wie eine Standard-Zelle, die geeig-

Tabelle 5.5: Dimensionierung der effektiven Weiten der Ausgangstransistoren für die stückweise lineare Sinus-Funktion

WN/WT Verhältnis

aus Tab. 5.3

Weite WN/8in µm

k·WU+WUP/M

Weite WN/8 in µm

k·WU+WUP/M

Weite WN/4 in µm

k·WU+WUP/M

Weite WN/2 in µm

k·WU+WUP/M

Weite WN in µm

realisiertes WN/WT

Verhältnis

W0 / WT =0.3827

4 · 4.0 + 4.1=20.1

4 · 4.0 + 4.1=20.1

9 · 4.0 + 4.2=40.2

19 · 4.0 +4.4=80.4

160.80.3826

W1 / WT = 0.3244

3 · 4.0 + 5.0=17.0

3 · 4.0 + 5.0=17.0

7 · 4.0 + 6.1=34.1

16 · 4.0 +4.2=68.2

136.30.3250

W2 / WT = 0.2168

2 · 4.0 + 3.4= 11.4

2 · 4.0 + 3.4=11.4

4 · 4.0 + 6.8=22.8

10 · 4.0 +5.6=45.6

91.20.2169

W3 / WT = 0.0761204

1 · 4.0 + 0.0=4.0 =: WU

1·4.0+0.0=4.0 =: WU

2 · 4 + 0.0=8.0

4 · 4.0 +0.0=16.0

32.00.0714

(W0+W1+W2 +W3)/WT = 1.0

WT = 420.3

1.0



net ist, mehrmals nebeneinander platziert zu werden. Es gibt eine gemeinsameVersorgungsspannungsleitung (Power Line) und eine gemeinsame Stromausgangs-leitung (Output Metal Line). Jedes Einheitselement hat seinen eigenen Wannenkon-takt (Well Contact).

Abb. 5.10: Einheitselement der Stromausgangsstufe mit Spiegeltransistor TU und Schaltereinheitstransistor TUswi (PMOS)

In Abb. 5.11 ist ein Ausschnitt des Layout der Transistor-Ausgangsmatrix zusehen. Für dieses Layout wurden die Matching-Regeln aus Kapitel 5.1 und [3-1]Kapitel G verwendet. Man erkennt, wie die Einheitselemente aus TU und TUswi inForm von Standardzellen in einer Matrix platziert sind. Diese Struktur erlaubt,neben den Einheitstransistoren TU die notwendigen Transistoren für die RestweiteTUP und TUPswi bzw. TUM und TUMswi zu plazieren. Es gibt Dummy-Elemente (-Tran-sistoren), die am Rand sitzen. Sie sind nötig für gutes Matching, d. h. sie stellensicher, dass alle Nutz-Elemente (-Transistoren) das gleiche Umfeld haben, aufjeder Seite jeweils einen Transistor als Nachbarn. Außerdem müssen, wie aus Tab.5.5 mit der Dimensionierung der Transistoren hervorgeht, noch Restweiten reali-s ier t werden . In der Abb i ldung 5.11 s ind d ie dre i Restwe i ten WUP=4.2 µm,WUP=6.1 µm und WUP=4.1 µm der Transistoren, T0/4, T1/4 bzw. T0/8 zu sehen. Auf-grund der größerem Weite von WUP sind die Nachbartransistoren (dummy) zwangs-läufig etwas kleiner, und sie werden daher nur als Dummy-Transistoren benutzt, umdie gleiche Umgebung sicherzustellen.

Zwischen zwei Transistor -Reihen ver laufen d ie Verdrahtungsschienen aufMetall1. Es gibt verschiedene Schienen und Strukturen:

1. Versorgungsspannungsschiene VDD mit N-Wannen-Anschlüssen (N-Well Contacts).

2. Ausgangsstrom ’Iout’, an der alle Draingebiete der Transistoren angeschlos-sen sind.

3. Kontrollsignal zum Ausschalten der Transistoren, z. B. ’swoff T0’. Dieses geht an die Abschalttransistoren.

TU

TUswi


4. BIAS-Spannungen, z. B. ’Vbias T0’ um den Strom einzustellen.

5. Guard-Ring, der vor Störungen aus dem Substrat schützen soll.

6. N-Wanne (N-Well) in der die PMOS-Transistoren gut geschützt eingebettet liegen.

Abb. 5.11: Ausschnitt aus PMOS-Transistor-Matrix der Ausgangstufe. Zu sehen sind drei verschiedene Transistoren: Einheitstransistoren (W=4 µm), „Restweiten-Transistoren“ (W<>4 µm), die etwas größer sind als die Einheitstransistoren (TUP), und Dummy-Transistoren am Rand und in der Mitte ohne Drain-Contact an der Schiene Iout.

LVS Problem Eine besondere Schwierigkeit bei diesem Layout besteht in der Verifikation mitHilfe des Vergleichs von Layout und Schematic, dem sogenannten LVS (Layout ver-sus Schematic). Es wird für den LVS das Programmpaket DIVA LVS von der FirmaCadence verwendet. Der DIVA-LVS untersucht die Netzlisten von Layout und Sche-matic auf identische Subnetzlisten. Manchmal, so wie in diesem Layout gibt esSubnetzl isten, die in ihrer logischen Struktur und Beschaltung ident isch sind,jedoch nicht identisch bei den Parametern der Bauelemente (z. B. Weite von Tran-sistoren). Der DIVA LVS und andere LVS-Programme sind nicht in der Lage, auf-grund der Parameter der Bauelemente nun diese identischen Subnetzlisten inLayout und Schematic auseinander zu halten oder einander zuzuordnen. DieseProgramme lösen dies durch zufällige Zuordnung der Subnetze, weshalb der LVS

VDD

VDD

VDD

VDD

sw

sw

sw

swsw

TUPTUP

TUP

du

mm

y

guard ring

+ contacts

+ contacts



(meist) zu dem Ergebnis kommt, dass die Netzlisten zwar logisch miteinander über-einstimmen aber die Parameter der Bauelemente voneinander abweichen.

In Abb. 5.11 sind alle Dummy-Transistoren (-Schalter) solche identischen Sub-Netzwerke mit unterschiedlichen Parametern, d. h. Weiten. Die zur Unterscheidungder Subnetzlisten kritischen Knoten für den LVS sind in der Abb. 5.11 mit Kreisenmarkiert. Die richtige Zuordnung wird durch Platzierung zusätzlicher Pins auf dieseKnoten im Layout und Schematic erzwungen.

5.3.2 SpannungsstromwandlerDie Position des Spannungstromwandlers (Transconductance Amplifier gm) im

Signalweg ist in Abb. 5.6 auf Seite 84 dargestellt.

In Kapitel 5.3.1 wurden drei verschiedene Ströme für die Erzeugung einer Sinus-funktion vorausgesetzt: ein linear ansteigender, ein linear abfallender Strom undeine konstanter Maximalstrom. Linear ansteigende und abfallende Ströme lassensich nicht so leicht erzeugen. Dagegen ist es viel leichter, über einen konstantenStrom, der eine Kapazität umlädt, eine lineare abfallende oder ansteigende Span-nung zu erzeugen. Setzen wir die Existenz einer solchen Spannung voraus, dannbenötigt man einen Spannungsstromwandler, einen Transconductance-Verstärker,der diese Spannung direkt in einen Strom umsetzt. Eine Vielzahl solcher Transcon-ductance-Verstärker wurde veröffentl icht, insbesondere für die Realisierung vongmC-Filtern [5-14][5-15][5-16][5-17]. Ziel der Schaltungen dieser Veröffentlichun-gen ist es, den linearen Aussteuerbereich zu maximieren. Leider liefern dort dieSchaltungen selbst keine Information, wie groß bei einer gewissen momentaneAussteuerung die resultierende Nichtlinearität ist. Die maximale Aussteuerbarkeitschwankt mit den Prozess-Parametern.

Konstante Nichtli-nearität - prozess-unabhängig

In diesem Kapitel wird eine Schaltung vorgestellt, die zwei Grenzspannungenliefert, bis zu denen ein Transconductance-Verstärker prozessunabhängig bei glei-cher Nichtlinearität ausgesteuert werden kann. D. h., bleibt man mit der Aussteue-rung innerhalb der Grenzspannungen, so übersteigt die Nichtlinearität nie einenmaximalen Wert, gleichgültig bei welchem Prozessausfall. Die Grenzspannungenstellen sich entsprechend dem Prozessausfall so ein, dass bei ihnen immer diegleiche Nichtlinearität herrscht.

Gleichtaktrege-lung durch Mes-sen der Source-Spannung.

Des weiteren wird eine sehr einfache Gleichtaktregelung für differentielle Trans-conductance-Verstärker vorgestellt, die auf der Messung der Source-SpannungVSRC der Eingangsstufe des folgenden Transconductance-Verstärkers beruht. DieSource-Spannung VSRC einer Differenzeingangsstufe korrespondiert im linearenBereich des Transconductance-Verstärkers mit der Gleichtaktspannung der Ein-gangssignale dieser Differenzstufe. Die Spannung VSRC kann dann in der Aus-gangsstufe des vorherigen Transconductance-Verstärkers zur Gleichtaktregelungbenutzt werden. Dieses Prinzip kann die Gleichtakt-Regelungen der gmC-Filter aus[5-14][5-15][5-16][5-17] deutlich vereinfachen.

sehr kleines gmDa es sich bei dieser Schaltung um eine Low-Power-Anwendung handelt, mussdas gm des Transconductance-Verstärkers sehr klein sein.

Folgende Merkmale soll die Gesamtschaltung des Spannungsstromreglers auf-weisen:

1. Voll differentielles Design, um bei Low-Power Anwendungen die Störungen vom Digitalteil ausgehend zu minimieren.

2. Ausgangströme steigen von null auf einen maximalen Wert um einige µA und wieder zurück. Dies erfordert einen Strom-Levelshifter am Ausgang.


3. Gleichtakt-Regelung soll zeitkontinuierlich stattfinden und keinen zusätzli-chen Strom benötigen. Dies findet über eine Gleichtakt-Source-Regelung statt. Ein Mittelwertbildung über Widerstände scheidet wegen des zu großen Stromverbrauchs oder andernfalls der zu großen Widerstände aus.

4. Eine sehr niedrige Transimpedanz gm von wenigen µA/V muss realisiert werden, weil mit einer großen Eingangsspannung nur wenige µA umgeschal-tet werden dürfen. Große Spannungen sollen den Einfluss von Rauschen und Offset-Fehlern klein halten. Spannungsstromwandler mit Widerständen scheiden aus, weil deren realisierbare Transconductance gm viel zu groß ist.

5. Die 1/4-3/4-Grenzspannungen (linearer Bereich) sollen festgelegt werden, d. h. die Schaltung soll eine obere und untere Spannung liefern, in der eine ausreichende Linearität gewährleistet ist.

gm-StufeIn Abb. 5.12 ist die Schaltung der gm-Stufe des Spannungsstromwandlers darge-

stellt.

Abb. 5.12: gm-Stufe des Transconductance-Verstärkers: einfache PMOS-Diffe-renzeingangsstufe mit aktiver Last mit Stromspiegelfunktion.

Hier wird die eigentliche Wandlung der Spannung in Strom vorgenommen. Ver-schiedene Aspekte sind in dieser Schaltung berücksichtigt. Sie ist voll differentiell.Der Bias-Transistor TI soll einen Strom als Konstant-Strom-Quelle II = 2 µA fließenlassen. Er darf relativ weit (W=50 µm) sein, da dessen dann große parasitäreDrain-Kapazitäte die Geschwindigkeit der Schaltung nicht verschlechtert. Die großeWeite erlaubt eine kleine Overdrive-Spannung, d. h. der Transistor benötigt nureine kleine Arbeitsspannung, um im linearen Sättigungsbereich zu bleiben. Dierelativ große Länge (L=8 µm) erlaubt einen hohen Ausgangswiderstand

ri = 40 MΩ

(bei einer Längen-Modulation-Spannung 1/λ = -90 V). Die PMOS-Differenzein-gangsstufe hat die Eingangsignale VN und VP. Die von diesen Signale angesteuer-ten Transis toren TVN und TVP mi t dem W/L-Verhäl tn is 5µm/60µm lösen das

DiffentialInput

CurrentBiasSect ion

V D D

T VN W/L=5/60

Act ive LoadTransistorswith MirrorFunct ion

V P

V S S

V N

V O U T P V O U T N

V S R C

T VP

T I W/L=50/8VBIASI

II

IP IN

T MnT Mp W/L=7.5/5



Problem, ein sehr kleines gm zu realisieren. Mit einer großen Eingangsspannungvon etwa 500 mV soll der kleine Arbeitsstrom II von einen Differenzzweig in denanderen umgelenkt werden. Deshalb ist die große Länge nötig. Die PMOS-Transi-storen liegen in einer eigenen Wanne mit Anschluss am gemeinsamen Source, umsie vor Störungen aus dem Substrat zu schützen und um die notwendige Gate-Source-Spannung kleiner zu halten, da der Substrat-Effekt vermieden wird, wenndie Source-Spannung gleich der Substrat-Spannung ist.

Die Source-Spannung VSRC wird abgegriffen und für die Regelung des Gleichtakt-antei ls verwendet. Die Verwendung der Source-Spannung zur Regelung desGleichtaktanteils ist zulässig, da die Source-Spannung in erster Linie nur von demGleichtaktanteil VCM=(VP+VN)/2 abhängt und relativ unabhängig von der Eingangs-spannungsdifferenz VP-VN ist. Wie man in Abb. 5.14 sieht, ist dies der Fall inner-halb des linearen Bereichs und innerhalb noch zu bestimmender Grenzen.

Die Stromspiegeltransistoren TMp und TMn weisen mit ihrem W/L-Verhältnis von7.5µm/5µm das Optimum für Ausgangssteilheit und Geschwindigkeit auf. JederTransistor ist aus drei Einheitstransistoren mit W/L=2.5µm/5µm zusammengesetzt.Diese Stufe hat eine typische Bandbreite von

f3dB = 19 MHz.

In Abb. 5.13 ist die Bandbreiten-Simulation dargestellt. Der Arbeitstrom beträgtnur 2 uA.

Abb. 5.13: Frequenzgang der gm-Stufe mit einer Bandbreite von 19 MHz. Die ausgangsseitig zusätzlich notwendigen Stromspiegeltransistoren sind ebenfalls mitsimuliert worden.

Die gm-Stufe wird mehrmals für den Aufbau des gesamten Spannungsstrom-wandlers verwendet. In Abb. 5.14 ist die simulierte DC-Ausgangskennlinie der gm-Stufe zu sehen. In (1) sind die Spannungsverläufe der Spannung VSRC, VSRC_ref,VBIASI, VN und VP über der Differenz der Eingangsspannung VP-VN dargestellt. DieSpannung Vsrc stellt die gemeinsame Source-Spannung der Differenzeingangstran-sistoren der gm-Stufe dar. Sie verläuft wie eine nach unten geöffnete Parabel. Istdie Aussteuerung der Differenzstufe VP-VN klein, so ist VSRC fast konstant unddaher wie gewünscht unanhängig von der Aussteuerung VP-VN. Der Gleichtaktan-teil der Eingangssignale liegt bei VCM= 540 mV. In (2) werden die AusgangsströmeIN und IP dargestellt. Bei Vollaussteuerung gehen die Ströme in die Begrenzung


von 2 µA. Im linearen Arbeitsbereich über ca. 500 mV differentieller Eingangsspan-nung stellt sich das sehr kleine differentielle gm

(5.5)

ein. Ein so kleines gm über einen großen Aussteuerbereich mit Widerständen undOperationsverstärkern zu realisieren, würde flächenmäßig zu große Widerstände imBereich von MΩ benötigen und ist daher nicht mit Widerständen realisierbar (High-Resistive-Poly steht in diesem Prozess nicht zur Verfügung).

Abb. 5.14: (1-2) (1) Eingangsspannungen VN und VP erzeugen einen parabelför-migen Verlauf der Source-Spannung VSRC. (2) Die Ausgangsströme IP und IN sind innerhalb der 1/4-3/4-Grenze (von IN_lim bis IP_lim) markiert durch die Buchstaben ’A’ und ’B’ gut linear.

1/4-3/4-Grenze Die weitere Betrachtung führt zur Suche nach den geeigneten Grenzen für dieSignalamplitude, um eine bestimmte Nichtlinearität nicht zu überschreiten. Dieoben erwähnten Veröffentlichungen über gm-Stufen behandeln die Frage, wie manfür Transconductance-Verstärker bei gleicher Aussteuerung am Eingang die Linea-rität erhöhen kann. In dieser Schaltung wird die Nichtlinearität eines Transconduc-tance-Vers tä rkers vorgegeben, und dann werden daraus zwe i al lgemeineGrenzspannungen VP_lim und VN_lim ermittelt. Bleibt die Aussteuerung innerhalbder Grenzspannungen VP_lim und VN_lim, so wird die geforderte Nichtlinearität nichtüberschritten. Die Grenzspannungen können durch ein einfaches Schaltungskon-zept gewonnen werden. Im ersten Ansatz werden zwei spezielle Grenzspannun-gen VP_lim = V3/4 und VN_lim = V1/4 festgelegt. Sie beschreiben die 1/4-3/4-Grenze.Wenn gilt VP=V3/4 und VN=V1/4, dann fließen im Transconductance-Verstärker dieGrenzströme IN_lim=1/4·IC bzw. IP_lim=3/4·IC, d. h. dass der Strom IN auf 1/4 des

gmIP IN–( )d

VP VN–( )d--------------------------- 1 87 µA V⁄,= =



Differenzstufenstroms II gesunken und IP auf 3/4 gestiegen ist. Die 1/4-3/4-Grenzeist in Abb. 5.14 (2) durch die beiden Markierungen A und B gezeigt. Der erste Ein-druck vermittelt gute Linearität in diesem Bereich. Die Grenzspannungen V1/4 undV3/4 werden im Dreiecksgenerator (Abb. 5.6) benötigt.

Nichtlinearität der gm-Stufe - THD und IIP3SimulationDurch Simulation kann die Nichtlinearität (THD) der gm-Stufe bestimmt. Ein diffe-

rentielles Sinus-Eingangssignal wird mit drei verschiedenen Amplituden an die Ein-gänge der gm-Stufe gelegt. Die spektralen Anteile der Ausgangsströme IP und INwerden jeweils durch FFT bestimmt. Bestimmt man die THD des differentiellenSignals IP-IN, so fallen alle Oberwellen mit geradem Vielfachen der Grundfrequenzweg. Die Grundfrequenz beträgt 20 kHz.

In Tab. 5.6 sind die Oberwellen bis zur dritten ausgelistet und die THD wird ange-geben. Mit der einfachen gm-Differenz-Stufe aus Abb. 5.12 kann innerhalb der 1/4-3/4-Grenze eine beachtlich geringe THD von 0.8% erreicht werden.

Berechnung THD und IIP3

Die Nichtlinearität THD (Total Harmonic Distortion) und IIP3 (Input InterceptionPoint Third Order) des Spannungsstromwandlers wird in [3-1] Abschnitt H.2 berech-net. Die THD ist eine Funktion der Aussteuerung (Aussteuerkonstanten M). DieGrenzspannungen VP_l im und VN_lim werden durch die Schaltung in Abb. 5.15erzeugt und lassen sich durch die Wahl der Stromspiegelverhältnisse m/nP und m/nN festlegen. Bleibt die Eingangsdifferenzspannung innerhalb der Grenzspannun-gen, so wird eine maximale THD garantiert. Die THD ist prozessunabhängig. Allge-mein können die Grenzspannungen zur Kontrolle der THD in zeitkontinuierlichengm-C-Filtern verwendet werden. IIP3 ist ein aussteuerungsunabhängiges Maß fürNichtlinearität. Die Berechnung stützen die Simulation und es ergibt sich für die 1/4-3/4-Grenzspannungen:

THD = 0.81 % (bei VP_lim=V3/4 und VN_lim=V1/4)

IIP3 = 3.3 V.

Tabelle 5.6: Nichtlinearität der gm-Differenz-Stufe innerhalb der 1/4-3/4-Grenze

Spektraler Anteil der Oberwellen im Ausgangsstrom

Amplitude des Eingangssinussi-gnals VP-VN

DC=0 Hz Grundwelle10 kHz

1. Oberwelle20 kHz

2. Oberwelle30 kHz

3.Oberwelle50 kHz

THD

0.54 Vp, diff(1/4-3/4 Limit)

1 µA 0.51 µA 0.001 µA 0.0044 µA 0,0000 µA 0.8 %

1 Vp,diff 1 µA 0.88 µA 0.0037 µA 0.032 µA 0.0014 µA 3.7 %

2 Vp,diff (völlig übersteuert)

1 µA 1.2 µA 0.0077 µA 0.228 µA 0.028 µA 19.2 %


Signalpfad und Erzeugung der GrenzspannungenDie Schaltung zur Erzeugung der speziellen Grenzspannungen V1/4 und V3/4 und

die Schaltung des Signal-Pfades für den Spannungsstromwandler sind in Abb. 5.15zu sehen.

Abb. 5.15: Blockschaltbild des Spannungsstromwandlers mit matchenden gm-Stufen Nr.1, Nr.2 und der verdoppelten Stufe Nr.3. Die Source-Spannung der Differenzeingangsstufe von gm-Stufe Nr. 2 wird zurückgekoppelt zur Erzeugung der Grenzspannungen V3/4 und V1/4. Die Rückkopplung der Source-Spannung einer Differenzeingangsstufe kann allgemein für stromsparende Gleich-taktregelungen benutzt werden.

Das Blockschaltbild untergliedert sich in den Grenzspannungsgenerator und denSignalpfad mit Strom-Levelshifter. Der Grenzspannungsgenerator bestimmt die 1/4-3/4-Grenzspannungen V1/4 und V3/4. Der Signalpfad führt die Spannungsstrom-wandlung durch und verstärkt das Stromsignal. Um das Zusammenspiel von Refe-renz te i l und S igna lp fad zu gewähr l e i s t en , i s t das P r i nz ip des Ma tch ingsangewendet worden. Im Referenzteil werden zwei einzelne gm-Stufen (Nr. 1 undNr. 2) und im Signalpfad zwei parallelgeschaltete gleichartige gm-Stufen (Nr. 3)verwendet.

Grenzspannungs-generator

Im Grenzspannungsgenerator liegt die Ermittlung des Gleichspannungsanteils imAufgabenbereich der gm-Stufe Nr. 1. Über eine MOS-Diode wird ein Bias-StromIBIAS geführt. Die sich einstellende Spannung ist die GleichtaktreferenzspannungVCMref. Die Strom IBIAS und die Diode werden so dimensioniert, dass der Gleich-spannungsanteil leicht unterhalb der mittleren Versorgungsspannung (VDD-VSS)/2

V D D

VP_l im=V3/4

T C

2/3xT M

-

+

V SRC_ref-

+

g mNo.1

-

+

V SRC-

+

g mNo.2

-

+

source-

+

2xg m

no.3

+

-

O P

V D D

2/1xT M

T C

IC= 1 µ A IC= 1 µ A

C R

C R

IBIAS

V CM_ref

V BIAS_1 /4

V BIAS_3 /4

Vs lave

Vmaster

6xT M

6xT M

V D DV D D

3 µ A 3 µ A

V D D

I1/4 =0 .5µA

V S SV S S

V S S V S S V S S

1xT M

5xT M

V S S

V D D

1.5µA

Ifall = 6. . .0µAIrise = 0. . .6µA

Ion = 6µA

6xT M S

1xT M S

6xT M S

3xT M S

IC=7 .5µA3.. .9µA 9.. .3µA

Signal Stage wi th Current Level Shi f ter

Vol tage L imi t Generat ion

1/4-

Ref

eren

ce

3/4-

Ref

eren

ce

V S R C _ r e f V S R C

IPP= 1 µ A IN N= 1 µ A

Ratio controls1/4-3/4-Limit :

Subtrahtents

2 / 3 = m / nP2 / 1 = m / nN

TD

VN_l im=V1/4



liegt. Dies ermöglicht eine gute Aussteuerbarkeit der PMOS-Differenz-Eingangs-stufe. Die gm-Stufe Nr. 1 liefert nun die Soll-Source-Spannung VSRC_ref, die zumRegeln verwendet werden soll. Sie ergibt sich in erster Linie daraus, dass man diegm-Stufe Nr. 1 gleichspannungsmäßig als Source-Folger ansehen kann. Die Soll-Source-Spannung VSRC_ref wird mit der Ist-Source-Spannung VSRC der gm-StufeNr. 2 verglichen. An der gm-Stufe Nr. 2 liegen als Stellgrößen die 1/4-3/4-Grenz-spannungen V1/4 und V3/4 an, aufgrund derer sich am Ausgang der gm-Differenz-stufe (Abb. 5.12) die zwei Bias-Spannungen VOUTN=VBIAS_1/4 und VOUTP=VBIAS_3/4einstellen. Liegen diese Bias-Spannungen an einem Einheits-Transistor TM an, sostellen sich die Ströme 1/4*II=0.5 µA und 3/4*II=1.5 µA ein. Statt an einem Einheits-transistor TM anzuliegen, werden die zwei Bias-Spannungen VBIAS_1/4 und VBIAS_3/

4 auf modifizierte Transistoren 2/3xTM und 2/1xTM gegeben. Die Stromspiegelfakto-ren 2/3 und 2/1 sollen allgemein als m/nP und m/nN bezeichnet werden. Die Fakto-ren 2/3 und 2/1 s te l len d ie gewäh l ten 1/4 -3/4 -Grenzspannungen4 e in . D iegewählten Faktoren 2/3 und 2/1 bewirken, dass sich zwei ident ische StrömeINN=IPP=1 µA einstellen, wenn die Eingangsspannungen VP und VN der gm-StufeNr. 2 auf den richtigen Grenzspannungen V1/4 und V3/4 liegen.

Der Vergleich von VSRC_ref und VSRC geschieht im Operationsverstärker OP,wobei es sich beim OP um eine einfache Differenzstufe mit großem Aussteuerbe-reich am Ausgang handelt. Den Strömen INN und IPP wird über die Transistoren TCder Regelstrom IC entgegengesetzt. Beträgt IC 1 µA, so heben sich INN und IPP mitIC gerade auf und der Regelkreis ist in Ruhe. Die Kapazitäten CR stabilisieren denRegelkreis.

Zwei Regelkreise greifen ineinander. Der Gleichspannungsregelkreis wird überden Operationsverstärker OP geschlossen. Sollten sich die Spannungen V1/4 undV3/4 im Gleichtakt erhöhen, dann erhöht sich der Source-Spannung VSRC. Damiterhöht sich der Operationsverstärkerausgang und reduziert den Strom IC, was derErhöhung von V1/4 und V3/4 entgegenwirkt. Eine absoluter Unterschied zwischenVSRC_ref und VSRC von einigen 10 mV ist für die Funktion der Schaltung nicht wich-tig. Der Grenzspannungsregelkreis erfolgt über die gm-Stufe Nr. 2 und die modifi-z i e r t e n Tr a n s i s t o r e n 2 / 3 x T M u n d 2 / 1x T M . E r s o r g t d a f ü r, d a s s s i c h d i eGrenzspannungen V1/4 und V3/4 wirklich so einstellen, dass die internen Ströme IPund IN der gm-Stufe Nr. 2 im Verhältnis 3/4 zu 1/4 stehen. Wäre V1/4 zu hoch,würde VOUTN=VBIAS_1/4 ansteigen, und damit der Strom INN im Transistor 2/1xTM.Dies wirkt dem Anstieg von V1/4 entgegen.

Signal-Pfad und Strom-Levelshif-ter

Die Zentraleinheit im Signalpfad (Abb. 5.15) sind zwei parallel geschaltete gm-Stufen Nr. 3, die gemeinsam den doppelten Ausgangsstrom erzeugen. Die beidenEingangssignale Vmaster und Vslave bewegen sich dreiecksförmig linear auf und abzwischen den Grenzen V1/4 und V3/4. Die Signale Vmaster und Vslave werden imDreiecksgenerator erzeugt (Abschnitt 5.3.3). Die Dreiecksfunktionen Vmaster undVslave erzeugen durch die gm-Stufen Nr.3 in den Transistoren 6xTM linear anstei-gende und abfallende Ströme von 3 µA bis 9 µA bzw. in die andere Richtung. DerTransistor TM ist ein Einheitstransistor und in Weite und Länge identisch mit TMpund TMn aus Abb. 5.12. Hier wird im Signalpfad eine Verstärkung von 3 realisiert,damit eine optimale Geschwindigkeitsanpassung realisiert wird und der Strom derAusgangsstufe von 25 µA schell getrieben werden kann.

Die Ströme aus den Transistoren 6xTM haben einen Gleichanteil. Dieser Anteilmuss für die Stromausgangsstufe entfernt werden. Dort werden die Ströme Irise undIfall im Bereich von 0 bis 6 µA bzw. 6 µA bis 0 benötigt. Es müssen also 3 µA abge-zogen werden. Dies geschieht mit Hilfe der Stromspiegeltransistoren 6xTMS desStrom-Levelshifters. Der Subtrahend von 3 µA wird aus der Referenz VBIAS1/4abgeleitet. Matching vermindert Subtraktionsfehler. Außerdem gilt es noch den kon-

4 Die Abhängigkeit zwischen den Grenzspannungen und den Stromspiegelfaktoren ist durch Gl.(H.22) in [3-1] beschrieben.


stanten Strom Ion zu erzeugen. Er soll konstant 6 µA betragen und wird aus beidenReferenzen VBIAS1/4 und VBIAS3/4 abgeleitet werden.

Detailierte Betrachtung

Die Regelschaltung zur Erzeugung der Grenzspannungen V1/3 und V3/4 wird in [3-1] Abschnitt H.1 ausführlich erklärt und berechnet. Diese Ausführungen würden hierzu weit führen.

5.3.3 DreiecksgeneratorDie Posit ion des Dreieickgenerators (Triangle Generator) im Signalweg ist in

Abb. 5.6 auf Seite 84 dargestellt.

Der Dreiecksgenerator in Abb. 5.16 soll zwei gegenläufige dreiecksförmige Span-nungen Vmaster und Vslave erzeugen. Diese werden direkt an die gm-Stufe Nr. 2des Spannungsstromwandlers in Abb. 5.15 angeschlossen, wo sie in dreiecksför-mige Ströme umgewandelt werden. Für den Anstieg und -Abfall der Dreiecksspan-nung nu tz t man nach dem e in fachen Zusammenhang zwischen S t rom undSpannung am Kondensator C aus

. (5.6)

Ist der Ladestrom I(t) an einem Kondensator C konstant, so ergibt sich für dieKondensatorspannung V(t) als Integral über eine Konstante eine Gerade. Kon-stante Ströme lassen sich einfach realisieren. Über die Variation von Ladestromund Kondensator kann die Anstiegszeit beeinflusst werden, und damit letztlich dieFrequenz der Dreiecksspannung bzw. der Sinus-Funktion. Somit kann man denDreiecksgenerator auch als einen strom-kondensator-gesteuerten Oszillator anse-hen. Für die Umschaltpunkte von Anstieg auf Abfall benötigt man eine obere undeine untere Schwellspannung: V1/4 und V3/4. Diese werden schon durch den Span-nungsstromwandler zur Verfügung gestellt. Eine kleine digitale Schaltung steuert,ob es sich um einen Anstieg oder einen Abfall handelt.

V t( ) 1C---- I τ( ) τd

τ 0=

t

∫=



In Abb. 5.16 ist das Blockschaltbild des Dreiecksgenerators zu sehen.

Abb. 5.16: Blockschaltbild des Dreiecksgenerators. Die Indizes in den Schalternamen ’s...’ stehen für folgende Abkürzungen: P= Parking, C= Charge (Laden), D= Discharge (Entladen), M= Master, S= Slave

Die Kernzelle sind die geschalteten Stromquellen (Switched Currents). Jeweilszwei identische Ladeströme Icharge und Entladeströme Idischarge können durch dieSchalter sPCS, sPCM, sPDS, sPDM, sCS, sCM, sDS und sDM entweder auf die Park-platz- oder Ladestellung gebracht werden. In der Ladestellung werden die Kapazi-täten Cmaster geladen und die Kapazitäten Cslave entladen, oder umgekehrt. DerDigitalteil stellt die richtige Schalterstellung sicher. Bei den Schaltern handelt essich um dynamische Schalter (vgl. Kapitel 3.4.2). Die dort vorgeschlagenen Maß-nahmen zur Verminderung der Ladungsinjektion und des Taktdurchgriffs werdenangewendet.

Zu Beginn sorgt die richtige Schalterstellung dafür, dass die Kapazitäten Cmasterüber den Schalter sDM mit Idischarge,M entladen werden, während die KapazitätenCslave über den Schalter sCS mit Icharge,S geladen werden. sDS und sCM sind in die-

B 1/4

V D DV D D

V S S

V S S

Digital Part

Idischarge, S

+

-buf

+

-buf

V 1/4

V 3/4

V S S

V S S

Idischarge, M

Icharge, M Icharge, S

+

-c o m p

42

Asynchronous

Digital

Control

Vmaster

V 1/4

V 3/4

V 1/4

V 3/4

Slave_ is_h igh

Slave_ is_ low

Master_ is_h igh

Master_ is_ low

Analog Part

1 p F 7 p F 5 6 p F

1 p F 7 p F 5 6 p F

C master

C s lave

4

+

-c o m p

+

-c o m p

+

-c o m p

I3/4

Park ing

Charging Swi tchedCapaci t ies

Switched Currents

sP C S

sP C M

sP D S

sP D M sD M

sD S

sC M

s S8 sS64

K 0

K 1

K2

K3

I1/4

B 3/4

sC S

s M 8 sM64

clk

Vmaster

Vslave

Vslave

Vmaster

Vslave

sel_cap


sem Fall hochohmig. Der Digitalteil erkennt mit seinen vier Komparatoren K0 bis K3,ob die Spannungen Vslave und Vmaster das Maximum V3/4 bzw. das Minimum V1/4erreicht haben. Sind Minimum oder Maximum erreicht, wird umgeschaltet. Über dieSchalter sDS und sCM wird dann Cslave entladen bzw. Cmaster geladen. Es kommendie Lade- und Entladeströme Icharge,M und Idischarge,S zum Einsatz. Das f indetsolange statt, bis die Spannungen Vslave und Vmaster den anderen Umschaltpunkterreicht haben. Danach beginnt alles von vorne.

Über die Ströme Idischarge und Icharge in Verbindung mit den geschalteten Kapazi-täten kann der Anst ieg und damit die Sinusfrequenz beeinf lusst werden. DieStröme Idischarge und Icharge können durch die digital kontrollierten Stromspiegel(Kap. 5.3.4) im Bereich von 50 nA bis 12 µA, die Kapazitäten im Bereich von 1 pFbis 64 pF variiert werden, d. h. die Frequenz in dieser Stufe kann um den Faktor 1bis 15000 variiert werden.

Master-Slave Natürlich müssen die beiden Spannungen Vslave und Vmaster aufeinander synchro-nisiert werden. Obwohl durch geeignete Layoutmaßnahmen u. a. die Kapazitäts-wer te von Cmas te r und C s la ve sehr ähnl ich se in werden (E inhei tskapaz i tä t ,gemeinsames Zentrum, etc. (Abschnitt 5.1)), kann es durch Mismatching in denBauelementen passieren, dass die Spannung Vslave oder Vmaster schneller geladenals entladen wird und somit langsam nach oben driftet oder gegenüber der anderenSpannung aufholt und Vslave oder Vmaster nicht mehr gegenläufig sind. Wie dieNamen-Indizes vermuten lassen, wird daher Vslave auf Vmaster synchronisiert unddie Umschaltpunkte von Vslave r ichten sich nach dem Verlauf vom Vmaster. InAbb. 5.17 ist das Einschwingverhalten nach einem Power- Down-Modus zu sehen.Das Synchronisationsschema zwischen Vslave und Vmaster wird deutlich. Das Ladenund Entladen von Vslave beginnt, wenn Vmaster die Grenzspannung V1/4 unterschrei-tet bzw. die Grenzspannung V3/4 überschreitet. Für Vslave gibt es zwei Zustände:1. Vslave ist langsamer und hat den Umschaltpunkt noch nicht erreicht. Dann mussdie Laderichtung sofort umgeschaltet werden (Early Return). 2. Vslave ist schneller.Dann wartet Vslave beim Umschaltpunkt solange, bis auch Vmaster seinen Umschalt-punkt erreicht hat (Waiting).



Abb. 5.17: Simulationsergebnis des Dreiecksgenerators bei der Synchronisation (1) zwischen den Spannungen Vmaster und Vslave nach einem Power-Down. Vslave ist erst etwas verzögert. Es wechselt (früh) seine Richtung, wenn Vmaster die untere Grenzspannung V1/4 erreicht hat. Etwas später wartet Vslave an der unteren Grenzspannung, bis Vmaster den obere Grenzspannung V3/4 erreicht hat. Danach sind Vmaster und Vslave synchron und man erkennt den Dreiecksspannungsverlauf. In (2) sind die digitalen Ansteuersignale dargestellt. Beim Entwurf muss darauf geachtet werden, dass es zu keinem Überlappen der Vorladezeiten der beiden Parksignale kommt.

ParkplatzEs stellt sich die Frage, wieso zwei Lade- und Entladeströme Icharge,S,M und Idi-

scharge,S,M und zwei „Parkplatzverstärker“ verwendet werden. Diese sind zur Ver-besserung des Schaltverhaltens nötig. Die Stromquellen werden immer im Wechselbetrieben und durch die Parkplatzverstärker B1/4 und B3/4 auf die richtigen Span-nungspegel vorgeladen (Precharge Time). Ständen nur zwei Stromquellen zur Ver-fügung, so ergäbe sich folgende Situation: Am z. B. oberen Umschaltpunkt V3/4

(DUO\ 5HWXUQ

:DLWLQJ

:DLWLQJ

1RQ 2YHUODSSLQJ 3UHFKDUJH 7LPH

6\QFKURQRXV

2

1


von Vmaster wird der Kondensator Cmaster vom Laden mit dem Ladestrom Icharge,Mauf Entladen umgeschaltet. Der Spannungspegel der zweiten Stromquelle Idi-

scharge,S, die gerade noch Kondensator Cslave entlädt, l iegt zu diesem Zeitpunktaber auf dem unteren Umschaltpegel V1/4. Ein sofortiges Benutzen dieser Strom-quelle zum Entladen von Cmaster würde wegen parasitärer Kapazitäten parallel zurStromquelle zu einem Spannungssprung im Signal Vmaster führen. Stattdessen wirdfür die folgende Entladung von Cmaster die „auf Parkplatz stehende“ Stromquelle Idi-

scharge,M verwendet. Der Treiber B3/4 hält den Knoten der Stromquelle Idischarge,Mschon vorgespannt auf dem oberen Umschaltpunkt V3/4. Diese zweite Entlade-stromquelle kann nun spannungsfrei an den Kondensator Vmaster geschlossenwerden. Die gerade noch ladende Stromquelle Icharge,M wird jetzt durch den TreiberB1/4 auf die Spannung V1/4 gezogen und steht ihrerseits im nächsten Umschalt-punkt wieder zum Laden zur Verfügung.

Digitalteil Der asynchrone Digitaltei l übernimmt die Steuerung der oben beschriebendenVorgänge und stellt das notwendige Timing (Abb. 5.17 (2)) zur Verfügung. Der Digi-talteil stellt außerdem den Takt ’clk’ für den Digitalteil der Ausgangstufe (Abb. 5.7)zur Verfügung.

Eine Schwierigkeit für den Digitalteil einschließlich der Komparatoren liegt in denhohen Zeitanforderungen. Damit die ansteigenden und abfallenden Rampen derDreiecksfunktionen beim Erreichen der Schwelle ohne Verzögerung aneinanderanschließen, darf die Durchlaufzeit durch die Komparatoren und den Digitalteil nureinen Bruchteil der Periodendauer der Sinusfunktion sein. Insbesondere für sehrhohe Frequenzen ist dies schwierig. Es stellen sich kleine Stufen ein, die in derSinus-Funktion in den Messergebnissen (Abb. 6.2 (c),(g)) zu sehen sind.

Messergebnis Im realisierten ASIC können die Spannungen Vmaster und Vslave über Testmultiple-xer auf Testpads geschaltet und gemessen werden. In Abb. 5.18 ist eine solcheMessung dargestellt. Die Spannungen verhalten sich gegenläufig und bilden dengewünschten dreiecksförmigen Verlauf. Sie steigen bis zu oberen GrenzspannungV3/4=800mV und fallen bis zur unteren Grenzspannung V1/4=300mV. Anstieg undAbfall sind symmetrisch. Das Rauschen ist messtechnisch verursacht.

Abb. 5.18: gemessener Verlauf der Spannung Vmaster und Vslave zwischen den Grenzspannungen V1/4 und V3/4.

5.3.4 Digital kontrollierter exponentieller StromspiegelDie Position des digital kontrollierten Stromspiegels (Digital Controlled Current

Mirror) im Signalweg ist in Abb. 5.6 auf Seite 84 dargestellt. Der digital kontrollierte



Stromspiegel liefert Lade- und Entladeströme Icharge und Idischarge für den Dreiecks-generator. Der Dreiecksgenerator benötigt für die Lade- und Entladeströme Ichargeund Idischarge große Aussteuerbereiche, damit eine großer Frequenzbereich einge-stel l t werden kann. Große Aussteuerbereiche lassen sich am besten mit einerexponentiellen Funktion realisieren, die mit Hilfe eines digital kontrollierten Strom-spiegels mit gewichteten Stromschaltern nachgebildet wird. Die Funktion muss des-halb exponentiell sein, da man für niedrige Messfrequenzen kleinere Schrittweitenbenötigt, als für hohe Frequenzen. Standard-Digital-Analog-Umsetzer haben einekonstante Schrittweite über den Kontrollbereich.

Für den exponentiellen Stromspiegel werden statische Stromschalter aus Kapi-tel 3.4.1 verwendet, da sich während einer Messung die Messfrequenz nicht ändertund die Schalter nicht geschaltet werden.

Die exponentielle Funktion ist ein Spezialfall von allgemeinen Funktionen. Einallgemeines Schema, wie man beliebige digital kontroll ierte stückweise lineareStromspiegel realisieren kann, ist in [3-1] Kapitel I zu finden.

In Abb. 5.19 ist die Schaltung des exponentiellen Stromspiegels dargestellt.

Abb. 5.19: Komplette Schaltung des exponentiellen Stromspiegels.

Über nacheinanderfolgendes Einschalten der Steuerleitungen s1 bis s3 kann inverschiedene Abschnitte des exponentiellen Verlaufs gewechselt werden. DurchAbschalten oder Dazuschalten von Einheitstransistoren TU (WU=6 µm, LU=4 µm)bei TAA und TAB wird dafür gesorgt, dass der Verlauf der Stromspiegelfunktion ste-tig ist. TAA und TX bestimmen den Anstieg des Verlaufs. Die binär gewichtetenSteuerleitungen d0 bis d5 wählen eine von 64 Stufen in jeweils einem Abschnitt ausdurch Kontrolle von TX. Die Funktion der Schaltung ist aus dem Simulationsergeb-nis in Abb. 5.20 abzulesen. Die angenäherte exponentielle Funktion ist deutlich zu

V S S

IA =IREF

T A B T XT A A

IX

1x1x2x4x 32x 16x 8x 1x 2x 32x

T U

= switch= inverted

switch

s1 s2 s3 d0 d1 . . . d5

TUTU T U TU T UT U T U T U T U


erkennen. Für kleine Kontrollwörter ist die Schrittweite der Stromstufen deutlichkleiner höher als für große Kontrollwörter.

Abb. 5.20: Simulierter Verlauf des exponentielle Stromspiegels mit vier Sektionen

Es sind große Spitzen in der Kennlinie zu erkennen, die durch das Umschaltender Steuerleitung verursacht sind. Es ergibt sich damit deutlich der Anwendungsbe-reich dieser Realisierung für ausschließlich den statischen Gebrauch. Auf dem Chipmoduliert der Strom die Frequenz des Dreiecksgenerators. Der wählbare Strombe-reich reicht von 0.52 µA bis 12.56 µA.

Abb. 5.21: Gemessener Verlauf der Frequenz des stromkontrollierten Dreiecksge-nerators in Abhängigkeit vom 8-Bit-Kontrollwort

Die gemessene Frequenzkennlinie (Abb. 5.21) spiegelt den Verlauf des exponen-tiellen Stromspiegels wieder. Die vier Sektionen mit ihrem jeweils linearen Bereichsind zu erkennen.

Zusammenfas-sung

Mit Hil fe von statischen Stromschaltern lässt sich ein digital kontroll ierbarerStromspiegel aufbauen, der eine exponentielle Ausgangsfunktion besitzt.

106 5 Implementierung am Beispiel zweier Sinusgeneratoren Technische Universität Berlin5.4 Schaltungsentwurf für die stufenförmige Sinus-Funktion Institut für Mikroelektronik


5.4 Schaltungsentwurf für die stufenförmige Sinus-Funktion

Im vorherigen Abschnitt 5.3 wurde eine Schaltung vorgestellt, die eine stückweiselineare Sinus-Funktion erzeugt. Auf demselben Chip wurde zum Vergleich eine wei-tere Schaltung realisiert, die ebenfalls eine Sinus-Funktion erzeugt, allerdings einestufenförmige Sinus-Funktion, wieder nach den Prinzipien Digital Kontroll ierterAnaloger Schaltungen. Bei den Betrachungen zur Nichtlinearität in Abschnitt 5.2 istausgeführt, dass eine 64-fache Überabtastung einer Sinus-Funktion eine Nichtli-nearität von THD=2,7% ergibt.

Stromausgangs-stufe

Der Verlauf der Sinus-Funktion wird wieder in der Größe der Ausgangstransisto-ren kodiert. Um die 64 Abtastpunkte zu realisieren, werden nur sechzehn verschie-den große Transistoren benötigt, wenn man die Symmetrieeigenschaften der vierViertelwellen der Sinus-Funktion beachtet. Die Transistoren arbeiten als Stromquel-len.

Abb. 5.22: Ausgangstufe des stufenförmigen Sinusgenerators. Sechzehn verschieden große Stromspie-geltransistoren mit Stromschaltertransistoren werden für die vier Viertel-Sinuswellen benötigt.

Diese Schaltung besitzt einen einfachen Analogteil und einen aufwändigerenDigitalteil. Nacheinander werden in der ersten Sinusviertelwelle mit Hilfe der Steu-erleitungen s0 bis s15 über die Schaltertransistoren Tswi0 bis Tswi15 die Stromspie-geltransistoren T0 bis T15 aktiviert. In der zweiten Sinusviertelwelle werden dieTransistoren wieder deaktiviert. Dies wiederholt sich in der dritten und vierten Halb-welle, wobei der angeschlossene Elektrodenmultiplexer (Abb. 5.6, Seite 84) diePolung am Messobjekt (Organwiderstand) vertauscht. Die Schalter s0 bis s15 sinddynamische Strom-Schalter (Kap. 3.4.2), wo Strom am Source geschaltet wird.Es wird mit Ladungsträgerkompensation gearbeitet, die nur für den Schalttransi-stor Tswi0 dargestellt ist. Der Transistor Tcomp0 zusammen mit dem Inverter sorgenfür die Kompensation der beim Schalten injizierten Ladungen.

Die Dimensionierung der Weiten der Stromspiegeltransistoren wird nach demPrinzip des Matchings mit vielen Nachkommastellen durchgeführt (Abschnitt 5.1).Die Weite Wn des n-ten Stromspiegeltransistors Tn ergibt sich nach dem Zuwachsder Sinus-Funktion von Abtaststelle zu Abtaststelle und ist in Tabelle 5.7 darge-stellt. WT ist dabei die Summe der Weiten aller Stromspiegeltransistoren. Wn ist dieSumme von k · WU+WUP/UM. WU ist die Weite des Einheitstransistors von 6 µm.

IREF

V D D

Digital Control

IO U T

T1

s0 s1 s2 s3 s4 s5 s6 s7 s8 s9 s10 s11 s12 s13 s14 s15pd

Tswi

T ref

V REF

Tswi4Tswi3Tswi2Tswi1Tswi0 Tswi5 Tswi6 Tswi7 Tswi8 Tswi9 T swi10 Tswi11 Tswi12 Tswi13 Tswi14 Tswi15

T0 T2 T3 T4 T5 T6 T7 T8 T9 T10 T 11 T12 T13 T 14 T15

T c o m p 0

clk

Technische Universität Berlin 5 Implementierung am Beispiel zweier Sinusgeneratoren 107Institut für Mikroelektronik 5.4 Schaltungsentwurf für die stufenförmige Sinus-FunktionDigital Kontrollierte Analoge Schaltungen

WUP bzw. WUM sind die Restweiten-Transistoren, um auf die extakte Weite WN inEntsprechung zur Sinusfunktion zu kommen, dabei steht WUP für Weiten größer alsWU (Plus) und WUM für Weiten kleiner als WU (Minus). Die Weiten in Tabelle 5.7sind in effektiven Weiten angegeben und müssen noch in gezeichnete Weitenumgerechnet werden (Gl.(5.4)). Um eine ausreichende Stromspiegeleigenschaft zugewährleisten wurde eine Länge LU=4.0 µm gewählt. Für den Schaltertransistorwurde eine Weite LUswi=0.8 µm gewählt.

Aufgrund eines technologiebedingten Rasters der Weite auf 0.1 µm kommt es zuAbweichungen der realisierten Weite von der geforderten Weite.

Die Stärke des Ausgangsstroms IOUT kann durch Verändern des ReferenzstromesIREF eingestellt werden. Der Referenzstrom IREF kann durch eine vorhergehendeStromspiegel-Schaltung auf die Werte 0.625, 1.25, 2.5 und 5 µA eingestellt werden.Die Weite Wref des Referenzstromtransistors Tref beträgt 1/5 der Summe WT der

Tabelle 5.7: Dimensionierung der effektiven Weite WN der Ausgangstransistoren für die stufenförmige Sinus-Funktion

geforderte relative WeiteWN/WT entsprechend

der Sinus-Funktion

realisierte Transistor WN Weite in µm als

k · WU+WUP/UM

realisierte relative Weite WN/WT

W0/WT =0.09801 6 · 6.0 + 4.7 = 40.7 0,0981

W1/WT = 0.09707 6 · 6.0 + 4.3 = 40.3 0,0971

W2/WT = 0.09519 6 · 6.0 + 3.5 = 39.5 0,0952

W3/WT = 0.09240 5 · 6.0 + 8.3 = 38.3 0,0923

W4/WT =0.08871 5 · 6.0 + 6.8 = 36.8 0,0887

W5/WT =0.0841 5 · 6.0 + 4.9 = 34.9 0,0841

W6/WT =0.07882 4 · 6.0 + 8.7 = 32.7 0,0788

W7/WT =0.07271 4 · 6.0 + 6.2 = 30.2 0,0728

W8/WT =0.06590 3 · 6.0 + 9.4 = 27.4 0,0660

W9/WT =0.05846 3 · 6.0 + 6.3 = 24.3 0,0586

W10/WT =0.05045 2 · 6.0 + 8.9 = 20.9 0,0504

W11/WT =0,04196 2 · 6.0 + 5.4 = 17.4 0,0419

W12/WT =0,03306 1 · 6.0 + 7.7 = 13.7 0,0330

W13/WT =0,02384 1 · 6.0 + 3.9 = 9.9 0,0239

W14/WT =0,01439 5.9 = 5.9 0,0142

W15/WT =0,004815 2.0 = 2.0 0,00482

(W0+W1+W2+W3+W4+...+W15) / WT = 1.0

W0+W1+...+W15 = 415.0 µm

Summe = 1.0

Wref/WT = 1/5 ( => Verstärkung=5 )

13x6.0+5.4 = 83.4 0,201

108 5 Implementierung am Beispiel zweier Sinusgeneratoren Technische Universität Berlin5.4 Schaltungsentwurf für die stufenförmige Sinus-Funktion Institut für Mikroelektronik


Weiten der Ausgangstransistoren, wodurch in der Ausgangsstufe eine Stromver-stärkung von 5 realisiert ist. Somit wird der nach Norm [5-13] maximale und zuläs-sige Ausgangsstrom IOUT=25 µA nicht überschritten.

DigitalteilDer Digitalteil ist eine Zustandsmaschine mit 64 Zuständen. Jeder Zustand stehtfür einen Abtastpunkt der Sinus-Funktion. Die Zustandsmaschine hat die Möglich-keit die Abtastraten zu verändern. Durch zwei Steuersignale können die Abtastra-t en 6 4 , 32 , 16 o de r 2 ge w äh l t w e r de n . D i es w i r d e r r e i c h t , i n dem i n de rZustandsmaschine entsprechend viele Zustände ausgelassen werden. Durch unter-schiedliche Abtastraten ist der einstellbare Frequenzbereich des Sinusgeneratorsgrößer. Alle Steuersignale ’s0’ bis ’s15’ sind direkt aus Flipflops abgeleitet, wodurcherstens sie vollkommen synchron schalten und zweitens in den Signalen mit Sicher-heit keine Hazards auftreten. Hazards verschlechtern die Qualität des Signals. Fürden veränderlichen Takt ’clk’ des Digitalteils wird der Takt aus dem Dreiecksgenera-tor verwendet (Abschnitt 5.3.3).

Die Ausgangsstufe kann vollständig stromlos geschaltet werden, indem die Steu-ersignale ’s0’ bis ’s15’ und die Power-Down-Leitung ’pd’ auf VDD gelegt werden.

Technische Universität Berlin 6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion 109Institut für Mikroelektronik 6.1 MessaufbauDigital Kontrollierte Analoge Schaltungen

6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion

6.1 MessaufbauDie Funktionsgeneratoren aus dem vorherigen Kapitel zur Erzeugung der stück-

weise linearen und stufenförmigen Sinus-Funktion wurde in einem Gesamtchip zurtelemetrischen Messung der Gewebewiderstandes der Niere zur Abstoßungskon-trolle nach einer Transplantation integriert, gefertigt und vermessen (vgl. Abb. 1.2,Seite 11).

Zur eigentlichen Messung der Sinussignale wird ein externer MesswiderstandR=4 kΩ a ls Last für die Sinusgeneratoren verwendet . Die vier Elektrodenan-schlüsse E0, E1, E2 und E3 zur Messung der Gewebeimpedanz werden entspre-chend konfiguriert. Die Amplitude des Ausgangsstroms wird auf 25µA eingestellt.Verschiedene Sinussignale, stückweise linear und stufenförmig, mit unterschiedli-chen Abtastraten und Frequenzen, werden im Zeitbereich und im Spektrum aufge-zeichnet. Erwartungsgemäß ergibt sich eine Spannungsamplitude am Messwider-stand von 100 mV. Anhand der Spektren wird die Nichtlinearität (THD) berechnetund grafisch mit der theoretischen Nichtlinearität verglichen. Die Ergebnisse wer-den in den nächsten Abschnitten dargestellt.

110 6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion Technische Universität Berlin6.1 Messaufbau Institut für Mikroelektronik


Messkonzept des digital analogen Chips

Auf der Testplatine in Abb. 6.1 ist der Chip in einem Sockel zu sehen. Anhand derTestplatine lässt sich das Testkonzept des Chips für Digital- und Analogteil erklä-ren.

Abb. 6.1: Testplatine mit Wechselsockel für Chips

Ein Kraftlos-Sockel erlaubt Wechseln der Chips. Alle Chipsignale sind über Pin-stecker (Testpins) direkt am Chip für eine Messung zugänglich. Es muss gewährlei-stet sein, dass der Digitalteil und der Analogteil sowie das gesamte System testbarsind. Der Chip kann über drei auf der Platine vorgesehenen Schnittstellen für dreiTestzwecke ansteuert werden:

1. Schnittstelle über DIP-Schalter für Einzelregisterzugriff: Analog-Test

2. Schnittstelle zum Digital-Tester: Digital-Test, Scan-Pfad-Test

3. Schnittstelle zu einer Receiver-Transmitter-Schaltung: System-Test zur Überprüfung des Kommunikationsaufbaus bei Telemetrie

Analog TestDie Platine in Abb. 6.1 verfügt über die Möglichkeit, mit Hilfe des Schalters ’ClockSwitch’ auf einen Einzel-Takt-Modus umzuschalten. Im Einzel-Takt-Modus kannüber die Taster Clock=’1’ und Clock=’0’ das Taktsignal Hazard-Frei von High aufLow und umgekehrt umgeschaltet werden. Durch diesen Einzel-Takt-Modus könnenüber die Dip-Schalter die Adress- und Datenleitungen so eingestellt werden, dass

Copper FoilShield forOscillator

Socket

Testpins

Reset Button

Clock=’0’ Button

Clock=’1’ Button

Rec

eive

r In

terf

ace

Tra

nsm

itter

Int

erfa

ce

Clockswitch: * continuous * single

Clock LED

Clock S

witch

Logic

TXDat LEDTXENB LED

RXENB LED

Dip Switches Dip Switches Dip Switches

Testpins

Tes

tpin

s

Tes

tpin

sM

easu

remen

t

Resist

or

Chip inCeramicPackage

AnalogAmplifier

Bus

sock

et to

Tes

ter

Bus

sock

et to

Tes

ter

Pow

ersu

pply

E0E1E2E3

Technische Universität Berlin 6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion 111Institut für Mikroelektronik 6.2 Messergebnisse für den stückweise linearen SinusDigital Kontrollierte Analoge Schaltungen

bestimmte (analoge) Register beschrieben und somit Messungen konfiguriert undgestartet werden können. Über den ’Clock Switch’ kann dann während einer Mes-sung der Takt wieder hinzugeschaltet werden, so dass man den Cross-Talk zwi-schen Digitalteil und Analogteil messen kann. Es ist unbedingt darauf zu achten,dass die digitale Taktleitung auf der Platine gut gegenüber den analogen Signallei-tungen geschirmt wird. Gerade ein Quarzoszillator (32 kHz) verursacht möglicher-weise so große Störungen auf der Platine, dass das Übersprechen auf der Platinegrößer ist, als das zu messende Übersprechen auf dem Chip. Eine Schirmung desOszillators mit Kupfer-Folie kann durchaus angebracht sein. Der Nierenwiderstandkann über einen Messwiderstand (Measurement Resistor) emuliert werden. Einanaloger Verstärker (Analog Amplifier) verstärkt die Messsignale.

Digital-Test Die komplexen Funktionen des Digitalteils sollen über einen Tester (HP82000)ge testet werden . F lachbandstecker (Bus Socke t to Tester ) er lauben e inenAnschluss. Der Tester kann über Testvektoren die komplexen Funktionen des Digi-talteils automatisch testen. Der Digitalteil des Chips ist mit einem Scan-Pfad ausge-stat tet . Der Tester emul iert die externen Baukomponenten wie Receiver undTransmitter.

Systemtest Der Chip wird in einem telemetrischen System eingesetzt. Der Test dafür erfolgtüber die Steckverbinder „Transmitter- und Receiver Interface“. Über diese Steck-verbinder können die externen Sende- und Empfangsschaltungen vom Chip kontrol-liert werden. Mit Hilfe dieser Schaltungen ist der telemetrische Verbindungsaufbauzur externen Basisstation möglich. Der auf dem Chip integrierte Quarz-Oszillatorund eine Batter ie als Versorgungsspannung (Power Supply) gewährleisten dieUnabhängigkeit des Systems. Über verschiedene LEDs kann die Funktionalität imTest laufend kontrolliert werden.

6.2 Messergebnisse für den stückweise linearen Sinus

In diesem Kapitel sind die Messergebnisse für die stückweisestückweise linearenSinus-Funktionen dargestellt. Der Generator für die stückweise lineare Sinus-Funk-tion ist im gesamten Frequenzbereich vermessen. 225 Sinus-Funktionen mit unter-schiedl ichen Frequenzen und Abtast raten sind im Zeitver lauf aufgezeichnet,spektral analysiert und in Bezug auf Nichtlinearität (THD) ausgewertet worden. DerZeitverlauf und das zugehörige Spektrum von jeweils zwei verschiedenen Frequen-zen (niedriger und mitt lerer Bereich) bei verschiedenen Abtastraten (16-fach, 8-fach, 4-fach und 2-fach (rechtecksförmig)) mit maximaler Signal-Amplitude sind inAbb. 6.2 und Abb. 6.3 angeführt.

Die Messungen werden unter nominellen Bedingungen an einem aufgebautenChip durchgeführt (VDD=2.7V, T=27°C). Über einen Operationsverstärker auf derTes tp la t ine w i rd das S igna l ve rs tärk t und mi t e inem Spe icher -Osz i l l oskop(HP54522) aufgenommen. Mit dem Oszilloskop wird das Spektrum berechnet (FFTmit Hanning-Fenster, 1024 Abtastwerte).

Stückweise linea-rer Sinus mit 16-facher Überabta-stung

In Abb. 6.2 a) und c) ist die Sinus-Funkt ion mit 16-facher Überabtastung mitderen zugehörigen Spektren b) und d) dargestel l t. Die Sinusfrequenz beträgt1.6 kHz und 15.2 kHz. Bei der niedrigen Frequenz zeigt sich in sehr guter Nähe-rung eine Sinus-Funktion. Ein wenig kann man den stückweise linearen Charakterder Sinus-Funktion erkennen. Die Qualität dieser Sinus-Funktion lässt sich ambesten im Spektrum ablesen. Im Spektrum b) zeigt sich die Grundwelle bei 1.6 kHz.Eine Oberwelle zeigt sich bei der dreifachen Frequenz. Es handelt sich daher umdie dritte Oberwelle mit einer Signalamplitude von 37.5 dB unterhalb der Grund-schwingung. Nach den theoretischen Betrachtungen in Kapitel 5.2 dürften nur die15.+17., 31.+33., 47.+49. usw. Oberwelle (vgl. Abb. 5.5 Seite 83) entstehen, weil

112 6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion Technische Universität Berlin6.2 Messergebnisse für den stückweise linearen Sinus Institut für Mikroelektronik


alle anderen Oberwellen sich durch die Form des Signals per definitionem aufhe-ben. Dass es hier zu einem Frequenzanteil bei der dritten Oberwelle kommt, liegtan nicht-idealen Anstiegen und Abfällen der stückweise l inearen Stellen in derSinus-Funktion. Die dritte Oberwelle trägt hier den Hauptenergieanteil der THD.

In c) können die Auswirkungen von Schaltzeiten des Digitalteils betrachtet wer-den. Die kleinen Stufen u. a. beim Nulldurchgang beruhen darauf, dass der Digital-te i l e inschl ießl ich der Spannungskomparatoren e ine gewisse Durch laufze i tbesitzen, bis erkannt wird, dass die internen Spannungen Vmaster und Vslave dieGrenzspannungen V1/4 und V3/4 unter- bzw überschritten haben (Kap. 5.3.3). Diegroßen Stufen beim Nulldurchgang ergeben sich aus der Umpolung des Elektroden-multiplexers.


In Abb. 6.2 e) und g) ist die Sinus-Funktion mit 8-facher Überabtastung mit derenzugehörigen Spektren b) und d) dargestellt. In e) (290 Hz) und g) (11 kHz) ist deut-lich der stückweise lineare Sinus zu erkennen. Eine Periode besteht aus acht linea-ren Teilstücken. In g) wird die Schalterverzögerung des Digitalteils sichtbar, vorallem bei der Perioden-Umschaltung. Das Spektrum f) zeigt zwei Besonderheiten.Zum einen weist es wieder wegen nicht-idealer Bedingungen die dritte Oberwelleauf, die per definitionem ausgeschlossen sein müsste. Zum anderen zeigen sichaber die nach der Theorie erwarteten Nachbar-Oberwellen der 8. Oberwelle: die 7.und die 9. Oberwelle (vgl. Abb. 5.5 Seite 83). Das Spektrum in h) weist aufgrundder digitalen Schaltungsverzögerung weitere höhere Oberwellen auf. Die 3. und die7. Oberwelle haben die größte Energie.


Die vierfache Überabtastung führt in Abb. 6.3 a) und c) zu einer dreiecksförmigenSinus-Funktion. Im Spektrum ergeben sich die 3., 5., 7. usw. Oberwellen, derenAmplitude mit 40 dB pro Frequenz-Dekade abnimmt. Das Spektrum in d) weistwegen der Schaltungsverzögerungen leichte Variationen in der Abnahme der Ober-wellenamplituden auf.

Stückweise linea-rer Sinus mit 2-facher rechtecks-förmiger Überab-tastung

In der realisierten Schaltung wurde der Modus für die zweifache Überabtastung,der theoretisch wieder eine Dreieckfunktion ergibt, umgebaut in einen Modus mitstufenförmiger Abtastung. Dieser Modus wurde als Rückversicherungslösung vor-gesehen, für den Fall, die Erzeugung des stückweise linearen Sinus funktioniertenicht. In diesem Modus sind maximal große Frequenzen möglich. Alle Transistorenwerden gemeinsam eingeschaltet und dann wieder ausgeschaltet. Das digitaleSteuerwerk springt in diesem Modus zwischen zwei Zuständen hin und her. DieStufen der Sinus-Funktionen sind in Abb. 6.3 e) und g) erkennbar bei den Frequen-zen 3.4 kHz und 80 kHz. Die Amplituden der Oberwellen im Spektrum f) und h) neh-men mi t 20 dB pro Frequenzdekade ab. Ant i -Al iasing-Effekte des Spektrum-Analysator können in f) betrachtet werden. Die Oberwellen haben bei der maximaldarstellbaren Frequenz nicht sehr abgenommen (Pfeil nach rechts). Noch höhereOberwellen werden zurück ins Fenster gespiegelt (Pfeil nach links) und verursa-chen die kleinen Doppelspitzen. In g) sind leichte Überschwinger sichtbar, die aufInstabilitäten schließen lassen. Die Überschwinger werden durch den Messaufbauverursacht. Instabilitäten treten nicht auf dem Chip auf, weil es keine chip-internenRückkopplungen auf dem Chip gibt. Das Prinzip der Stromquellenausgänge erlaubt,gerade ohne Rückkopplungen auszukommen. Auch Post-Layout Simulation zeigenkeine Tendenz zur Instabilität auf dem ASIC.


Abb. 6.2: Funktionsverlauf und Spektren der stückweise linearen Sinus-Funktionen mit 16-facher Überabtastung (a, b, c, d) und 8-facher Überabtastung (e, f, g, h) bei verschiedenen Frequenzen. In (e,f,g,h) ist das Signal um den Faktor 10 verstärkt.



Abb. 6.3: Funktionsverlauf und Spektren der stückweise linearen Sinus-Funktionen mit 4-facher Überabtastung (Dreiecksverlauf) (a, b, c, d) und 2-facher Überabtastung (Rechtecksverlauf) (e, f, g, h) bei verschie-denen Frequenzen. Alle Signale sind um dem Faktor 10 verstärkt.


Nichtlinearität TDH über der Fre-quenz

Um einen Eindruck von der Qualität der Schaltung zu bekommen, wird in den fol-genden vier Abbildungen die gemessene Nichtlinearität und die ideale Nichtlineari-tät über der Frequenz dargestellt . Die gemessene Nichtl inearität wird aus denSpektren ermittelt. Für jede Sinusfrequenz wird eine Sinus-Funktion und derenSpektrum aufgezeichnet. Die Amplituden der Oberwellen werden ermittelt, qua-driert, addiert und in Relation zum Quadrat der Amplitude der Grundwelle gesetzt([3-1] Gl.(F.6)). Daraus ergibt sich die THD für eine entsprechende Frequenz.

Die Nichtlinearität THD wird über der Messfrequenz dargestellt (logarithmischeDarstellung bezogen auf 1 kHz). Für die stückweise linearen Sinus-Funktionen mit16-facher Überabtastung (Abb. 6.4) liegt die mittlere THD in unteren Frequenzenbei etwa 1.6%. Die ideale THD liegt bei 0.53% und wird nicht erreicht. Zu höherenFrequenzen übergehend nimmt die THD durch Verformungen der Sinus-Funktionzu. Verformungen treten durch Bandbegrenzungen der Ausgangsstufe und durchVerzögerungen im Digitalteil auf. Über etwa drei Frequenzdekaden kann ein Stimu-lus-Signal erzeugt werden.

Abb. 6.4: Verlauf der Nichtlinearität THD bei stückweise linearem Sinus über der Messfrequenz (logarithmisch) bei 16-facher Überabtastung

Total Harmonic Distortion of Piecewise Linear Sine with 16 Times Oversampling

-2,00%

0,00%

2,00%

4,00%

6,00%

8,00%

10,00%

12,00%

14,00%

16,00%

18,00%

20,00%

-1,5 -1 -0,5 0 0,5 1 1,5 2 2,5 3

frequency f in LOG(f/1kHz)

TH

D

Cmaster=64pF Cmaster=8pF Cmaster=1pF THD ideal



Bei der stückweise linearen Funktion mit 8-facher Überabtastung (Abb. 6.5) liegtdie THD der idealen Abtastung wieder unterhalb der gemessenen THD. Sinus-Funktionen lassen sich für einen höheren Frequenzbereich erzeugen.


Bei der stückweise linearen Funktion mit 4-facher Überabtastung (Abb. 6.6) wirddie ideale Nichtlinearität erreicht. Für höhere Frequenzen steigt diese kontinuierlichan. Der wählbare Frequenzbereich liegt nochmals höher. Es können Sinussignalebis 1 MHz erzeugt werden, allerdings mit sehr schlechter (großer) THD.


Im Generator für den stückweise linearen Sinus gibt es einen Stufen-Modus alsRückversicherung zur Erhöhung der Design-Sicherheit. In diesem Modus wird dieSinus-Funktion durch eine Rechteckfunktion angenähert. Dieser Modus ist für diemaximalen Frequenzen geeignet. Das Messsignal liefert eine THD die niedriger ist,als die des idealen Rechteck von 48% ist (Abb. 6.7). Für hohe Frequenzen kommt

Total Harmonic Distortion of Piecewise Linear Sine with 8 Times Oversampling

0,00%

5,00%

10,00%

15,00%

20,00%

25,00%

30,00%

35,00%

40,00%

45,00%

-1 -0,5 0 0,5 1 1,5 2 2,5 3


TH

D


Total Harmonic Distortion of Piecewise Linear Sine with 4 Times Oversampling (Triangle)

0,00%

10,00%

20,00%

30,00%

40,00%

50,00%

60,00%

-1 -0,5 0 0,5 1 1,5 2 2,5 3 3,5


TH

D


Technische Universität Berlin 6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion 117Institut für Mikroelektronik 6.3 Messergebnisse für den stufenförmigen SinusDigital Kontrollierte Analoge Schaltungen

es zur Verschleifung des Rechtecks und daher zur Verbesserungen der THD. Diesist im Bereich über 100 kHz sichtbar.

Abb. 6.7: Verlauf der Nichtlinearität THD über der Messfrequenz (logarithmisch) bei 2-facher Überabtastung im Rechteckmodus

6.3 Messergebnisse für den stufenförmigen SinusIn diesem Kapitel sind die Messergebnisse für die stufenförmigen Sinus-Funktio-

nen dargestellt. Der Generator für die stufenförmige Sinus-Funktion ist im gesam-ten F r equenzb e re i ch ve rmessen w o rden . E tw a 8 0 S inus -F unk t i on en be iverschiedenen Frequenzen und Abtastraten sind im Zeitverlauf aufgezeichnet,spektral analysiert und in Bezug auf Nichtlinearität (THD) ausgewertet worden. DerZeitverlauf und das zugehörige Spektrum von jeweils zwei verschiedenen Frequen-zen (niedriger und mittlerer Bereich) bei verschiedenen Abtastraten (64-fach, 32-fach, 16-fach und 2-fach) mit maximaler Signal-Amplitude sind in Abb. 6.8 undAbb. 6.9 dargestellt.

Die Messungen werden unter nominellen Bedingungen an einem aufgebautenChip durchgeführt (VDD=2.7 V, T=27 °C). Über einen Operationsverstärker auf derTes tp la t ine w i rd das S igna l ve rs tärk t und mi t e inem Spe icher -Osz i l l oskop(HP54522) aufgenommen und mit diesem wird das Spektrum berechnet (FFT mitHanning-Fenster).

Stufenförmiger Sinus mit 64-facher Überabta-stung

In Abb. 6.8 a) und c) ist die Sinus-Funkt ion mit 64-facher Überabtastung mitderen zugehörigen Spektren b) und d) dargestel l t. Die Sinusfrequenz beträgt1.1 kHz bzw. 29 kHz. Bei der niedrigen Frequenz zeigt sich eine Sinus-Funktion mit64 kleinen Stufen. Die Qualität dieser Sinus-Funktion lässt sich am besten im Spek-trum ablesen. Im Spektrum b) zeigt sich die Grundwelle bei 1.1 kHz. Zwei Oberwel-len zeigen sich bei der 63-fachen und 65-fachen Frequenz. Es handelt Oberwellenmit einer Signalamplitude von -41.8 dB unterhalb der Grundschwingung. Nach dentheoretischen Betrachtungen in Kapitel 5.2 sind dies genau die erwarteten benach-barten Oberwellen der 64. Oberwelle (vgl. Abb. 5.5, Seite 83). Alle anderen Ober-wellen heben sich durch die Form des Signals per definitionem auf.

In c) können die Auswirkungen der Verschleifungen der Stufen betrachtet werden.Durch die endliche Bandbreite der Ausgangsstufe verschleifen sich die Stufen. DieLinearität wird besser.

Total Harmonic Distortion of Piecewise Linear Sine with 2 Times Oversampling (Rectangle)

0,00%

10,00%

20,00%

30,00%

40,00%

50,00%

60,00%

70,00%

-1 -0,5 0 0,5 1 1,5 2 2,5 3 3,5


TH

D


118 6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion Technische Universität Berlin6.3 Messergebnisse für den stufenförmigen Sinus Institut für Mikroelektronik


Stufenförmiger Sinus mit 32- facher Überabta-stung

In Abb. 6.8 e) und g) ist die Sinus-Funktion mit 32-facher Überabtastung mitderen zugehörigen Spektren b) und d) dargestellt. In e) (3.6 kHz) und g) (39.3 kHz)sind deutlich die Stufen des Sinus zu erkennen. Eine Periode besteht aus 32 Stu-fen. In g) wird die Verrundung der Stufen und der Einfluss der Umpolung der Elek-troden durch den Digitaltei l wieder sichtbar. Das Spektrum f) zeigt nun weiterebenachbarte Oberwel lenpaare der 32. 64. und 96. Oberwel le (vg l . Abb. 5.5,Seite 83). In h) sind die Oberwellenpaare im Spektrum nicht mehr sichtbar, weil dieStufen verrundet sind. Durch Nicht-Idealitäten gibt es verschiedene andere Ober-wellen wie die 2., 3., 5., 7. usw. Diese Oberwellen haben alle etwa die gleicheEnergie.

Stufenförmiger Sinus mit 16-facher Überabta-stung

Die 16-fache Überabtastung führt zu großen Stufen im Sinus (Abb. 6.9 a und c).Es zeigt s ich eine Vielzahl von benachbarten Oberwel lenpaaren im SpektrumAbb. 6.9 b). Diese sind in d) im Spektrum aufgrund der Bandbegrenzung der Aus-gangsstufe nicht mehr sichtbar. Aufgrund von Nicht-Idealitäten zeigen sich ver-schiedene andere Oberwellen.

Stufenförmiger Sinus mit 2-facher Überabtastung

Die zweifache Überabtastung ergibt eine Rechteckfunktion. Alle Transistoren wer-den gemeinsam eingeschaltet und dann wieder ausgeschaltet. Das digitale Steuer-werk wechsel t in d iesem Modus zwischen zwei Zuständen h in und her. DieRechteckfunktionen sind in Abb. 6.9 e) und g) erkennbar bei den Frequenzen 6.9kHz und 161 kHz. Die Amplituden der Oberwellen im Spektrum f) und h) nehmenmit 20 dB pro Frequenzdekade ab. Aliasing-Effekte können in f) betrachtet werden(vgl. Abb. 6.3 f, Seite 114). In g) sind leichte Überschwinger sichtbar, die auf Insta-bilitäten schließen lassen (vgl. Abb. 6.3 g). Die Instabilitäten kommen nicht aus derAusgangsstufe, da es hier kein Rückkopplung gibt. Auch Postlayoutsimulationenzeigten keine Tendenz zur Instabilität. Während der Messung zeigte es sich, dasses am Messaufbau und der Testplatine liegen könnte, weil bei der Schaltung fürden stückweise linearen Sinus mit anderen Ausgangsstufe ähnliche Instabilitätenvorkommen.


Abb. 6.8: Funktionsverlauf und Spektren der stufenförmigen Sinus-Funktionen mit 64-facher Überabtastung (a, b, c, d) und 32-facher Überabtastung (e, f, g, h) bei verschiedenen Frequenzen. Alle Signale sind um dem Faktor 11 verstärkt.



Abb. 6.9: Funktionsverlauf und Spektren der stufenförmigen Sinus-Funktionen mit 16-facher Überabtastung (a, b, c, d) und 2-facher Überabtastung (Rechtecksverlauf) (e, f, g, h) bei verschiedenen Frequenzen. Alle Signale sind um dem Faktor 11 verstärkt.


Nichtlinearität TDH über der Fre-quenz

Um einen Eindruck von der Qualität der Schaltung zu bekommen, wird in den fol-genden vier Abbildungen die gemessene Nichtlinearität und die ideale Nichtlineari-tät über der Frequenz dargestellt . Die gemessene Nichtl inearität wird aus denSpektren ermittelt. Für jede Sinusfrequenz wird eine Sinus-Funktion und derenSpektrum aufgezeichnet. Die Amplituden der Oberwellen werden ermittelt, qua-driert, addiert und in Relation zum Quadrat der Amplitude der Grundwelle gesetzt([3-1] Gl.(F.6)). Daraus ergibt sich die THD für eine entsprechende Frequenz.

Die Nichtlinearität THD wird über der Messfrequenz dargestellt (logarithmischeDarstellung bezogen auf 1 kHz). Für die stufenförmigen Sinus-Funktionen mit 64-facher Überabtastung in Abb. 6.10 liegt die THD bei etwa 1.7%. Die ideale THDliegt bei 2.53% (vgl. Tab. 5.2, Seite 83) und wird hier unterboten. Zu höheren Fre-quenzen übergehend, nimmt die THD durch Verrundungen der Stufen ab. Ein Mini-mum erreicht sie etwa bei 12 kHz mit 1%. Über drei Frequenzdekaden kann einStimulus-Signal erzeugt werden. Der Frequenzbereich der 64-fachen Überabta-stung des stufenförmigen Sinus liegt um den Faktor 4 niedriger als bei der 16-fachen Überabtastung der stückweise linearen Sinus-Funktion (vgl. Abb. 6.3,Seite 114), da die Oszillatorfrequenz durch 64 geteilt wird.

Abb. 6.10: Verlauf der Nichtlinearität THD bei stufenförmigem Sinus über der Messfrequenz (logarithmisch) bei 64-facher Überabtastung

Bei der stufenförmigen Funktion mit 32-facher Überabtastung (Abb. 6.11) liegt diegemessene THD unterhalb der idealen THD von 5,6% (vgl. Tab. 5.2, Seite 83). Eskönnen Sinus-Funktionen in drei Frequenzdekaden erzeugt werden. Im Bereich

Total Harmonic Distortion of Stepwise Sine with 64 Times Oversampling

0,00%

0,50%

1,00%

1,50%

2,00%

2,50%

3,00%

-2 -1,5 -1 -0,5 0 0,5 1 1,5 2


TH

D

Cmaster=64pF Cmaster=1pF THD ideal



oberhalb von 10 kHz nimmt die Nichtlinearität aufgrund von Stufenverrundungenab.


Bei der stufenförmigen Funktion mit 16-facher Überabtastung (Abb. 6.12) wird dieideale Nichtl inearität von 11.3% (vgl . Tab. 5.2, Seite 83) leicht unterboten. Eskommt zu einem Minimum der THD bei etwa 90 kHz durch Verschleifung der Stu-fen. Danach steigt die THD stark an.


Die bei zweifacher Überabtastung (Abb. 6.13) entstehenden Rechtecksignale wei-sen eine Nichtl inearität im Bereich der erwarteten THD von 48% (vgl. Tab. 5.2,


0,00%

1,00%

2,00%

3,00%

4,00%

5,00%

6,00%

7,00%

-2 -1 0 1 2 3


TH

D



0,00%

5,00%

10,00%

15,00%

20,00%

25,00%

0 1 2 3


TH

D


Technische Universität Berlin 6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion 123Institut für Mikroelektronik 6.4 Vergleich der Messergebnisse und BewertungDigital Kontrollierte Analoge Schaltungen

Seite 83) auf. Für hohe Frequenzen kommt es zur Verschleifung des Rechtecks unddaher zur Verbesserungen der THD. Dies ist im Bereich über 100 kHz sichtbar.


Beachtenswert ist die Tatsache, dass, wenn man die Verläufe der THD der stufen-förmigen Sinus-Funktionen aus Abb. 6.10, Abb. 6.11, Abb. 6.12 und Abb. 6.13 ineinem Diagramm darstellt, die ansteigenden Verläufe der THD im oberen Frequenz-bereich alle direkt aufeinander liegen. Dieser gemeinsame Anstieg charakterisiertdie Nichtlinearität der analogen Ausgangstufe für hohe Frequenzen.

6.4 Vergleich der Messergebnisse und BewertungIn Kapitel 5.3 und 5.4 wurden zwei Sinusgeneratoren entworfen, charakterisiert

und in Kapitel 6.2 und 6.3 vermessen: ein Generator für eine stückweise lineareSinus-Funktion und ein Generator für eine stufenförmige Sinus-Funktion. Es folgtein Vergleich und eine Zusammenstellung der Vorzüge und Nachteile der beidenTypen und eine Einordnung als Digital Kontrollierte Analoge Schaltung.

Nichtlinearität Die Nichtlinearität wurde berechnet und gemessen für beide Varianten. Die Mes-sung wurden für verschiedene Frequenzpunkte gemacht. Für höhere Frequenzbe-reiche wird durch Verschleifung der Signale die Nichtlinearität günstiger.

Strom und Span-nungsbereich

Der Stromverbrauch wurde simulationstechnisch ermittelt. Eine direkte Messungist nur für den gesamten Analogteil möglich. Beide Varianten benutzen den glei-chen Oszillator. Der frequenzabhängige Verbrauch des Oszillators wird nicht hinzu-gerechnet. Der Verbrauch des Digi taltei ls wird mit einer kurzen Transienten-Simulation bestimmt. Die Stromwirkungsgrad wird berechnet aus dem Verhältnisvon maximalem Ausgangsstrom zum Gesamtstromverbrauch der analogen und derdigitalen Schaltungsteile.

Total Harmonic Distortion of Stepwise Sine with 2 Times Oversampling (Rectangle)

0,00%

10,00%

20,00%

30,00%

40,00%

50,00%

60,00%

0 0,5 1 1,5 2 2,5 3 3,5


TH

D


Stückweise linearer Sinus Stufenförmiger Sinus

theoretische Nichtlinearität 0.59% 2.7%

durchschnittliche gemessene Nichtli-nearität

1.6% @ 0.15 - 3 kHz2.0% @ 3 - 20 kHz

1.8% @ 0.2 - 3.8 kHz1.47% @ 3.8 - 35 kHz

124 6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion Technische Universität Berlin6.4 Vergleich der Messergebnisse und Bewertung Institut für Mikroelektronik


Stromwirkungs-grad

Der Stromwirkungsgrad η als Verhältnis von Ausgangsstrom zu insgesamt benö-tigtem Strom ist für den stufenförmigen Sinus deutl ich günstiger als beim stück-weise linearem Sinus. Der insgesamt benötigte Strom setzt sich aus zwei Anteilenzusammen, dem Strom im Analogteil IANA und dem Strom im Digitalteil IDIG.

. (6.1)

Stromverbrauch und Stromwirkungsgrad sind in folgender Tabelle aufgeführt.

Der Strombedarf beider Schaltungen ist sehr gering. Der Stromverbrauch von [1-37] beträgt 1.1 mA bei 25 MHz.

FlächeAus dem Layout werden die Flächen für die beiden Versionen bestimmt. JedeSchaltung besitzt einen Digitalteil und einen Analogteil, die gesondert aufgeführtwerden. Beim Generator für den stückweise linearen Sinus hat der Analogteil einegrößere Fläche als der Digitalteil. Beim Stufen-Sinus ist es genau umgekehrt.


Spannungsversorgung 2.3 V ... 3 V 2.0 V ... 3 V

Stromverbrauch (analog) 62 µA 31 µA

Stromverbrauch (digital) 0,27 µA @ 32kHz, 2.7V; typ 0,30 µA @ 32kHz, 2.7V; typ

Ausgangsstrom an den Elektroden 25 µA 25 µA

Stromwirkungsgrad 40 % 78 %

ηIOUT

IANA IDIG+-----------------------------=


In Abb. 6.14 ist das Layout des Gesamt-Chips dargestellt, aufgeschlüsselt nachseinen Komponenten.

Abb. 6.14: Aufnahme des Gesamtchips, aufgeschlüsselt nach seinen Kompo-nenten

In folgender Tabelle sind die Abmaße dargestellt.

Stückweise linearer Sinus

Stufenförmiger Sinus

Stromgesteuerter Dreiecksgenerator

Fläche (analog) 0.2 mm2 (0.92x0.22) 0.10 mm2 (0,52x0,2) 0.26 mm2

126 6 Analyse der stückweise linearen und stufenförmigen Sinus-Funktion Technische Universität Berlin6.4 Vergleich der Messergebnisse und Bewertung Institut für Mikroelektronik


Der Flächenbedarf dieses Sinusgenerators beträgt insgesamt nur etwa 0.64 mm2

bei 0.8 µm CMOS, im Vergleich zu 1.6 mm2 bei 0.5 µm CMOS [1-37].

Frequenzbere-reich

Durch den exponent iel len Stromgenerator (0.05 - 12.57 µA => 1:250) (Kap.5.3.4), durch Umschalten der Ladekapazität (1pF, 8pF, 64pF => 1:64) (Cmaster,Cslave, Abb. 5.16) und durch unterschiedlich wählbare Überabtast-Raten (2...16-fache Überabtastung - stückweise linear => 1:8; 2...64-fache Überabtastung - stu-fenförmig =>1:32) kann ein großer Frequenzbereich realisiert werden. Theoretischlässt sich damit ein Frequenzbereich von 1:120.000 erzeugen. In der Realität fälltdieser jedoch kleiner aus. Dies kommt daher, dass beim stromgesteuerten Drei-ecksgenerator die Durchlaufzeit durch den Digitalteil einschließlich analoger Kom-paratoren (Abb. 5.16, Seite 100) nicht bel iebig schnel l is t . Es kann mit demstufenförmigen Sinusgenerator ein größerer Frequenzbereich abgedeckt werdenals mit dem stückweise linearen Sinusgenerator. Der Digitalteil für den stufenförmi-gen Sinusgenerator hat eine größere Variationsmöglichkeit der Überabtastrate von64 bis 2.

KomplexitätDie Komplexität wird hier für die Digitalteile und die Analogteile betrachtet. Mitder Komplexität verhält es sich genau entgegengesetzt. Der Digitalteil beim stufen-förmigen Sinus ist komplexer als beim stückweise linearen Sinus, während es beimAnalogteil umgekehrt ist. Insbesondere die unterschiedliche Anzahl der Differenz-s tufen ze ig t d ie g rößere Komplex i tä t be im s tückweise l inearen S inus (vg l .Abb. 5.12, Seite 93).

Die Robustheit bezieht sich auf Design-Sicherheit und auf Unempfindlichkeitgegenüber Herstellungsprozessschwankungen.

Fläche (digital) 0.16 mm2 (0.71x0,23) 0.27 mm2 (0.52x0.52) 0.02 mm2

Fläche (gesamt) 0.36 mm2 0.37 µm2 0.28 mm2 (0.7x0.4)

Stückweise linearer Sinus

Stufenförmiger Sinus

Stromgesteuerter Dreiecksgenerator

Frequenzbereich Stückweise linearer Sinus Stufenförmiger Sinus

Cslave = Cmaster = 64 pFbei maximaler Abtastrate (16 bzw. 64)Strom wird variiert

96 Hz - 20 kHz

=> 1 : 208

24 Hz - 5 kHz

=> 1 : 208

Cslave = Cmaster = 1 pFbei maximaler Abtastrate (16 bzw. 64)Strom wird variiert

2.23 kHz - 226 kHz

=> 1 : 101

0.55 kHz - 56.2 kHz

=> 1 : 102

Cslave = Cmaster = 1 pFmaximaler Abtastrate (2-fach)Strom wird variiert

8.9 kHz - 912 kHz

=> 1 : 102

8.8 kHz - 917 kHz

=> 1 : 104

Gesamter abgedeckter Frequenzbe-reich

96 Hz - 912 kHz

=> 1 : 9500

24 Hz - 912 kHz

=> 1 : 38000


Digitalteil

Anzahl der Zustände der Zustands-maschine im Digitalteil

16+5 64

Anzahl der Transitionen in den Zustandsmaschinen

16+8 64+32+16+4


Entwicklungsauf-wand

Der Entwicklungsaufwand wäre am besten in Mann-Monaten auszudrücken. Diesscheint nachträglich etwas schwierig. Man kann natürlich die Zeit kalkulieren diebei der Entwicklung angefallen ist. Dies ist allerdings nicht ganz aussagekräftig,weil beim Schaltungsdesign Studenten unterschiedlichen Ausbildungsstandes mit-gewirkt haben und es deutlich mehr Aufwand war, ein Konzept für den stückweisenlinearen Sinus zu entwickeln als für den stufenförmigen Sinus. Daher soll der Ent-wicklungsaufwand in Mannmonaten (MM) für Mixed-Signal-Schaltungsdesignerangegeben werden, die dieses Schaltungskonzept in eine andere Technologieumsetzen wollen.

Resultat der Implementierung

Abschließend kann festgestellt werden, dass die technischen Eigenschaften zwi-schen den Generatoren der stückweise linearen und der stufenförmigen Sinus-Funktion nicht sehr unterschiedlich sind. Der theoretische Vorteil in der geringerenNicht l inear i tät der stufenweise l inearen Sinus-Funkt ion konnte nicht wirkl icherreicht werden. Beide Schaltungsvarianten sind zum Messen der Gewebeimpe-danz geeignet. Beide können Sinussignale mit geringer Nichtlinearität in einem wei-ten Frequenzbereich verwirkl ichen, wodurch keine frequenzverstellbaren Filtervonnöten sind.

Der Vorteil von nur vier Ausgangstransistoren bei der stückweise linearen Sinus-Funktion wird durch den erhöhten Entwicklungsaufwand und Schaltungsauswandfür die Signalerzeugung der Dreiecksfunktionen (Kap. 5.3.3) wieder aufgehoben.Ebenso schränkt die höhere Komplexität im Analogteil die Anwendung für sehrniedrige Versorgungsspannungen ein.

Es ergibt sich ein Vorteil beim stufenförmigen Sinus, da dort mehr Funktionalitätin den Digitalteil gelegt wurde. Zwar wird der Sinus in 16 Ausgangstransistorenkodiert und der Digitalteil ist komplizierter, jedoch ist der restliche Analogteil (nurStromspiegel und ein Oszillator) viel sehr viel einfacher und macht keine Schwierig-keiten bei sehr niedrigen Versorgungsspannungen. Der Generator der stufenförmi-gen Sinus-Funktion ist schneller realisiert.

Anzahl der Gatter 70 200

Analogteil

Anzahl der Differenzstufen im Ana-logteil

10 2

Anzahl der Bauelemente:NMOS-TransistorenPMOS-TransistorenKapazitäten

5451740

703500

Anzahl der Ausgangstransistoren 4 16

Robustheit gut sehr gut



Entwicklungsaufwand 2 MM 1 MM

128 7 Zusammenfassung und Ausblick Technische Universität Berlin Institut für Mikroelektronik


7 Zusammenfassung und AusblickIn dieser Arbeit wird die Schaltungsklasse der Digital Kontrollierten Analogen

Schaltungen als Untergruppe von Mixed-Signal-Schaltungen eingeführt.

Mit dieser Schaltungsklasse konnte das gesetzte Ziel erreicht werden, eine ana-loge Schaltung zur telemetrischen Messung von Gewebeimpedanzen mit niedri-gem Energieverbrauch und geringer Stromversorgung bei großen Messberei-chen zu entwerfen. Dies konnte erfolgreich an zwei Schaltungen zur Erzeugungeiner stückweise linearen bzw. stufenförmigen Sinus-Funktion gezeigt werden. DieSchaltungen, entwickelt in einem 0.8 µm CMOS Prozess mit einer Schwellspan-nung VTH=0.75 V, arbeiten von 2.3 V bzw. 2.0 V bis 3.0 V. Sie können durch digita-les Umschalten von Kapazitäten und durch Verändern der Abtastraten der Sinus-Funktionen Frequenzen von 100 Hz bzw. 20 Hz bis 1 MHz erzeugen. Der messbareWiderstand beträgt 10 Ω bis 20 kΩ. Der Flächenbedarf ist gering mit 0.64 mm2. DieEntwicklungszeit ist gering, insbesondere für den stufenförmigen Sinus beträgt sieetwa einen Monat. Die Nichtlinearitäten der Sinus-Funktionen sind vergleichbarund erreichen bei Frequenzen bis 20 kHz etwa nur 1.8%. Der Stromwirkungsgradist bei der stufenförmigen Sinus-Funktion sehr hoch und beträgt 78% (Kap. 6.4).Der Stromverbrauch beträgt 31 µA für die stufenförmige Sinus-Funktion. Ingesamtbenötigt der gesamte Analogteil des Telemetrie-Chips 93 µA @ f=1 kHz und 250 µA@ f=900 kHz. Die Eckwerte für den Sinus-Generator aus [1-37] (0.5 µm CMOS,VDD=3.3 V, f=20 Hz - 30 kHz, A=1.6 mm2, I=1.2 mA, THD=0.2%) konnten, bis aufdie Nichtlinearität übertroffen werden.

Digital Kontrollierte Analoge Schaltungen sind geeignet, selbstständige Abläufevon Messungen zu steuern, wie dies insbesondere bei telemetrischen Schaltungnötig ist. Der Digitalteil greift hierbei in die Kernbereiche der analogen Schaltungein. Digitalteil und Analogteil sind speziell für einander entwickelt worden und dieFunktion ist nur gemeinsam denkbar. Die Messung der Gewebeimpedanz transplan-tierter Nieren kann damit erstmals in vivo erfolgen. Nach Aufnahme der Kommuni-kation und einer Initialisierung kann die Messung autark vom implantierten Chipvorgenommen werden. Das Ziel, eine selbstständige Telemetrieeinheit zu bauen,konnte erfüllt werden.

Prozessspezifische Einschränkungen analoger Schaltungen können aufgehobenwerden. So wurde mi t der mul t i funkt ionalen Sample&Hold -Stufe (Abb. 2.9,Seite 22) als Digital Kontrollierte Analoge Schaltung die Möglichkeit aufgezeigt, dieOffsetspannung eines Operationsverstärkers automatisch zu kompensieren.

Alle notwendigen Grundlagen für den Entwurf von Digital Kontrollierten Analo-gen Schaltungen als Untergruppe von Mixed-Signal-Schaltungen werden gelegtund systematisiert, wie es in Abb. 7.1 dargestellt ist. Es wird dargelegt, weshalb ander digital-analogen Schnittstelle digitale Steuerwerke keine internen Rückkopp-lungen und keine asynchrone Ausgangslogik aufweisen dürfen (Kap. 3.2). Geschal-tete Grössen Strom, Spannung, Widerstände, Kapazitäten und Operationsverstär-ker werden identifiziert (Kap. 2). Statische und dynamische Schalter werdenvorgestellt und in ihren Anforderungen unterschieden. Bei dynamischen Schalternmuss Wert darauf gelegt werden, dass Ladungsinjektion und Taktdurchgriff sehrklein bleiben. Die Definition und ein Bewertungskriterium für Ladungsinjektion undTaktdurchgriff werden gegeben und verschiedene dynamische Schalter vorgestellt.Am besten geeignet für dynamische Schalter ist bei vertretbarem Aufwand derCMOS-Schalter (Transmission Gate) mit „Delay“-Inverter zur Angleichung von Taktund Nicht-Takt, mit Dummy-Transistoren zur Ladungskompensation und mit gleichgroßem PMOS- wie NMOS-Transistor (Kap. 3.4, Abb. 3.26).MOS-Transistoren wer-den in ihren Schaltereigenschaften (Rauschen, Leitwert, Leckstrom, Kapazitäten)für CMOS-Technologien 0.8 µm, 0.6 µm, 0.35 µm, 0.25 µm und 0.12 µm untersucht.

Technische Universität Berlin 7 Zusammenfassung und Ausblick 129Institut für Mikroelektronik Digital Kontrollierte Analoge Schaltungen

Im wesentlichen sind die Schaltereigenschaften für verschiedene Technologiennicht sehr unterschiedlich (Kap. 3.3.2).

Abb. 7.1: Systematik der Digital Kontrollierten Analogen Schaltungen

Um die Nichtlinearität der Sinusgeneratoren bewerten zu können, wird die idealeNichtlinearität für den stückweise linearen Sinus und den stufenförmigen Sinus fürverschiedene Abtastraten angegeben (Kap. 5.2).

Matching ohne Einheitstransistoren zwischen 0.5 % und 1 % wird vorgestelltund untersucht. Damit werden Stromspiegel zur Kodierung des Verlaufs der Sinus-Funktion realisiert. Entwurfsregeln für Stromspiegel mit Matching ohne Einheits-transistoren werden vorgestellt (Kap. 5.1).

Beim Entwurf des Generators für die stückweise lineare Sinus-Funktion sind zweisehr interessante Schaltungen entworfen worden. Erstens wird eine Gleichtaktre-gelung für differentielle Operationsverstärker oder Transconductance-Verstärker(OTA) entwickelt. Diese arbeitet sehr stromsparend, da zum Regeln der Gleichtakt-spannung die gemeinsame Source-Spannung der folgenden Differenzeingangsstufedes nächsten Operationsverstärkers verwendet wird und nicht eigens eine Mittel-wertspannung gebildet werden muss. Die Regelung lässt sich für alle differentiellenSchaltungen einsetzen (Kap. 5.3.2, Abb. 5.15). Zweitens wird mit der gleichenSchaltung eine Nichtlinearitätskontroll-Schaltung vorgestellt, die für OTAs pro-zessunabhängig Grenzspannungen liefert. Bleibt die Aussteuerung innerhalb derGrenzspannungen, so ist garantiert, dass eine bestimmte Nichtlinearität des OTAnicht überschritten wird. Die gewünschten Grenzspannungen bzw. die gewünschteNichtlinearität lassen sich durch Stromspiegelverhältnisse einstellen (Kap. 5.3.2,Seite 97). Hiermit kann die Ungewissheit in der erlaubten Aussteuerung wie in [1-28] überwunden werden.

Probleme Die ideale Nichtl inearität (THD) des stückweise linearen Sinus von 0.59 % beieiner 16-fachen Überabtastung konnte nicht erreicht werden. Die realisierte THDbeträgt nur 1.6 % (Abb. 6.4, Seite 115). Damit wird die Schaltung den Erwartungennicht gerecht. Es werden nur vier Transistoren in der Ausgangsstufe zur Kodierungder Sinus-Funktion benötigt, jedoch ist die restliche analoge Schaltung zur Erzeu-gung der stückweise linearen Verläufe relativ komplex und aufwändig in der Ent-wicklung. Beim Generator für den stufenförmigen Sinus mit seinen 16 Ausgangs-transistoren ist der restliche Analogteil sehr einfach.

Beide Generatoren haben Schwierigkeiten für hohe Frequenzen die gewünschteNichtlinearität zu erreichen. Dies ist allerdings nicht so schwerwiegend, weil die

Mixed Signal Schaltung

Schal tungen mi tA/D - UmsetzerD/A - Umsetzer

Digital Kontrol l ierteAnaloge Schal tungen

Ein f lussnahme über(einzelne) Schal ter

Digi tal - Analoge Schnit tstel le

Geschal tete Grössen: I , V, R, C, OP

Dynamische Schal terStat ische Schal ter

Ladungsin jekt ion + Taktdurchgr i f f

Rauschen LeitwertLecks t rom Kapazi täten

130 7 Zusammenfassung und Ausblick Technische Universität Berlin Institut für Mikroelektronik


auftretenden hochfrequenten Mischprodukte beim Messen der Gewebeimpedanzleichter weggefiltert werden können, als dies für niedrige Messfrequenzen möglichist.

Die Entwicklung des Chips war Teil eines größeren Projektes verschiedener Insti-tutionen (Kap. 11). Leider l ießen die räumliche Trennung der Institutionen, dieunzureichende Koordination, geringe Beiträge anderer Projektteilnehmer und derbedauerliche tödliche Flugzeugabsturz des Geschäftsführers der Firma BiotronikHerrn Rexhausen, der das Projekt initiiert hatte, nicht zu, das Endprodukt einerPatientenstation zur Fernüberwachung der Abstoßungsreaktion transplantierterNieren zu realisieren. Eine straffe Projektleitung bei solchen ehrgeizigen, stark ver-teilten und umfangreichen Projekte ist sehr wichtig, jedoch schwierig zu realisieren.

Einordnung der Arbeit

Diese Arbeit liefert einen Beitrag, die Kluft zwischen der analogen und der digita-len Schaltungswelt zu verringern. Die Veröffentlichungen in Kapitel 1.2 behandelnSchaltungen, die größtenteils entweder aus digitalen oder analogen Komponentenbestehen. Durch die Einführung Digital Kontrollierter Analoger Schaltungen könnendigitale und analoge Schaltungen entworfen werden, die eng miteinander verknüpftsind und dadurch besondere Lösungen möglich machen. So konnten damit u. a.Sinusgeneratoren, eine multifunktionale Sample&Hold-Stufe und digitale Kontroll-schaltungen für den Messablauf in einem implantierbaren Chip entworfen werden.Digital Kontrollierte Analoge Schaltungen erweitern die Welt der Mikroelektronikund schaffen vielfältige Möglichkeiten für neue Schaltungskonzepte.

Technische Universität Berlin 8 Literaturverzeichnis 131Institut für Mikroelektronik Digital Kontrollierte Analoge Schaltungen

8 LiteraturverzeichnisDiese Arbeit findet man im Internet unter: http://mikro.ee.tu-berlin.de/

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3 Digital-analoge Schnittstelle[3-1] Arnold, R., „Anmerkungen zur Dissertation Digital Kontrollierte Analoge

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[3-2] Skahill K., „VHDL for Programmable Logic“, Addison Wesley, ISBN 0-201-89573-0, (1996)

[3-3] Ashenden P. J., „The Designer Guide to VHDL“, 1st edition., San Francisco, Morgan Kaufmann Publishers, (1996)

[3-4] Thomas D. E., Moorby P. R., „The Verilog Hardware Description Language“, Boston, Kluwer Academic Publishers, (1991)

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[3-6] Verilog-XL; Verilog Simulator for complex application-specific integrated circuits (ASICs); Company: Cadence Design Systems, Inc; http://www.cadence.com/company/pr/photogallery/prod_verilog_xl.html oder Nachfolge Produkt NC-Verilog http://www.cadence.com/products/ncsim.html

[3-7] Visual HDL, Summit, „High-Level HDL-based Graphical Design Tool“; Company: Innoveda, Inc., Boston, USA, http://www.summit-design.com/products/datasheets_HTML/vishdl.asp

[3-8] HDL Designer (Renoir), „Tool for Grafical HDL design creation, management and analysis“, Company: Mentor Graphics Corporation, Wilsonville, Oregon, USA, http://www.mentor.com/hdldesigner/, http://www.mentor.com/hdlde-signer/collateral/designer_ds.pdf

[3-9] Active HDL, „Integrated Design Environment for grafical HDL“, Company: Aldec, Inc., Henderson, NV, USA, http://www.aldec.com/ActiveHDL/default.htm

[3-10] University of Hamburg, „Hamburg VHDL Archive“, http://tech-www.infor-matik.uni-hamburg.de/vhdl/vhdl.html, (2001)

[3-11] IEEE 1076.1 Working Group, „VHDL-AMS, VHDL Analog Mixed Signal, IEEE VHDL Standard 1076.1-1999“, http://www.eda.org/vhdl-ams

[3-12] Christen E., Bakalar K., „VHDL-AMS: A Hardware Description Language for Analog and Mixed-Signal Applications“, IEEE Transactions on Circuits and Systems-II: Analog and Digital Signal Processing, vol. 46, no. 10, pp. 1263-1272, , (1999)

[3-13] Foty D.P., „MOSFET Modeling with SPICE“, Upper Saddle River, NJ, Prentice-Hall, (1997)

[3-14] Tsividis Y., „Operation and Modeling of the MOS Transistor“, 2nd Ed., Boston, McGraw-Hill, (1999)


[3-15] Sze S.M., „Physics of Semiconductor Devices“, 2nd Ed., New York, John Wiley&Sons, (1981)

[3-16] Antognetti P., Massobrio G., Editors, „Semiconductor Device Modeling with SPICE“, New York, McGraw-Hill, (1988)

[3-17] Spectre-Circuit-Simulator; Company: Cadence Design Systems, Inc.; Openbook: Analog Artist Design Environment User Guide, Chapter 2, pp.15; Website: http://www.cadence.com/eda_solutions/cic_ams_rfsim_l3_index.html,

[3-18] SaberSketch Design Creation, Editing and Simulation Environment, Company: Avanti Systems; http://www.analogy.com/Mixed/designflow/default.htm

[3-19] ELDO, Transistor Level Simulation, Mentor Graphics Corporation; Wilson-ville, OR 97070, USA; http://www.mentor.com/eldo

[3-20] Titan Network Analysis Program; Company: Infineon Technologies München; Titan User’s Manual, 11th September 2000; Email: [email protected]

[3-21] Mixed-Signal-Simulator; Company: Cadence Design Systems, Inc; Openbook IC4.43: „Mixed-Signal-Simulation with CadenceSpice and Verilog-XL“, CadenceSpice Reference Manual, IC Schematic, Simulation and Layout

[3-22] AMS-Designer, „A Single-Engine, Mixed-Signal Simulator based on Production-Proven, High-Performance Core Simulation Technologies“, Company: Cadence Design Systems, Inc; http://www.cadence.com/products/amsdesigner.html

[3-23] Müller Gerrit, „Zeitgranularität - Eine Einführung in den Entwurf digitaler Systeme“, Manuskript zur Dissertation, Technische Universität Berlin, Institut für Mikroelektronik, (2001)

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[3-27] EPFL-EKV Compact MOSFET Model V2.6“, Website of École Polytech-nique Fédérale de Lausanne, http://legwww.epfl.ch/ekv

[3-28] Vittoz E., „Micropower techniques“, in Design of VLSI Circuits for Telecom-munication and Signal Processing, edited by J. Franca and Y.Tsividis, Prentice Hall, (1994)

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[3-30] Foty D., „MOSFET Modelling with Spice: Principles and Practice“, Engelwood Cliffs, NJ: Prentice-Hall, 1996

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[3-32] Muller R. S., Kamins T.I., „Device Electronics for Integrated Circuits“, 2nd Ed., New York, Wiley, 1986

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[3-34] I2C Bus, „A simple bi-directional 2-wire, serial data (SDA) and serial clock (SCL) bus for inter-IC control“, Philips Semiconductors, http://www.semicon-ductors.philips.com/i2c/facts/index.html, http://www.geocities.com/SiliconValley/9504/mic_b000.htm, (2001)

4 Störeinflüsse aus dem Digitalteil im Analogteil[4-1] Veendrick H. J. M., „Short-Circuit Dissipation of Static CMOS Circuitry and

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[4-2] Aragonès X., Gonzáles J. L., Rubio A., „Analysis and Solutions for Switching Noise Coupling in Mixed-Signal IC’s“, Kluwer Academic Publishers, Boston, Dordrecht, London, ISBN 0-7923-8507-7, (1999)

[4-3] Craninckx J., Steyart M. S. J., „A 1.8-GHz CMOS Low-Phase-Noise Voltage-Controlled Oscillator with Prescaler“, IEEE Journal of Solid-State Circuits, vol. 30, no. 12, pp. 1474-1482, December (1995)

[4-4] IC Craftsman or Cadence® Chip Assembly Router; Company: Cadence Design Systems, Inc; http://www.cadence.com/products/chip_assembly_router.html

[4-5] Maleki M., Kiaei S., „Enhancement Source-Coupled Logic for Mixed-Mode VLSI Circuits“, IEEE Transaction on Circuits and Systems-II, vol. 39, no. 6, June, pp. 339-401, (1992)

[4-6] Allstot D. J., Chee S.-H., Kiaei S., Shrivastawa M., „Folded Source-Coupled Logic vs. CMOS Static Logic for Low-Noise Mixed-Signal IC’s“, IEEE Transaction on Circuits and Systems-I, vol. 40, no. 9, September, pp. 553-563, (1993)

[4-7] Piquet C.et al. „Low-Power Digital Design and CAD Tools“, Colloque CAO de circuits intégrés et systèmes, Aix en Provence, 10-12 mai, pp.108-127, (1999)

[4-8] Mathey K., Swaminathan M., Smith L. D., Cockerill T. J., „Noise Compu-tation in Single Chip Packages“, IEEE Transaction on Components, Packaging, and Manufactoring Techn. - part B, vol. 19, no. 2, May, pp. 350-360, (1996)

[4-9] Ingels M., Steyart M. S. J., „Design Strategies and Decoupling Techniques for Reducing the Effects of Electrical Interference in Mixed-Mode IC’s“, IEEE Journal of Solid-State Circuits, vol. 32, no. 7, pp. 1136-1141, July, (1997)

[4-10] Takashima D., Oowaki Y., Watanabe S., Ohuci K., „Noise Suppresion Scheme for Gibabit-Scale and Gigabyte/s Data-Rate LSI’s“, IEEE Journal of Solid State Circuits, vol. 33, no. 2, pp. 260-267, February, (1998)

[4-11] Joardar K., „A Simple Approach to Modeling Cross-Talk in Integrated Circuits“, IEEE Journal of Solid State Circuits, vol. 29, no. 10, pp. 1212-1219, Oktober, (1994)

[4-12] Rahin I., Hwang B., Foerstner J., „Comparison of SOI versus Bulk Silicon Substrate Crosstalk Properties for Mixed-Mode IC’s“, Proc. IEEE International SOI Conference, pp. 41-42, (1995)

[4-13] Basedau P., Huang Q., „A Post Processing Method for Reducing Substrate Coupling in Mixed-Signal Integrated Circuits“, Proc. Symposium on VLSI Circuits, pp. 41-42, (1995)

[4-14] Benini L., „State Assignment for Low Power Dissipation“, IEEE Journal of Solid State Circuits, vol. 30, no. 3, pp. 258-268, March, (1995)

[4-15] Mitra S., Rutenbar R. A., Carley L. R., Allstot D. J., „Substrate-Aware Mixed-Signal Macrocell Placement in WRIGHT“, IEEE Journal of Solid State Circuits, vol. 30, no. 3, pp. 269-278, March, (1995)


[4-16] Verghese N. K., Allstot D. J., Wolfe M. A., Verification Techniques for Substrate Coupling and Their Application to Mixed-Signal IC Design“, IEEE Journal of Solid State Circuits, vol. 31, no. 3, pp. 354-365, March, (1996)

[4-17] Verghese N. N., Allstot D. J., „Computer-Aided Design Considerations for Mixed-Signal Coupling in RF Integrated Circuits“, IEEE Journal of Solid State Circuits, vol. 33, no. 3, pp. 314-323, March, (1998)

[4-18] Felder M., Ganger J., „Analysis of Ground-Bounce Induced Substrate Nose Coupling in a Low Resistive Bulk Epitaxial Process: Design Strategies to Minimize Noise Effects on a Miyed-Signal Chip“, IEEE Transactions on Circuits and Systems-II: Analog and Digital Signal Processing, vol. 46, no. 11, pp. 1427-1436, November, (1999)

[4-19] Makie-Fukuda K., Takanobu A., Tsukada T., Matsuura T., Hotta M., „Voltage-Comparator-Based Measurement of Equivalently Sampled Substrate Noise Waveforms in Mixed-Signal Integrated Circuits“, IEEE Journal of Solid State Circuits, vol. 31, no. 5, pp. 726-731, May, (1996)

[4-20] Nauta B., Hoogzaad G., „How to Deal with Substrat Noise in Analog CMOS Circuits?“, Philips Research Laboratories Prof Holstlaan 4, Eindhoven, Netherlands, [email protected]

[4-21] Kuijk K. E., „A Precision Reference Voltage Source“ IEEE Journal of Solid State Circuits, vol. 8, no. 3, pp. 222-226, June, (1973)

[4-22] Su D. K., Loinaz M. J., Masui S., Wooley B. A., „Experimental Results and Modeling Techniques for Substrate Noise in Mixed-Signal Integrated Circuits“, IEEE Journal of Solid-State Circuits, vol. 28, no. 4, pp. 420-430, April, (1993)

[4-23] Makie-Fukunda K., Maeda S., Tsukada T., Matsuura T., „Substrate Noise Reduction Using Active Guard Band Filters in Mixed-Signal Integrated Circuits“, Symposium on VLSI Circuits Digest of Technical Papers, pp. 33-34, (1995)

[4-24] Stanisic B. R., Rutenbar R. A., Carley L. R., „Adressing Noise Decoupling in Mixed-Signal IC’s: Power Distribution Design and Cell Customization“, IEEE Journal of Solid State Circuits, vol. 30, no. 3, pp. 321-326, March, (1995)

5 Implementierung am Beispiel zweier Sinusgeneratoren[5-1] Lakshmikumar K. R., Hadaway R. A., Copeland M. A., „Characterization

and Modeling of Mismatch in MOS Transistors for Precision Analog Design“, IEEE Journal of Solid-State Circuits, vol. 21, no. 6, pp. 1057-1066, December, (1986)

[5-2] Pelgrom M. J. M., Duinmaijer A. C. J., Welbers A. P. G., „Matching Properties of MOS Transistors“, IEEE Journal of Solid-State Circuits, vol. 24, no. 5, pp. 1433-1440, October, (1989)

[5-3] Mizuno T., Okamura J., Torlurni A., „Experimental study of threshold voltage fluctuation due to statistical variation of channel dopant number in MOSFETs“, IEEE Transactions on Electron Devices, vol. 41, pp. 2216-2221, 1994

[5-4] Forti F., Wright M. E., „Measurement of MOS Current Mismatch in the Weak Inversion Region“, IEEE Journal of Solid-State Circuits, vol. 29, no. 2, pp. 138-142, February, (1994)

[5-5] Tuinhout H., „Matching of MOS Transistors“, Advance Engineering Course: Low-Voltage, Low-Power Analog CMOS IC Design, MEAD Microelectronics Inc., Lausanne, Switzerland, June 22th, (1999)

[5-6] Seeger A., Kerztscher U., Gerhäußer A., Krause F., Sommer G., Kolupa J., Schäfer H., Arnold R., Affeld K., Schaldach M., Scheel W., Orglmeister R., Manck O., „Ein implantierbares Telemetriesystem zur Impedanzspektroskopie“ Workshop Biosignalverarbeitung des DGBMT, München 1998



[5-7] Kolupa J., Gerhäußer A., Schäfer H., Arnold R., Seeger A., Kertzscher U., Krause F., Orglmeister R., Manck O., Affeld K., Scheel W., Schaldach M., „An Implantable Telemetry System for Bio-Impedance Spectroscopy“, Biological and Medical Telemetry Workshop in St.Andrew, Medical Engineering & Physics, Official Publication of the Institution of Physics and Engineering in Medicine (IPEM), http://www.ipem.org.uk, August, (1998)

[5-8] Schäfer H., Kolupa J., Orglmeister R., "Telemetry System for Medical Applications using Combined Short Range and Long Range Telemetry" Contribution to the EMBEC '99, Wien, (1999)

[5-9] Arnold R., Manck O., „An Implantable Low Power Mixed Signal Telemetry Chip for Measurement of the Frequency Dependent Impedance of Transplanted Kidneys for Rejection Control“, Proceedings of the IEEE 2nd Dallas CAS Workshop on Low Power/ Low Voltage Mixed-Signal Circuits & Systems, DCAS01, IEEE Catalog Number: 01EX454, ISBN: 0-7803-6624-7, Library of Congress: 00-109007, Texas, March, (2001)

[5-10] Hänisch O., „Entwicklung eines implantierbaren Chips zur telemetrischen Bioimpedanzmessung“, Diplomarbeit, Betreuer: Arnold, Manck, Institut für Mikro-elektronik, Technische Universität Berlin, Juni (2000)

[5-11] Subijanto, „Entwurf und Implementierung des Digitalteils eines Telemetrie-Chips für Bioimpedanzmessung“, Diplomarbeit, Betreuer: Arnold, Manck, Institut für Mikroelektronik, Technische Universität Berlin, September (2000)

[5-12] Bronstein I. N., Semendjajew K. A., Musiol G., Mühlig H., „Taschenbuch der Mathematik“, Verlag Harri Deutsch, 2. überarbeitete und erweiterte Auflage, Thun, Frankfurt am Main, ISBN 3-8171-2002-8, (1995)

[5-13] Europäische Norm EN 50 061: 1988; AL: 1995; Ausgabe August ’95; Abschnitt 6.3.1

[5-14] Kaiser A., „A Micropower CMOS Continuous-Time Low-Pass Filter“, IEEE Journal of Solid-State Circuits, vol. 24, no. 3, pp. 736-743, June, (1989)

[5-15] Nauta B., „A CMOS Transconductance-C Filter Technique for Very High Frequencies“, IEEE Journal of Solid-State Circuits, vol. 27, no. 2, pp. 142-153, February, (1992)

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[5-17] Stefanelli B., Kaiser A., „CMOS Triode Transonductor with High Dynamic Range“, Electronics Letter, vol. 26, no. 13, pp. 880-881, 21st June, (1990)

[5-18] Razavi B, „RF-Microelektronics“, Prentice Hall Communications Engineering and Emerging Technologies Series, Prentice Hall PTR, NJ 07458, (1998)

Technische Universität Berlin 9 ASIC-Verzeichnis 139Institut für Mikroelektronik Digital Kontrollierte Analoge Schaltungen

9 ASIC-VerzeichnisAufgeführt wurden nur ASICs, an deren Entwicklung der Verfasser beteiligt war

und die tatsächlich gefertigt wurden bzw. sich derzeit in Produktion befinden. Ver-schiedene Schaltkreise wurden unter Zuhilfenahme Digital Kontrollierte AnalogeSchaltungen realisiert.

[A-1] Schachuhr: Digitale SchachuhrTechnologie: 5 µm CMOS Gate Array UMI UA4Designgröße: 5085 µm × 4455 µm = 22.7mm2

Komplexität: 2.676 Transistoren (digital)Tapeout: 20.01.1991Designer: Rüdiger Arnold, Lukas Bauer, Matthias Braun, Christian Piesnack

[A-2] ECL-Teiler: Frequenzteiler in ECL-TechnikTechnologie: Bipolar Array AEG B1000Designgröße: 5080 µm × 4320 µm = 22.0mm2

Komplexität: 193 Transistoren (digital)Tapeout: 30.07.1991Designer: Rüdiger Arnold, Lukas Bauer, Matthias Braun, Thuyen Le, Christian

Piesnack

[A-3] TV-Chip: Single-Chip-FarbfernseherTechnologie: 1.2 µm BiCMOS SamsungDesigngröße: 5460 µm × 5300 µm = 28.9mm2

Komplexität: 21.836 Transistoren+R+C (gesamt), davon 9.602 T digital, 12.234T+R+C analog

Tapeout: 24.06.1993Designer: Rüdiger Arnold, Lukas Bauer (PLL-Audio-Demodulator), Hr. Janelli,

Thomas Lorenz (Projektleiter), Martin Rose, Markus Schirmer, Ste-fan Wahl, Jens Werner

[A-4] Parity: Ultraschneller Parity Generator für Speicher-module

Technologie: 0.8 µm CMOS 2m1p AMS CYBDesigngröße: 1185 µm × 840 µm = 1.0 mm2

Komplexität: 2.106 Transistoren (digital, überwiegend full custom)Tapeout: 01.09.1994Designer: Rüdiger Arnold, Lukas Bauer (Projektleiter)

[A-5] ATMO: Transceiver Schaltung für ATM 33MBit/s(Phy)

Technologie: 0.5 µm CMOS 3m1p Siemens C6NH-2 (shrink faktor 0.18)Designgröße: 4580 µm x 1380 µm = 6.3 mm2 (ohne Pads)Komplexität: Test-Chip für Analogteil; 100 MHz 6-Bit-Flash-ADC, 2 PLLs,

100 MHz 7-Bit-DAC, Leitungstreiber, tunebares gmC-FilterTapeout: 01.11.1995Designer: Rüdiger Arnold, Jörg Gleber (Projekt-Leiter), Andreas Rackow

[A-6] MIRI: Analoges Netzspannungs-Stabilisierungsge-rät

Technologie: 1.2 µm CMOS 50V 2m1p AMS CBZDesigngröße: 4615 µm × 4560 µm = 21.0 mm2

Komplexität: 5.355 Transistoren (analog)Tapeout: 16.01.1998Designer: Rüdiger Arnold, Lukas Bauer (beide Projektleiter), Hans Burgdorf,

Marco Liem, Marius Tegethoff

[A-7] GETEMED: Chip zur Überwachung des plötzlichen Kinds-tods mit Kontrolle der drei Herzableitungenund der Atmung

Technologie: 0.8 µm CMOS 2m2p AMS CYEDesigngröße: 5985 µm x 4430 µm = 26.5 mm2

140 9 ASIC-Verzeichnis Technische Universität Berlin Institut für Mikroelektronik


Komplexität: 15kGatter Digitales Filter, 14 OPs zur Analogen Signalverstärkung,768 Byte RAM, 10-Bit ADC

Tapeout: 03.08.1998Designer: Rüdiger Arnold (Projektleiter), Xiang Long Yin, Nour Eddine Bou-

guechal (Algerien), Lukas Bauer, Christian Feucht, Jens Voelkl

[A-8] HiS924A: Universelles Chipkarten-Interface mit Schalt-netzteil

Technologie: 0.8 µm 2m2p AMS CYE Designgröße: 3215 µm × 4055 µm = 13.0mm2

Komplexität: 47262 Transistoren+R+C (gesamt), davon 43444 T digital, 3303T+R+C analog, 6 Bit ZPROM

Tapeout: 24.12.1998Designer: Christian Feucht, Lukas Bauer (Digitalteil), Rüdiger Arnold (Projekt-

leiter)

[A-9] HiS924A1: Universelles Chipkarten-Interface mit Schalt-netzteil (Technologie Umsetzung)

Technologie: 0.6 µm 2m2p XFABDesigngröße: 3215 µm × 2640 µm = 8.5mm2


Tapeout: 24.12.1998Designer: Rüdiger Arnold (Design-Flow), Lukas Bauer, Christian Feucht, Olaf

Hänisch, Roman Koczy, Subjianto, Jens Völkl (Projektleiter), XiangLong Yin (Digitalteil)

[A-10] Smart Sensor: Sensor-Controller mit Linearisierung undTemperaturkompensation

Technologie: 0.8 µm 2m2p AMS CYE Designgröße: 4550 µm × 3315 µm = 15.1 mm2


Tapeout: 24.12.1998Designer: Jens Völkl (Projektleiter), Rüdiger Arnold, Lukas Bauer, Thilo Mohr,

Alfred Probst

[A-11] TELEMED: Chip zur telemetrischen Messung des Organ-widerstandes transplantierter Nieren zur Kon-trolle der Abstoßungsreaktion

Technologie: 0.8 µm 2m2p AMS CYEDesigngröße: 3255 µm x 3185 µm = 10.4 mm2

Komplexität: 6.5kGatter Digitales Kontrolleinheit, Mixed-Signal Sinusgeneratoren,8-Bit-DAC, Elektrodenmulitplexer, Zener-PROM, Sample&Hold-Stufe

Tapeout: 04.02.2000Designer: Rüdiger Arnold (Projektleiter), Subjianto, Olaf Haenisch, Andreas

Wiener, Nour Eddine Bouguechal (Algerien), Xiang Long Yin, BerndSchwarz, Triton

[A-12] PAROLI: 12 Kanal à 3 GBit/s Receiver für Glasfaser-übertragung (Phy)

Technologie: 0.5 µm Bipolar 4m1p Infineon B7HFDesigngröße: 4470 µm x 2650 µm = 11.8 mm2

Komplexität: 12 parallele Kanäle, Verstärker und Stromversorung für LED-Signale mit Gleichstromkompensation, 50Ω Leitungstreiber

Tapeout: 07.07.2000Designer: Jaafar Mejri (Schaltungsentwurf), Roman Koczy, Olaf Haenisch,

Rüdiger Arnold (Projektleiter)

[A-13] PHOTON: 1.2 GHz Photon Zähler mit zeitlicher Histo-grammerstellung

Technologie: 0.25 µm CMOS 5m1p TSMCDesigngröße: 5040 µm x 5900 µm = 29.7 mm2

Komplexität: digitale Kontroll-Logik mit vier RAM Blöcken zusammen 128k ByteTapeout: 24.11.2000

Technische Universität Berlin 9 ASIC-Verzeichnis 141Institut für Mikroelektronik Digital Kontrollierte Analoge Schaltungen

Designer: Bertram Krüger, Sascha Hegwein, Florian Golz, Rüdiger Arnold(Projektleiter), Helmut Hickl

[A-14] UNIPHY 3 GBit/s Ethernet Transceiver Technologie: 0.13 µm CMOS 6m1p Infineon CMOS8SF Designgröße: µm × µm = mm2

Komplexität: Precscaler und 2 PLL, Mixed-SignalTapeout: 01.05.2001Designer: Carsten Leitner, Stephan Dittrich, Christoph Drews, Rüdiger Arnold

(Projektleiter für Teilmodul Prescaler)

[A-15] RNG Zufallszahlengenerator auf der Basis einermit Switched-Current realisierten rekursivenFormel

Technologie: 0.8 µm 2m2p AMS CYE Designgröße: 1180 µm × 1460 µm = 1.7 mm2

Komplexität: 900 TransistorenTapeout: 30.07.2001Designer: Felix Werth, Norman Wulf, Nour Eddine Bougechal, Roman Koczy,

Rüdiger Arnold (Projektleiter)

[A-16] TESLA XL LC-Oszillator mit integrierterter SpuleTechnologie: 0.8 µm 2m2p AMS CYE Designgröße: 1510 µm × 1560 µm = 2.4 mm2

Komplexität: 2000 Transistoren, 900 MHz OszillatorTapeout: 30.07.2001Designer: Carsten Leitner, Stephan Dittrich, Sebastian Nitschke, Rüdiger

Arnold (Projektleiter)

[A-17] HELENE: Chip zur telemetrischen Messung von Kräf-ten, Momenten und Temperaturen innerhalbvon transplantieren Gelenksprothesen

Technologie: 0.8 µm BiCMOS 2m2p AMS BYQDesigngröße: 1995 µm x 2365 µm = 4.7 mm2

Komplexität: durch Zener-PROM trimmbare Widerstände auf Basis von MOS-Transistoren im Triodenbereich, 2739 PMOS-Transistoren., 2303NMOS-Transistoren, 80 Poly-Widerstände

Tapeout: 30.11.2001Designer: Florian Golz, Sebastian Nitschke, Mounir Djouimaa, Zitouni Messai,

Rüdiger Arnold (Projektleiter), Fred Graichen

142 10 Lebenslauf Technische Universität Berlin Institut für Mikroelektronik


10 LebenslaufName: Rüdiger Arnold

Geburtstag: 26. Januar 1969

Geburtsort: Berlin (Deutschland)

Vater: Hans-Joachim Arnold (Richter)

Mutter: Annelies Arnold (Lehrerin)

Geschwister: zwei Brüder, zwei Schwestern

Grundschule: Gustav-Dreyer-Grundschule in Berlin-Hermsdorf

August 1975 - Juli 1981

Gymnasium: Georg-Herwegh-Oberschule in Berlin-Hermsdorf

August 1981 - July 1988 Abitur (sehr gut)

Leistungskurse: Physik, Mathematik

Universität: ab 1988 Ingenieursstudium für Elektrotechnik an der Techni-schen Universität Berlin

Januar 1990 Vordiplom (sehr gut)

Dezember 1994 Diplom (sehr gut)

1996-1998 Studium der Medizin an der Medizinischen Hoch-schule in Hannover - Physikum (gut)

Stipendium: Studienstiftung des Deutschen Volkes

Berufstätigkeit: 1. Tutor in Mathematik für Elektrotechnikher an der TU Ber-lin von April 1991 bis April 1992

2. Tutor in Regelungstechnik von Juni 1992 bis Oktober1994

3. Design-Ingenieur bei der SICAN GmbH in Hannover vonNovember 1994 bis November 1997

4. Wissenschaftlicher Assistent am Institut für Mikroelektro-nik an der TU Berlin mit Promotionsabsicht in einem For-s c h u n g s p r o j e k t f ü r Te l e m e t r i s c h e E r f a s s u n g v o nBioimpedanz-Signalen seit Dezember 1997

Veröffentlichungen: An folgenden Veröffentlichungen zum Thema der Disser-tation aus dem Literaturverzeichnis hat der Author mitge-wirkt :

[2-4] Diplomarbeit, ASIC

[3-1] Anmerkungen zur Dissertation

[3-33] Diplomarbeit, ASIC

[5-6] Workshop Biosignalverarbeitung, München

[5-7] IPEM Edinburgh

[5-9] IEEE Mixed-Signal Workshop, Dallas 2001,Best Poster Award

[5-10] Diplomarbeit ASIC

[5-11] Diplomarbeit ASIC

Berlin, Dezember 2001

Technische Universität Berlin 11 Danksagung 143Institut für Mikroelektronik Digital Kontrollierte Analoge Schaltungen

11 DanksagungDie vorliegende Arbeit entstand in den Jahren 1998-2001 während meiner Tätig-

keit als wissenschaftlicher Mitarbeiter am Institut für Mikroelektronik der Techni-schen Universität Berlin.

Die Entwicklung des Chips wurde unterstützt durch das Programm der Stadt Ber-l in „Informations- und Kommunikations-Technologie“ und war eingebettet in dieKooperation verschiedener Institute und Firmen: TU Berlin Institut für Mikroelektro-nik; TU-Berlin Institut für Elektronik; Humboldt-Universität Labor für Biofluidmecha-nik; Fraunhofer-Institut für Reliabilität und Mikrointegration; Biotronik GmbH, Berlin.Ziel war es, eine implantierbare Einheit zu entwickeln, mit der zum ersten Mal dieMessung vom elektr ischen Gewebewiderstand in v ivo möglich ist. Die Einheitbesitzt als eine Komponente den Chip.

Meinem Doktorvater Herrn Prof. Dr. rer. nat. Otto Manck danke ich für die wissen-schaftliche Betreuung, die Diskussion beim Erarbeiten eine Gliederung, Unterstüt-zung während der Durchführung der Arbe i t und für d ie An tragste l lung desDrittmittelprojektes.

Herrn Prof. Dr.-Ing. Hans-Ulrich Post danke ich für sein Interesse an der Arbeit,das Erstellen des Zweit-Gutachtens und für die Hinweise zum prinzipiellen Aufbaueiner Doktorarbeit.

Herrn Prof. Dr.Ing. Dieter Filbert danke ich für die Übernahme des Prüfungsvorsit-zes.

Herrn Prof. Dr.-Ing. Heinrich Klar danke ich für die Hilfestellungen bei Literatursu-che beim MOS-Schaltungsdesign.

Allen Kollegen, Mitarbeitern und Studenten des Instituts für Mikroelektronik dankeich für ihre Hil fe und Diskussionen. Olaf Hänisch, Subjianto, Xiang Long Yin,Andreas Wiener und Prof. Bouguechal von der Universität Batna in Algerien dankeich für die Mitwirkung bei der Chip-Entwicklung. Uwe Voss, Werner Eschenberg undWinfried Naumann danke ich dafür, die Infrastruktur an Rechnern, die Software undden Tester am Laufen gehalten zu haben. Meinem langjährigen StudienfreundLukas Bauer danke ich für Tips und Tricks zur Erstellung der Promotion und freuemich, daß er seine Promotion zwei Monate vor mir eingereicht hat. Hartmut Schäfervom Institut für Elektronik und Herrn Thomas Reichel von der Biotronik danke ichfür die erfreuliche Zusammenarbeit.

Julia von Hasselbach und Mickael Guihard danke ich für das Zuhören beim Pro-bevortrag, Katharina Breitkreuz, meinem Bruder Ingmar und meinem Vater fürorthographische und stilistische Verbesserungen.

144 12 Abkürzungen Technische Universität Berlin Institut für Mikroelektronik


12 Abkürzungen’.’ Punkt in Zahlen mit der englischen Bedeutung Komma, anstelle des deutschen

Kommas in Zahlen ’,’

α Winkel von 0° bis 360° als Argument der Sinus-Funktion

αN Winkelwert am Beginn des n.-ten Abschnitts einer Sinus-Funktion

β, βP, βN Stromkennwert der MOS-Transistoren (Einheit A / V2), für PMOS- und NMOS-Tran-sistoren

ϕ0, ϕ1, ϕ2, ... Phasenlagen der Oberwellen der Fourier-Reihe

∆Ι Stromdifferenz zwischen IP und IN∆V Spannungsdifferenz zwischen VP und VN

∆VCFT Spannungsdifferenz bei Taktdurchgriff (clock feed through)

∆VINJ Spannungsdifferenz bei Ladungsinjektion

∆Wsub Unterschied zwischen effektiver und gezeichneter Weite eines Transistors

φ1, φ2 nichtüberlappende digitale Schaltsignale für z. B. Switched- Capacitor-Schaltun-gen, φ1 ist in der ersten Phase aktiv, φ2 in der zweiten Phase

1/λ Kanallängenmodulationsfaktor beschreibt die Veränderung des Drain-Stromes inAbhängigkeit von der Drain-Source-Spannung

π 3.14159265..., Kreiszahl

ρ spezifischer Widerstand in Ωcm

σ∆β/β Standardabweichung der Stromverstärkung

σ∆ID/ID Standardabweichung des Drainstromes

σ∆Iout/Iout Standardabweichung des Ausgangsstrom eines Stromspiegels

σ∆VTH Standardabweichung der Schwellspannung

Σ∆ Sigma Delta z. B. bei Σ∆−Modulatoren

τ Abklingzeitkonstante eines RC-Tiefpasses

ω Kreisfrequenz 2π f

[A-12] Referenz auf einen Chip im ASIC-Verzeichnis

a Signal auf Seite A eines Schalter

a0, a1, a2, ..., an Cosinus-Koeffizienten der Fourier-Reihe

A a) Fläche eines Rechtecks, b) Amplitude einer Sinusschwingung

A1, A2, ... Fläche eines Rechtecks Nr. 1 und Nr. 2 (area)

A2D Umsetzer von analogen Signalen nach digitalen bei Mixed-Signal-Simulationen

AAi Anzahl der Einheitstransistoren, die im Eingangstransistor TAA für die i.-te Sektionenthalten sind

ABi Anzahl der Einheitstransistoren, die im Offset-Transistor TAB für die i.-te Sektionenthalten sind

Abb. Abbildung

abs Funktion des absoluten Betrags

AC Wechselanteil ein einem Signal (alternating current)

acos Arcus-Cosinus-Funktion (Umkehrfunktion)

A/D-Umsetzer Umsetzer von Analog nach Digital

ADC Analog to Digital Converter

ADRDAT Adress-Daten

AIIP3 fiktive Sinus-Eingangsamplitude an einer Schaltung, ab der beim Ausgangssignaldie dritte harmonische Oberwelle so groß ist, wie die Amplitude der Grundwelle. EinMaß für Nichtlinearität.

an_... Steuerleitung vom Digitalteil in den Analogteil

Technische Universität Berlin 12 Abkürzungen 145Institut für Mikroelektronik Digital Kontrollierte Analoge Schaltungen

ASIC Application Specific Integrated Circuit

asin Arcus-Sinus-Funktion (Umkehrfunktion)

b Signal auf der Seite B eines Schalter

b0, b1, b2, ..., bn Sinus-Koeffizienten der Fourier-Reihe

B1/4, B3/4 Treiber (buffer) für die Grenzspannungen V1/4 bzw. V3/4

Big-PMOS Bezeichnung für ein Transmission-Gate, wo der PMOS-Transistor zum Zwecke derLeitwertsanpassung an den NMOS-Transistor eine entsprechend größere Weitebesitzt.

BSIM3v3 MOS-Transistor-Modell der Version 3.3 für Subtresholdbereiche

bzw. beziehungsweise

c Schaltsignal eines Schalter

C Kapazität

c: Bedingung (condition) beim Übergang von einem Zustand zum anderen in einerZustandsmaschine

c0, c1, c2, ..., cn Amplituden der Oberwellen der Fourier-Reihe

c1:, c2:, c3:, ... Übergangsbedingungen mit Priorisierung (condition)

CB Kapazität die als Batterie dient

CCOMP Kompensationskapazität

Cd Verarmungskapazität vom Kanal zum Bulk (depletion)

CDB Drain Bulk Kapazität

CF Rückkoppelkapazität (feedback capacitor)

CGB Gate-Bulk-Kapazität (substrat)

CGD Gate-Drain-Kapazität

CGDch Gate-Drain-Kanalkapazität (channel)

CGDov Gate-Drain-Überlappkapazität (overlap)

CGM Gate-Memory Kapazität

CGS Gate-Source-Kapazität

CGSch Gate-Source-Kanalkapazität (channel)

CGSov Gate-Source-Überlappkapazität (overlap)

CJ flächenspezifische Sperrschichtkapazität (junction)

CJSW umfangsspezifische Sperrschichtkapazität (side wall)

CML Current Mode Logic, Logik mit MOS-Transistoren in denen die Stromaufnahmekeine Schaltspitzen aufweist

CN Abtastkapazität auf negativer Seite

CNenn Nennwert einer Kapazität

comp Vergleicher (comparator)

cos Cosinus-Funktion

COS1, COS2 Kapazitäten für Offset-Kompensation 1. und 2. Ordnung

COX flächenspezifische Gate-Oxid-Kapazität zum Kanal

COV weitenspezifische Überlappungskapazität von Gate mit Source oder Drain

CP Abtastkapazität auf positiver Seite

CPN pn-Sperrschichtkapazität

CPS Poly-Substrat-Kapazität

clk Taktsignal, Clock

CMOS-Logic complementary metal-oxide semiconductor logic

CPU Hauptrecheneinheit (central processing unit)

CS eine geschaltete Kapazität

CSB Source Bulk Kapazität



d0, d1, d2, d3, ... digitale binäre gewichtete Schaltsignale

D2A Umsetzer von digitalen Signalen nach analogen für Mixed-Signal-Simulationen

dB Dezibel

dBc dB unterhalb des Trägersignals (below carrier)

DC Gleichanteil in einem Signal (direct current)

D/A-Umsetzer Umsetzer von Digital nach Analog

DAC Digital to Analog Converter

D-Flipflop Data Flipflop

d. h. das heißt

dP Dotierungskonzentration der P Atome im Halbleiter

DRAM Dynamic Random Access Memory

du Dummy-Schalter

e 2.7182818284..., Basis der natürlichen Exponentialfunktion ex

E0, E1, E2, E3 Elektroden E0 bis E3

ECFT Fehler bei Taktdurchgriff (error clock feed through))

ECFTHRin Fehler bei Taktdurchgriff, wenn die Seite A eines Schalters über einen hochohmi-gen Widerstand RIN getrieben wird

ECL Emitter Coupled Logik, Bipolar Logik-Schaltungen mit Bipolar Transistoren

EEQ Spannungsfehler (error) beim Ladungsausgleich nach Schließen eines Schalters

EINJ Fehler bei Ladungsinjektion (error)

EKV-Modell Enz-Krummenacher-Vittoz Modell für MOS Transistoren

en_shcnt Enable für Zähler (counter) in S&H-Stufe

ESCL Advanced Source Coupled Logic

ESD elektrostatische Entladung (electrostatic discharge)

evtl. eventuell

f a) Frequenz in Hz (frequency); b) f Funktion z. B. f(x)

fΛ(x,x0,x1,y0,y1) Trapezimpulsfunktion durch die Punkte (x0,y0) und (x1,y1)

fΠ(x, weite, mitte) Rechteckimpuls mit bestimmter Weite um einen Mittenwert

f3dB Frequenz, bei der die Verstärkung einer Stufe Signal um 3 dB gesunken ist

ff. folgende

FFT Fast Fourier Transformation

finish_shcnt Zähler der S&H-Stufe ist fertig

fL(t) Funktion zur stückweise linearen Annäherung an eine Cosinus-Funktion

fR(t) Funktion zur rechteckförmigen oder stufenförmigen Annäherung an eine Cosinus-Funktion

fS switching frequency

FSCL Folded-Source-Coupled Logik

g0, g1, g2, ..., gn Koeffizienten der Taylor-Reihe der Funktion VSRC=f(∆V)

ggf. gegebenenfalls

Gl. Gleichung

gm Durchgangsleitwert einer Schaltung (transconductance)

gm0, gm1, ...gmn Koeffizienten der Taylor-Reihe der Funktion IP=f(∆V)

gmC-Filter zeitkontinuierliches Filter aufgebaut aus trimmbaren Durchgangsleitwerten gm(transconductance) und Kapazitäten C

gmOP sehr hohe Transconductance zusammengesetzt aus der Verstärkung eines Operati-onsverstärker mit der Transconductance gm eines nachfolgend angeschlossenenTransistors

GON Leitwert eines Schalter, wenn er geschlossen ist

GSM Global System for Mobile Communications


gsw Leitwert eines Schalt-Transistors

i ganzzahlige Zählvariable z. B. für Summen ΣIC Steuerstrom (control) zur Erzeugung der Grenzspannungen VP_lim und VN_lim

IC Integrated Circuit

Icharge,M digital steuerbare Ladestrom für die Master-Kapazität

Icharge,S digital steuerbare Ladestrom für die Slave-Kapazität

ID Drain Strom

Idischarge,M digital steuerbare Entladestrom für die Master-Kapazität

Idischarge,S digital steuerbare Entladestrom für die Slave-Kapazität

idle_sh Signal was anzeigt, das die Zustandsmaschine der S&H-Stufe in Ruhe ist

II Gesamtstrom einer Differenzeingangsstufe

IIP3 Maß für Nichtlinearität (input interception point third order)

IN Strom im negativen Zweig einer Differenzstufe

IN_lim Grenze (limit) für Strom IN einer Differenzstufe damit eine bestimmte Nichtlinearitätdieser Stufe nicht überschritten wird.

INN Stromspiegelstrom (mirror) zur Erzeugung der Grenzspannungen VN_lim

IP Strom im positiven Zweig einer Differenzstufe

IP_lim Grenze (limit) für Strom IP einer Differenzstufe damit eine bestimmte Nichtlinearitätdieser Stufe nicht überschritten wird.

IPP Stromspiegelstrom (mirror) zur Erzeugung der Grenzspannungen VP_lim

IREF Reference Current

IOUT Output Current

j imaginäre Einheit j2=-1

k a) Boltzmann-Konstante 1.38066⋅10-23 J/K; b) Kopplungsfaktor zwischen benach-barten Spulen

Kap. Kapitel

KP halber Stromkennwert βP für PMOS-Transistoren

KV Diagramm Karnaugh-Veitch-Diagramm zum Auslesen von Logikgleichungen

l ganzzahlige Zählvariable

L a) Länge eines MOS-Transistors (length); b) Induktivität

LED Leuchtdiode (light emitting diode)

LF-Receiver Low Frequency Receiver

Llayout gezeichnete Länge eines Transistors im Layout

LSB Least Significant Bit

LU Länge des Einheitstransistor (unit)

LUswi Länge des Einheitsschalttransistors (unit switch length)

LVS Vergleich zwischen Schaltung und Layout auf gleiche Verbindung (layout versusschematic)

m Stromspiegelfaktor für um ganzzahlige Stromverhältnisse zu erzeugen

M a) Kopplungsinduktivität (zwischen Bonddrähten); b) Aussteuerkonstante, die dieAussteuerung einer gm-Differenzstufe beschreibt und damit die Nichtlinearität die-ser Stufe festlegt. Je größer M desto kleiner die Aussteuerung.

MA Anzahl der Sektionen in der allgemeinen Kennlinie des digital kontrollierten Strom-spiegels

mai Verstärkungszuwachs von Sektion zu Sektion in der allgemeinen Kennlinie des digi-tal kontrollierten Stromspiegels

M(i,N) Steigung des i.-ten Teilstücks einer stückweise linearen Funktion bestehend aus NTeilstücken

MOS Metal Oxid Semiconductor



m_res signal to start the measurement of a resistor

m_gnd signal to start the measurement the offset with input signals connected to ground

Mio. Million

MSB Most Significant Bit

MUX Multiplexer

n a) Substrat-Effekt-Faktor zwischen 1.3 und 1.7; b) Zählvariable für Nummer derOberwellen

N natürliche Zahl einschließlich null (0, 1, 2, 3, 4, 5,...)

nai y-Achsen-Abschnitt am Beginn jeder Sektion der allgemeinen Kennlinie des digitalkontrollierten Stromspiegels

nc Nicht-Schaltsignal eines Schalter

nN Stromspiegelfaktor um negativen Strom des erlaubten Linearitätsbereich einer gm-Stufe festzulegen

NMOS n-Channel MOS-Transistor

n_out nächster Ausgangsvektor nach der steigenden Taktflanke einer Zustandsmaschinemit synchronen Ausgängen (next output)

nra not reset asynchron

nP Stromspiegelfaktor um positiven Strom des erlaubten Linearitätsbereich einer gm-Stufe festzulegen

n_state nächster Zustand nach steigende Taktflanke (next state)

nswi Not Switch Control Signal

OTA Operational Transconductance Amplifier

OVR Überabtastrate (oversampling rate)

P, P1, P2, ... Umfang eines Rechtecks (perimeter)

PCB Platine (printed circuit board)

pd Signal zum Ausschalten des Stromverbrauchs (power down)

PMOS p-Channel MOS-Transistor

Poly Polykristallines Silizium, welches als Gate Anschluss verwendet wird

p_state momentaner Zustand einer Zustandsmaschine (present state)

PSRR power supply rejection ratio, Versorgungsspannungsunterdrückung

PWL stückweise linear (piecewise linear)

ocp10 ... ocp23 Zustände der S&H-Stufe in denen eine Offset-Kompensation durchgeführt wird

os1 ... os4 Schalter für Offset Kompensation

OP Operational Amplifier

QINV Inversion Ladungsträger im Kanal eines MOS-Transistors

r Verhältnis Flächen oder Umfänge (ratio)

R Widerstand (resistor)

R2R spezielles Widerstandsnetzwerk

RF Rückkoppelwiderstand (feedback resistor)

RF-Transmitter Radio Frequency

ri Kleinsignal Innenwiderstand eines Stromspiegels

RIN Innenwiderstand einer Spannungsquelle

RN Widerstand auf negativer Seite

RnI Restfehler der Taylor-Reihenentwicklung der Funktion IP=f(∆V) mit Abbruch der

Reihe nach dem n.-ten Glied

RnV Restfehler der Taylor-Reihenentwicklung der Funktion VSRC=f(∆V) mit Abbruch der

Reihe nach dem n.-ten Glied

RNtune steuerbarer Widerstand auf negativer Seite

RON Widerstand eines Schalter wenn er geschlossen ist


RP Widerstand auf positiver Seite

RPtune steuerbarer Widerstand auf positiver Seite

RREF Referenzwiderstand

RS Resistor to be replaced with a switched capacitor

RS-Flipflop Flipflop mit Reset- und Set-Eingang

rs_shcnt synchroner Reset für Zähler (Counter) in S&H-Stufe

RTL Register Transfer Level

RXDAT Datensignal vom Empfänger (receiver data)

RXENB Signal zum Einschalten des externen Empfängers (receiver enable)

S. Seite

s0, s1, s2, ... a) digitale Steuerleitungen zum Kontrollieren von Schaltern, b) digitale Steuerlei-tungen zur Einstellung der Stromverstärkung im exponentiellen Stromspiegel

S&H Sample and Hold

sample_vbg Schalter um die Bandgap-Spannung abzutasten

sample_vdd Schalter um die Versorgungsspannung abzutasten

sbatt0 ... sbatt9 Zustände (states) in denen die Batteriespannung abgetastet wird

SC Switched Capacitor

sCM Schalter zum Laden (charge) der Master-Kapazität Cmaster

sCS Schalter zum Laden (charge) der Slave-Kapazität Cslave

sDM Schalter zum Entladen (discharge) der Master-Kapazität Cmaster

sDS Schalter zum Entladen (discharge) der Slave-Kapazität Cslave

sgnd Zustand in der Kontrollschaltung der S&H-Hold Stufe, indem der Eingangs auf Ana-log Masse (Ground) gelegt wird)

SI Switched Current

sin Sinus-Funktion

sM8,sM64 Schalter um die Master-Kapazität Cmaster auf den 8-fachen bzw. 64-fachen Wert zuerhöhen

sn Schaltsignal für den negativen Trimm-Strom in Abb. 2.2

sp Schaltsignal für den positiven Trimm-Strom in Abb. 2.2

sPCM Schalter um das Potential an der Ladestromquelle Icharge,M auf den Wert V1/4 zubringen und dort zu „parken“.

sPCS Schalter um das Potential an der Ladestromquelle Icharge,S auf den Wert V1/4 zubringen und dort zu „parken“.

sPDM Schalter um das Potential an der Entladestromquelle Idischarge,M auf den Wert V3/4zu bringen und dort zu „parken“.

sPDS Schalter um das Potential an der Entladestromquelle Idischarge,S auf den Wert V3/4zu bringen und dort zu „parken“.

SOI Silicon on Isolator

sres0 ... sres6 Zustände (states) in denen die Eingangsspannung der S&H-Stufe abgetastet wird.Diese steht für den gemessenen Widerstand

ssig1 ... ssig9 Zustände (states) in denen interne Signalverarbeitung in der S&H-Stufe stattfindet

sS8,sS64 Schalter um die Slave-Kapazität Cslave auf den 8-fachen bzw. 64-fachen Wert zuerhöhen

start_sh Kontrollsignal zum Starten der S&H Zustandsmaschine

swi Switch Control Signal (Abb. 2.1)

swoff Signal zum Ausschalten

swon Signal zum Einschalten

swrise Signal zum Einschalten der steigenden Flanke

swfall Signal zum Ausschalten der fallenden Flanke



t Zeit in Sekunden

T a) Temperatur; b) Periodendauer eines periodischen Signals (time)

T0, T1, T2, T3, ... durchnumerierte Transistoren

TA a) Schalttransistor der zum A-Eingang eines Schalters liegt, b)

TAA Eingangstransistor des allgemeinen stückweise linearen digital kontrolliertenStromspiegels

TAB Offset-Transistor des allgemeinen stückweise linearen digital kontrollierten Strom-spiegels

Tab. Tabelle

TB Schalttransistor der zum B-Eingang eines Schalters liegt

TC Transistor zum Regeln (control) der Grenzspannungen V1/4 und V3/4 (Abb. 5.15)

TCMOS Tank CMOS, Schaltungen mit geregelter Versorgung für Digitalteil um Leistungsauf-nahme zu minimieren

TCNA, TCPA NMOS- und PMOS-Lasttransistor auf der A Seite eines Schalters (charge)

TCNB, TCPB NMOS- und PMOS-Lasttransistor auf der A Seite eines Schalters (charge)

Tcomp0,Tcomp1, ... durchnumerierte Transistoren zur Kompensation der Ladungsträger nach Ladungs-injektion beim Schalten eines Schalters

tdel Verzögerungszeit (delay)

tf falling time

TGATE transmission gate, consist of a NMOS and a PMOS transistor

THD Nichtlinearität (total harmonic distortion)

TI Stromquellentransistor zum Speisen einer Differenzeingangstufe

tinv_rf_min Inverter-Kennwert: minimale Umladezeit Zeit am Ende einer langen Kette aus Mini-malinvertern

TM Einheits-Stromspiegel-Transistor des Spannungsstromwandlers, um matchendeStrom-Levelshifter zu bauen.

TMn, TMp Stromspiegel-Transistoren als aktive Last im negativen und positiven Signalzweigin einer Differenzstufe

TMS Einheits-Stromspiegel-Transistor aus PMOS-Transistoren um Stromsubtrahendenauszubauen (Abb. 5.15)

tN Einschwingzeit, die bei einem Abtastglied abzuwarten ist, damit eine N-Bit Analog-Digital-Wandlung ausreichend genau ist

Tn der n.-te Ausgangstransistor in der Stromspiegel-Sektion für den n.-ten Abschnittder stückweise lineare Funktion

tr rising time

Tref Referenztransistor im Stromspiegel mit Source-Schalter (Abb. 5.8)

TSN NMOS Schalttransistor

TSP PMOS-Schalttransistor

Tswi Schalttransistor im Stromspiegel mit Source-Schalter

Tswi0, Tswi1, ... durchnumerierter Schalttransistor im Stromspiegel mit Source-Schalter für die stu-fenförmige Sinus-Funktion

Tswin der n.-te Transistors der Schalter-Sektion (Abb. 5.8)

tsw_rf_min Schalter-Kennzeit: minimale Zeit in der die Gates eines Schalters mit Dummytransi-storen von einem Minimalinverter umgeladen werden können

TU Einheitstransistor (unit transistor)

TUP Transistor mit größerer Weite als der des Einheitstransistor (plus)

TUswi Einheitsschalttransistor (unit switch transistor)

TVN TVP negativer und positiver Eingangstransistor einer Differenzstufe

TX Ausgangstransistor des allgemeinen stückweise linearen digital kontrolliertenStromspiegels


TXDAT Datensignal zum Sender (transmitter data)

TXENB Signal zum Einschalten des externen Senders (transmitter enable)

u. a. unter anderem

usw. und so weiter

UT Thermospannung, mit dem Zeichen U zur deutlichen Unterscheidung der Schwell-spannung VTH

u. U. unter Umständen

V a) Spannung (voltage), anstelle des deutschen Zeichens U für Spannung; b) dieEinheit Volt

V1/4,V3/4 Grenzspannungen am Differenzeingang einer gm-Stufe, bei der der Strom in einemZweig auf 1/4 des Gesamtstroms gefallen bzw. im anderen Zweig auf 3/4 desGesamtstroms gestiegen ist.

VA Spannung auf der Seite A eines Schalters

VB Spannung auf der Seite B eines Schalters

VBG Bandgap Spannung

VBIASI Spannung zum Beeinflussen (bias) des Gesamtstroms einer Differenzeingangsstufe

VCB Spannung über die Batterie-Kapazität CB

VCM Gleichtaktspannung von zwei differentiellen Signalen VN und VP (common mode)

VCM_ref Gleichtaktreferenzspannung

VD Drain Spannung

VDA, VDB differentielle Spannung auf Seite A bzw. Seite B eines differentiellen Schalters

VDD positive Versorgungsspannung (voltage drain drain)

VDDA positve Versorgungsspannung für Analogteil

VDDD positve Versorgungsspannung für Digitalteil

VEQ Gleichgewichtsspannung, equilibrium

Vfall Bias Spannung für abfallenden Strom

VG Gate Spannung

VGNDA Analoge Ground Referenz Spannung

vgl. vergleiche

Vin, VIN Eingangsspannung

Vinn differentielle negative Eingangsspannung

Vinp differentielle positive Eingangsspannung

vivo in vivo, im Lebendem im Gegensatz zu in vitro im Reagenzglas

VJ pn-Übergangsspannung (Junction)

VHDL VHSIC Hardware Description Language

VHDL-AMS VHDL für Analog Mixed Signal

VHSIC Very High Scale Integrated Circuit

Vmaster Spannung mit dreiecksförmigem Verlauf, die das Timing des Dreiecksgeneratorsvorgibt

VMW1, VMW2 erster und zweiter Spannungsmittelwert in der multifunktionalen Sample&Hold-Stufe

VNA, VNB differentielle negative Spannung auf Seite A bzw. Seite B eines differentiellenSchalters

VN_lim Grenze (limit) für Strom VN am Eingang einer Differenzstufe damit eine bestimmteNichtlinearität dieser Stufe nicht überschritten wird.

Von Bias Spannung bei eingeschaltetem Transistor

Vout Ausgangsspannung

VOUTN differentielle positive Ausgangsspannung

VOUTP differentielle positive Ausgangsspannung



VP a) differentielle positive Spannung, b) Abschnürspannung (Pinch Off)

Vp,diff voltage peak differentiel, Spannungseinheit für differentielle Signale ([3-1] Kap. D)

VP_lim Grenze (limit) für Spannung VP am Eingang einer Differenzstufe damit einebestimmte Nichtlinearität der Stufe nicht überschritten wird.

Vrise Bias Spannung für ansteigenden Strom

VS Source Spannung

Vslave Spannung mit dreiecksförmigem Verlauf, die sich im Timing nach der SpannungVmaster richtet

VSRC Spannung am gemeinsamen Source einer Differenzeingangsstufe

VSRC_err angenommener Regelfehler bei der Source-Spannung VSRC

VSRC_ref Referenzspannung für die zu regelnde Source-Spannung VSRC

VSS negative Versorgungsspannung (voltage source source)

VSSA positve Versorgungsspannung für Analogteil

VSSD positve Versorgungsspannung für Digitalteil

VSS Negative Versorgungsspannung für CMOS-Schaltungen

VTH, VTH0 Schwellspannung (Threshold) und Nenn-Schwellspannung, nicht zu verwechselnmit der Thermospannung UT

W Weite eines MOS-Transistors (width)

Weff effektive physikalische Weite eines MOS-Transistors

Wlayout gezeichnete Weite eines Transistors im Layout

Wn Weite des n.-ten Transistors

WN, WP Weite eines NMOS- bzw. PMOS-Transistors

WT Gesamtweite von N Transistoren (total width))

WTR Weite eines Stromspiegeltransistors im Referenzzweig

WTO Weite eines Stromspiegeltransistors im Ausgangszweig (output)

WU Weite eines Einheitstransistors (unit width)

WUM Weite, die etwas kleiner (minus) ist als die Weite des Einheitstransistors WU

WUP Weite, die etwas größer (plus) ist als die Weite des Einheitstransistors WP

WUP/M Kurzfassung von „WUP bzw. WUM“

x, x1, x2, ... Seitenlänge eines Rechtecks in X-Richtung

Xl Anzahl der Einheitstransistoren die im Ausgangstransistor TX des stückweise linea-ren digital kontrollierten Stromspiegels

y, y1, y2, ... Seitenlänge eines Rechtecks in y-Richtung

z. B. zum Beispiel

Technische Universität Berlin 13 Anmerkungen zur Dissertation 153Institut für Mikroelektronik Digital Kontrollierte Analoge Schaltungen

13 Anmerkungen zur DissertationEs gibt Anmerkungen zur Dissertation, die bestimmte Aspekte der Digital Kontrol-

lierten Analogen Schaltungen im Detail behandeln. Im Internet sind sie zu findenunter http://mikro.ee.tu-berlin.de/.

Folgende Inhalte werden behandelt:

A) Entwurfsprinzipien digitaler Steuerwerke für Analogschaltungen

B) MOS-Transistor-Modell und differentielle Signalpegel

C) Vermeidung der Störeinflüsse des Digitalteils im Analogteil

D) THD für stückweise lineare und stufige Sinus-Funktion

E) Matching-Allgemein

F) Stromspannnungswandler

G) Stromspiegel mit allgemeinem Funktionsverlauf

H) Spice-Parameter 0.8 µm CMOS

DIGITAL KONTROLLIERTE ANALOGE...

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