Handbuch - Siemens AG · nur geringfügige Änderungen für Ihre zusätzlich benötigte Hardware im...

Copyright © Siemens AG 2010. All rights Reserviert. Seite 1 EB 200 Handbuch Änderungen vorbehalten Version 1.1.4

. EB 200 Evaluation Board ERTEC 200

Handbuch


Ausgabe (10/2010)

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Der Inhalt der Druckschrift wurde auf Übereinstimmung mit der beschriebenen Hard- und

Software geprüft. Dennoch können Abweichungen nicht ausgeschlossen werden, so dass wir für

die vollständige Übereinstimmung keine Gewähr übernehmen. Die Angaben in der Druckschrift

werden jedoch regelmäßig überprüft. Notwendige Korrekturen sind in den nachfolgenden

Ausgaben enthalten. Für Verbesserungen und Vorschläge sind wir dankbar.

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Technische Änderungen vorbehalten.


Vorwort

Inhalt des Handbuchs

Detaillierte Beschreibung der einzelnen Funktionsgruppen des EB 200 Stecker- und Jumperbelegungen

Zielgruppe des Handbuchs Dieses Handbuch ist für Hardwareentwickler gedacht die den ERTEC 200 für neue Produkte einsetzen wollen. Erfahrung auf dem Gebiet Prozessoren, Designen von „Embedded Systemen“ und Ethernetkenntnisse sind dazu notwendig.

Für Softwareentwickler dient das Handbuch als Nachschlagewerk. In den Kapiteln 7 und 8 sind die Jumpereinstellungen und Stecker beschrieben, die für Softwaretests (z.B Debugging, Terminalausgaben usw.) benötigt werden.

Aufbau des Handbuchs Das vorliegende Handbuch beschreibt das Evaluation Board ERTEC 200. Es ist wie folgt aufgebaut:

o Kapitel 1 „Einleitung“

o Kapitel 2 Hardwarestruktur des EB 200

o Kapitel 3 Speicheraufteilung des EB 200

o Kapitel 4 Betriebsarten des EB 200

o Kapitel 5 JTAG-Schnittstelle des EB 200

o Kapitel 6 Einstellungen des EB 200

o Kapitel 7 Stecker des EB 200

o Kapitel 8 Jumper des EB 200

o Kapitel 9 Mechanischer Aufbau des EB 200

o Kapitel 10 Begriffs- und Literaturverzeichnis.

Bitte beachten Sie beim Umgang mit Baugruppen die Maßnahmen gegen elektrostatische Aufladung (EGB – Elektrisch gefährdete Bauelemente). Handhabung und Installation der Baugruppe siehe Dokument /3/

Das Handbuch wird bei Bedarf aktualisiert. Den jeweils aktuellen Stand finden Sie im Internet unter http://www.siemens.de/comdec.

Wegweiser Um Ihnen den schnellen Zugriff auf spezielle Informationen zu erleichtern, enthält das Handbuch folgende Zugriffshilfen: o Am Anfang des Handbuchs finden Sie ein vollständiges Inhaltsverzeichnis und jeweils eine Liste aller im

gesamten Handbuch enthaltenen Abbildungen und Tabellen.

o Im Anschluss an die Anhänge finden Sie ein Glossar, in welchem wichtige Fachbegriffe definiert sind, die in diesem Handbuch verwendet werden.

o Hinweise auf weitere Dokumente sind mit Hilfe von Literaturnummern in Schrägstrichen / Nr./ angegeben. Damit können Sie dem Literaturverzeichnis am Ende des Handbuchs den genauen Titel der Dokumente entnehmen.

Weitere Unterstützung Bei Fragen zur Nutzung des beschriebenen Bausteines, die Sie nicht in der Dokumentation beantwortet finden, wenden Sie sich bitte an Ihre Siemens Ansprechpartner in den für Sie zuständigen Vertretungen oder Geschäftsstellen.

Fragen, Anmerkungen und Verbesserungen zum vorliegenden Handbuch bitte schriftlich an die oben angegebene E-Mail-Adresse der Hotline schicken.

Zusätzlich erhalten Sie allgemeine Informationen, aktuelle Produkt – Informationen, FAQ’s und Downloads, die beim Einsatz nützlich sein können, im Internet unter folgenden Link:

http://www.siemens.de/comdec

Technischer Ansprechpartner für Deutschland / weltweit

Siemens AG Automation & Drive

ComDeC

Tel.: 0911/750-2080 Tel.: 0911/750-2078 Fax: 0911/750-2100 E-Mail: [email protected]

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PROFI Interface Center: One Internet Plazza PO Box 4991 Johnson City, TN 37602-4991

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Inhaltsverzeichnis

1 Einleitung ................................................................................................................................7 1.1 Vorgehensweise beim Entwickeln eines eigenen PROFINET IO Device mit ERTEC 200 .................... 7 1.2 Aufbau des EB 200 ................................................................................................................................ 8 1.3 Features des EB 200.............................................................................................................................. 8 1.4 Blockschaltbild des EB 200 .................................................................................................................... 9

2 Hardwarestruktur des EB 200...............................................................................................10 2.1 ERTEC 200 ............................................................................................................................................ 10

2.1.1 Funktionsübersicht............................................................................................................................ 10 2.1.2 Betriebsmodi des EB 200 ................................................................................................................. 11 2.1.3 Bootmodi des EB 200 ....................................................................................................................... 12 2.1.4 ERTEC200 Prozessor und Peripherie .............................................................................................. 13 2.1.5 PCI-Interface .................................................................................................................................... 13 2.1.6 IRT-Switch ........................................................................................................................................ 13 2.1.7 Interruptsystem des EB 200 ............................................................................................................. 13 2.1.8 Externes Memory Interface (EMIF)................................................................................................... 14 2.1.9 Debug- und Trace-Interface.............................................................................................................. 14 2.1.10 Serielle asynchrone Schnittstellen.................................................................................................... 15 2.1.11 General Purpose Interface (GPIO) ................................................................................................... 15

2.2 Speicher auf EB 200 .............................................................................................................................. 18 2.2.1 SDRAM-Interface.............................................................................................................................. 18 2.2.2 SRAM-Interface ................................................................................................................................ 18 2.2.3 Flash-Interface.................................................................................................................................. 18 2.2.4 Serielles Flash/EEPROM.................................................................................................................. 18

2.3 CPLD-Schnittstelle ................................................................................................................................. 19 2.4 Resetsystem des EB 200 ....................................................................................................................... 19

2.4.1 Resettaster ....................................................................................................................................... 20 2.4.2 PCI-Reset ......................................................................................................................................... 20 2.4.3 Watchdog und Software-Reset......................................................................................................... 20

2.5 Taktsystem des EB 200 ......................................................................................................................... 20 2.5.1 Taktversorgung PCI-Interface........................................................................................................... 20 2.5.2 Taktversorgung des EB 200 über einen Quarz................................................................................. 20 2.5.3 Taktversorgung des EB 200 über einen Oszillator ........................................................................... 20 2.5.4 Takt für F-Timer................................................................................................................................ 20

2.6 Ethernetinterface des EB 200 ................................................................................................................ 21 3 Speicheraufteilung EB 200....................................................................................................22

3.1 Memory Mapping.................................................................................................................................... 22 3.2 Detaillierte Speicherbeschreibung.......................................................................................................... 23

4 Betriebsarten des EB 200......................................................................................................25 4.1 Betrieb des EB 200 ohne programmierten Flash ................................................................................... 25 4.2 Betrieb des EB 200 mit programmierten Flash....................................................................................... 25 4.3 Betrieb des EB 200 mit LBU-Betrieb ...................................................................................................... 25

5 JTAG – Schnittstelle ..............................................................................................................26 6 Einstellungen am EB 200 ......................................................................................................27

6.1 Voreinstellung des EMIF-Interface ......................................................................................................... 27 7 Stecker des EB 200 ................................................................................................................28

7.1 PCI-Schnittstelle..................................................................................................................................... 29 7.2 LBU-Schnittstelle.................................................................................................................................... 30 7.3 Externe DC-Spannungsversorgung........................................................................................................ 31 7.4 2-fach Ethernet-Switch ........................................................................................................................... 32 7.5 Serielle asynchrone Schnittstelle ........................................................................................................... 33 7.6 GPIO-Schnittstelle.................................................................................................................................. 34 7.7 Peripherieadapter................................................................................................................................... 35 7.8 Trace-Schnittstelle.................................................................................................................................. 37 7.9 JTAG-Schnittstelle.................................................................................................................................. 38 7.10 JTAG-Programmierschnittstelle für FPGA (Byteblaster) ........................................................................ 38 7.11 Programmierschnittstelle CPLD ............................................................................................................. 39

8 Einstellungen am EB 200 ......................................................................................................39 8.1 Boot-/Konfigurations-Stecker X10 .......................................................................................................... 39


8.2 System-/Konfigurations-Stecker X11...................................................................................................... 40 9 Aufbau des EB 200.................................................................................................................41

9.1 Mechanischer Aufbau............................................................................................................................. 41 9.2 Front- und Anzeigenelement .................................................................................................................. 41

10 Sonstiges ................................................................................................................................43 10.1 Abkürzungen/ Begriffsverzeichnis: ......................................................................................................... 43 10.2 Literaturverzeichnis: ............................................................................................................................... 44

Abbildungsverzeichnis

Abbildung 1: Blockschaltbild des EB 200 ................................................................................................................ 9 Abbildung 2: ERTEC 200-Block-Diagramm........................................................................................................... 10 Abbildung 3: Resetlogik des EB 200 ..................................................................................................................... 19 Abbildung 4: Übersicht Taktsystem des EB 200.................................................................................................... 20 Abbildung 5: Steckerpositionen am EB 200 .......................................................................................................... 28 Abbildung 6: Frontelement des EB 200 ................................................................................................................. 41

Tabellenverzeichnis

Tabelle 1: Auswahl der Betriebsmodi und Systemfunktionen für EB 200 .............................................................. 12 Tabelle 2: Auswahl des Bootmodus für EB 200..................................................................................................... 12 Tabelle 3: IRQ-Interrupts ....................................................................................................................................... 13 Tabelle 4: FIQ-Interrupts ....................................................................................................................................... 14 Tabelle 5: CS-Bereiche des EB 200 ...................................................................................................................... 14 Tabelle 6: GPIO [31:0] am EB 200 ........................................................................................................................ 16 Tabelle 7: GPIO [44:32] am EB 200 als alternative Funktion ................................................................................ 17 Tabelle 8: Übersicht AHB-Master-Slave Zugriffe ................................................................................................... 22 Tabelle 9: Funktionsgruppen mit genutzten Speichersegmenten.......................................................................... 22 Tabelle 10: Detaillierter Speichersegmentaufteilung im EB 200............................................................................ 24 Tabelle 11: Voreinstellung der EMIF-Register am EB 200 .................................................................................... 27 Tabelle 12: Steckerbelegung PCI-Schnittstelle...................................................................................................... 30 Tabelle 13: Steckerbelegung LBU-Schnittstelle..................................................................................................... 31 Tabelle 14: Steckerbelegung externe DC-Versorgung .......................................................................................... 31 Tabelle 15: Steckerbelegung Ethernet-Switch-Schnittstelle (Downlink) ................................................................ 32 Tabelle 16: Steckerbelegung UART ...................................................................................................................... 33 Tabelle 17: Steckerbelegung GPIO[15..0] ............................................................................................................. 34 Tabelle 18: Steckerbelegung GPIO[31..16] ........................................................................................................... 34 Tabelle 19: Steckerbelegung GPIO[44..32] ........................................................................................................... 35 Tabelle 20: Steckerbelegung X30 EMIF Adressbits .............................................................................................. 35 Tabelle 21: Steckerbelegung X31 EMIF Datenbits ................................................................................................ 36 Tabelle 22: Steckerbelegung der Stecker Peripherie-Adapter............................................................................... 36 Tabelle 23: Steckerbelegung Trace-Schnittstelle .................................................................................................. 37 Tabelle 24: Steckerbelegung JTAG-Schnittstelle .................................................................................................. 38 Tabelle 25: Steckerbelegung Byteblaster FPGA-Programmierschnittstelle........................................................... 38 Tabelle 26: Steckerbelegung CPLD-Programmierschnittstelle .............................................................................. 39 Tabelle 27: Stecker X10 für Boot- und teilweisen Konfigurationseinstellungen ..................................................... 39 Tabelle 28: Stecker X11 für Konfigurations- und Systemeinstellungen ................................................................. 40 Tabelle 29: Funktion der Leuchtdioden am Frontelement des EB 200.................................................................. 42


1 Einleitung

Dieses Handbuch beschreibt die Vorgehensweise bei der HW-Entwicklung eines PROFINET IO Devices mit dem ERTEC 200 und die Eigenschaften des Evaluation Board EB 200. Das Evaluation Board EB 200 ist für folgenden Einsatz gedacht:

Es dient als Vorlage für die Entwicklung einer eigenen PROFINET IO Device Hardware. Es unterstützt die Entwicklung und den Test einer eigenen PROFINET IO Device Applikationssoftware Es ermöglicht ggf. den Test der eigenen Hardware auf einem Zusatzboard zusammen mit dem EB 200.

1.1 Vorgehensweise beim Entwickeln eines eigenen PROFINET IO Device mit ERTEC 200

Auf der CD „DK-ERTEC200 PN IO“ befinden sich zwei Schaltpläne: 1. Schaltplan des EB 200 EB200 circuit diagrams.pdf 2. Minimalkonfiguration für ein PROFINET IO Device EB200 AN001 minimal circuit configuration.pdf

Wenn Sie die vorgeschlagene Minimalkonfiguration für ein PROFINET IO Device verwenden, müssen keine bzw. nur geringfügige Änderungen für Ihre zusätzlich benötigte Hardware im Board Support Package (BSP) durchgeführt werden. Das Board Support Package passt das Betriebssystem an die Hardware an, siehe /3/. Vorgehensweise Zur Entwicklung Ihrer eigenden Hardware mit ERTEC200 können Sie entweder

o Ihre Applikationsschaltung über ein Testboard an das EB 200 adaptieren und testen, oder o direkt Ihre komplette Zielhardware mit ERTEC 200 entwickeln und testen.

Bitte beachten Sie bei der Hardwareentwicklung folgende Randbedingungen: Minimaler Speicherausbau

Speichertyp Minimum Empfohlen Flash AMD29DL323GB-90EI/T Fa. AMD 4 MByte 4 MByte SDRAM HYP39S25616DT-7.5 Fa.Infineon 32 MByte 64 MByte

Debug-Schnittstellen für Inbetriebnahme und Test

Sehen Sie auf Ihrer Hardware unbedingt Stecker für die JTAG-Schnittstelle und falls möglich auch für eine serielle Schnittstelle (UART1) des ERTEC 200 vor, um die Inbetriebnahme zu erleichtern.


1.2 Aufbau des EB 200

Das EB 200 ist als PCI-Karte ausgeführt. Das PCI-Interface wird nur zu Baugruppentests verwendet. Das EB 200 wird standardmäßig jedoch als Stand-Alone Baugruppe betrieben. Die Versorgung des EB 200 erfolgt über das im DevKit mitgelieferte externe Stecker-Schaltnetzteil. Für Debugzwecke können die mitgelieferten Kabel sowie der Amontec-JTAG-Debugger angeschlossen werden , wie im nachfolgenden Bild gezeigt:

1.3 Features des EB 200

Neben dem ERTEC 200 mit seinen integrierten Funktionsgruppen sind folgende Elemente auf dem EB 200 vorhanden:

PC-Frontelement mit

o 2 RJ45-Buchsen mit integrierten Magnetics o 2 LED’s Link und Activity pro RJ45-Buchse Optional LED-Anzeige Speed und Duplex o 2 LED’s für zusätzliche Betriebsanzeigen o externe DC-Spannungseinspeisung im Stand-Alone-Betrieb

Flashspeicher 4 MBytes Flashspeicher 512 kBytes gesockelt PLCC32 SDRAM 64 MBytes SRAM 8 MBytes SPI Data-Flash und EPROM Debug- und Traceschnittstelle für ARM946ES-µP RS232-Schnittstelle für Boot, Debugging und Monitoring Konfigurations- und Bootmodi einstellbar über Jumper Verschiedene Betriebsarten des EB 200 einstellbar über Jumper Verschiedene Stecker für externe Beschaltungen


1.4 Blockschaltbild des EB 200

ERTEC200

Trace

DebuggerSYNC

Boot FLASH512kB

(socked)

SDRAM2x32MB(32Bit)

FLASH4MB

(16 Bit)

PCI-Connector

Supply25

MHz

ExternalSupply

LBU

EMIF

GPIO

FX/TX

1,5V3,3V

TX

RX

SPIRS232

JumperJumper KonfigJumper

Boot

CPLD

SPI

2xRJ45mit int.

Magnetics

Peripherie Steckplatzfür Erweiterung

FPGAPCI BridgePCI Target

Datenpfad

PCI MasterDatenpfad

LBU Stecker für direkte LBU Masteranschaltung/MII

Diagnose

SRAM2x4MB(32Bit)

Abbildung 1: Blockschaltbild des EB 200 Hinweis: Auf dem Evaluation Board EB200 ab Hardwarestand ES35, das mit dem Development Kit V3.2.0 und neuer ausgeliefert wird, sind folgende Bausteine nicht mehr bestückt, da diese ohne Funktion sind:

NAND-Flash SMSC-LAN91C111 Ethernet Chip RJ45-Buchse

Das Board ists aber voll kompatibel zur Vorgängerversion ES34 und es bestehen keine Funktionseinschränkungen für PROFINET.


2 Hardwarestruktur des EB 200

2.1 ERTEC 200

2.1.1 Funktionsübersicht

Eine genaue Funktionsbeschreibung des ERTEC 200 kann in den Dokumenten /1/ und /2/ nachgelesen werden. In dieser Beschreibung werden nur die Hauptkomponenten kurz aufgelistet und anhand des Blockschaltbildes dargestellt. Im ERTEC 200 sind folgende 4 AHB-Master integriert:

ARM946E-S mit Trace-/Debugport und leistungsfähigen Interruptcontroller IRT-Switch mit 64 kByte K-RAM für Real-Time-Ethernet Kommunikation Externer Host-Prozessor am LBU-Interface DMA-Controller einkanalig

Den Mastern steht folgende Peripherieblöcke zur Verfügung:

Externes-Memory-Interface (EMIF) mit SDRAM- und SRAM-Controller 2 Ethernetinterface mit integrierten MII-PHYs IO’s über APB-Bridge 45 Bit GPIO UART SPI 3 Timer F-Timer Watchdog Boot-ROM System-Funktion-Register

Durch das Multi-Layer-AHB-Bus-System ist ein weitgehend voneinander unabhängiges Arbeiten der Master möglich. Eine interne Arbitrierlogik verhindert Zugriffskonflikte, wenn mehrere Master auf den gleichen Peripherieblock zugreifen wollen.Die Funktionsgruppen des ERTEC 200 sind im folgenden Blockschaltbild dargestellt:

D M A-C ontroller

AH B/APB Bridge

G PIO

Mas

ter

M aster

P

P

o

r

t

s

7

APB 50M H z / 32 B it

74

LBU / M II + SM I / ETM / G P IO

1 x UART

SPI1Interface

3 x T im er,W atchdog,

F-T im er

AR

M9

cloc

k

50M

Hz

100

MH

z

11

25M Hz

SC-Bus (50M Hz) 32 B it

2-Port Sw itch

Switch Contro l K-SR AM64 kByte

E thernet-Kanal

(Port 0)

E thernet-Kanal(Port 1)

21

20

32

5

G P IO ,U AR T, SPI,T im er,W atchdog,

PH Y0

A H B-W rapper

S lave

M aster

Sla

ve

Sla

ve

2

Sla

ve

Boot-RO M

(8 kByte)

Sla

ve

32

8

1

Test

M ulti-Layer-AHB50 M H z/32B it

M em ory-Controller

(EM IF)

S lave

Inputstage

M U X/Arb.

M UX /A rb.

MU

X/A

rb.

4

Reset

SystemContro l

C lock-U nit

F_C LK

48

LocalBus Unit

16 B it(LBU)

M aster

Input stage

M UX

ERTEC200

M C-PLL S igna lsPH Y

(P ort 0)PHY

(P ort 1)

ARM 946ESw ith

I-Cache (8kByte),D -Cache (4kByte),D -TC M (4kByte)

M aster

7

BS-TAP

JTAG / Debug

AH B-W rapper

M aster

M C -Bus (50M Hz)32 B it

S lave

Inputstage

AR M -Interrupt-C ontro ller

Slave

D ecodeInput stage

Slave

D ecode

1

M II-0

M II-1

PLL

48

SM I

316

16

ExternalM em ory Interface

PH Y1

1

R EF_C LK

ETM Interface

TRAC E_C LK

14

1

13

13

Sla

veS

lave

Sla

ve

Abbildung 2: ERTEC 200-Block-Diagramm


2.1.2 Betriebsmodi des EB 200

Über die Jumper X10.9/10 bis X11.3/4 können verschiedene Konfigurationen am EB 200 eingestellt werden. Die Jumper sind im Kapitel 8 beschrieben. Folgende Konfigurationseinstellungen sind am ERTEC 200 möglich:

CONFIG[6]

X11 3/4 CONFIG[5]

X11 1/2 CONFIG[4] X10 15/16

CONFIG[3] X10 13/14

CONFIG[2] X10 11 /12

CONFIG[1] X10 9/10

Bedeutung

- - - - - 1 REF_CLK tristate - - - - - 0 REF_CLK Ausgang (25MHz)

- 1 - - 0 - LBU = On LBU-CFG: LBU_XWR hat Read/Write-Control

- 0 - - 0 - LBU = On LBU-CFG: separate Read- und Write-Leitung

1 - - - 0 - LBU = On LBU_POL_RDY: LBU_RDY_N ist high-aktiv

0 - - - 0 - LBU = On LBU_POL_RDY: LBU_RDY_N ist low-aktiv

0 1 - - 1 - LBU = Off GPIO44-32 = onint. PHYs = on, ext. MII = PHY-Debugging, ETM9 = off

1 0 - - 1 - LBU = Off GPIO44-32 = onint. PHYs = on, ext. MII = off, ETM9 = on

1 1 - - 1 - LBU = Off GPIO44-32 = onint. PHYs = off, ext. MII = on, ETM9 = off

- - 0 0 - - ARM-Clock 50 MHz - - 0 1 - - ARM-Clock 100 MHz - - 1 0 - - ARM-Clock 150 MHz - - 1 1 - - Reserviert

LBU-Betrieb: CONFIG[2] = 0

Das LBU-Interface ist aktiv für den Zugriff eines Hostprozessorsystems auf interme Komponenten des ERTEC200. IN dieser Betriebsart müssen die internen PHY’s verwendet werden. Ein Debuggen der internen PHY’s und Diagnose über Traceinterface ist in dieser Betriebsart nicht möglich.

MII-Diagnose: CONFIG[2] = 1; CONFIG[5] = 1; CONFIG[6] = 0;

In dieser Betriebsart ist eine Diagnose der Signale zwischen internen PHY’s und IRT-Switch möglich. Zusätzlich stehen die GPIO[44:32] zur Verfügung.

Trace-Betrieb: CONFIG[2] = 1; CONFIG[5] = 0; CONFIG[6] = 1;

In dieser Betriebsart stehen dem Anwender das Traceport und die die GPIO[44:32] zur Verfügung.

X11 5/6 Bedeutung

1 SPI Boot Mode 1 (EEPROM) SPI_CONFIG

0 SPI Boot Mode 2 (Flash)


X11 Pin 15,16 Pin 13,14 Pin 11,12 Pin 9,10 Pin 7,8

Offen = 1 Zu = 0

SYS_Config[4] SYS_Config[3] SYS_Config[2] SYS_Config[1] SYS_Config[0] Bedeutung

- - - 0 0

LBU Mode LBU On interne PHY’s = on externes MII = off ETM-Trace = off GPIO 32-44 = off

- - - 1 0

PHY-Debbuging LBU = off interne PHY’s = on ext. MII = PHY-Debugging ETM-Trace = off GPIO 32-44 = on

- - - 0 1

Trace-Mode LBU = off interne PHY’s = on ext. MII = off ETM-Trace = on GPIO 32-44 = on

- - - 1 1 PCI-LBU Bridge Mode - - 0 - - RS232 = off - - 1 - - RS232 = on - 0 - - - RS485 = off - 1 - - - RS485 = on 0 - - - - Disable GPIO Interrupts 1 - - - - Enable GPIO Interrupts

Tabelle 1: Auswahl der Betriebsmodi und Systemfunktionen für EB 200

2.1.3 Bootmodi des EB 200

Mit den Jumpern X10.1/2 bis X10.7/8 können verschiedene Bootmodi am EB 200 eingestellt werden. Im Bootmodus „SPI“ sind noch zusätzliche Jumpereinstellungen am Stecker X11 5/6 notwendig. Die Jumper sind im Kapitel 8.1 und 8.2 beschrieben. Folgende Download-Modi werden unterstützt:

BOOT[3] X10 7/8

BOOT[2] X10 5/6

BOOT[1] X10 3/4

BOOT[0] X10 1/2

BOOTEN VON

0 0 0 0 Externem ROM 8 Bit Datenbreite 0 0 0 1 Externem ROM16 Bit Datenbreite 0 0 1 0 Reserviert 1 0 0 0 Fast Ext- ROM 8 Bit Datenbreite 1 0 0 1 Fast Ext-ROM 16 Bit Datenbreite 1 0 1 0 Reserviert 0 0 1 1 Reserviert 0 1 0 0 Reserviert 0 1 0 1 SPI1 0 1 1 0 UART 0 1 1 1 LBU 1 0 1 1 Reserviert

Tabelle 2: Auswahl des Bootmodus für EB 200

Für alle Jumper gilt 0 = Jumper gesteckt, 1 = Jumper nicht gesteckt


2.1.4 ERTEC200 Prozessor und Peripherie

Im ERTEC 200 ist der Prozessor ARM946E-S mit Interruptcontroller integriert. Der Prozessor und verschiedene Standardperipherien stehen dem Anwender für seine Applikationen zur Verfügung. Im Einzelnen sind dies folgende Funktionsgruppen:

ARM946E-S Prozessor mit Arbeitsfrequenz 50/100/150MHz über Jumper einstellbar (siehe Betriebsmodi 2.1.2) 8 kByte Instruction-Cache 4 kByte Data-Cache 4 kByte Data TCM JTAG-Schnittstelle für Debuginterface

Interrupt-Controller für asynchrone Ereignisse (16 IRQ- und 8 FIQ-Eingänge) SDRAM-Controller 50 MHz/max. 128 MByte Adressraum (16/32 Bit Datenbreite parametrierbar) SRAM-Controller maximal 4 x 16 MByte (8/16/32 Bit Datenbreite und Timing für alle 4 Bereiche getrennt

parametrierbar) Watchdog-Timer-Unit zur Überwachung von Baugruppenfunktionen Timer-Unit zur Generierung von periodischen Triggerimpulsen F-Timer für fehlersichere Anwendungen GPIO-Ports zur Ansteuerung von LEDs, etc. SPI-Schnittstelle zur Anschaltung von seriellen EEPROM/ Flash UART

2.1.5 PCI-Interface

Im EB 200 ist mit Hilfe eines FPGA eine PCI-Bridge realisiert, die eine Anschaltung an einen PCI-Bus ermöglicht. Das PCI-Interface wird jedoch nur zum Funktionstest des EB 200 verwendet.

2.1.6 IRT-Switch

Der IRT-Switch stellt die notwendigen Funktion für PROFINET IO zur Verfügung. Er beinhaltet folgende Funktionen:

Konfigurationsregister für IRT-Switch 64 kByte K-RAM für RT- und IRT-Kommunikation

Die IRT-Switch-Funktionen sind im Dokument /3/ beschrieben.

2.1.7 Interruptsystem des EB 200

Das EB 200 besitzt zwei Interrupt-Controller-Units die nur vom ARM946E-S angesprochen werden können: IRQ-Controller-Unit mit 16 Eingängen für niederpriore Interrupts FIQ-Controller-Unit mit 8 Eingängen für hochpriore Interrupts

In den folgenden Tabellen sind die IRQ/FIQ – Interruptquellen zusammengestellt.

INTERRUPT # BLOCK-SOURCE

SIGNAL DEFAULT BEMERKUNG

0 Timer0 TIM_INT0 Steigende Flanke Timer 0 1 Timer1 TIM_INT1 Steigende Flanke Timer 1

3:2 GPIO GPIO1/0 Parametrierbar ERTEC 200-Pins GPIO_IO[1:0] 5:4 GPIO GPIO31/30 Parametrierbar ERTEC 200-Pins GPIO_IO[31:30] 6 Timer2 TIM_INT2 Steigende Flanke Timer 2 7 -- -- -- Reserviert 8 UART UARTINTR High Pegel Sammel-Interrupt UART 9 PHY0/1 P1/2_INTERP Steigende Flanke Interrupt vom PHY1/2

10 SPI1 SSPINTR Steigende Flanke SPI1 Sammel-Interrupt 11 SPI1 SSPRORINTR Steigende Flanke SPI1 Receive Overrun Interrupt 12 IRTE-Switch-

Contr. IRQ0_SP Steigende Flanke Highpriorer IRTE-Interrupt

13 IRTE-Switch-Contr.

IRQ1_SP Steigende Flanke Lowpriorer IRTE-Interrupt

14 -- -- -- Reserviert 15 DMA DMA_INTR Steigende Flanke DMA-Controller, DMA-Transfer beendet

Tabelle 3: IRQ-Interrupts


FIQ # BLOCK-SOURCE

SIGNAL DEFAULT BEMERKUNG

0 Watchdog Steigende Flanke Watchdog 0 – Timer ist abgelaufen 1 APB_Bus Steigende Flanke Zugriff nicht vorhandene Adresse am APB 2 Multilayer_AHB Steigende Flanke Zugriff nicht vorhandene Adresse am AHB 3 PLL-Stat-

Register im SCRB

Steigende Flanke Sammel-Interrupt von: - Peripherie-QVZ (EMIF: Memory

Controller) - PLL-Loss-State - PLL-Lock-State s. System Control Register PLL_STAT_REG

4 ARM-Prozessor COMMRX Steigende Flanke Interrupt für Comm Channel (Receive) 5 ARM-Prozessor COMMTX Steigende Flanke Interrupt für Comm Channel (Transmit) 6 Wahlweise Wahlweise

IRQ[15:0] Steigende Flanke frei programmierbare IRQ-Quelle

7 Wahlweise Wahlweise IRQ[15:0]

Steigende Flanke frei programmierbare IRQ-Quelle

Tabelle 4: FIQ-Interrupts

2.1.8 Externes Memory Interface (EMIF)

An das externe Memory Interface können SDRAMs, SRAMs und beliebige Peripheriebausteine angeschlossen werden. Es stehen insgesamt 5 Chip-Select-Leitungen zur Verfügung:

1 CS-Leitung für SDRAM mit 16/32 Bit Datenbreite 4 CS-Leitungen für asynchrone Speicher und Peripherie mit 8/16/32 Bit Datenbreite und

parametrierbaren Timing. Das EB 200 verfügt über einen gesockelten Bootflash um im Stand-Alone-Betrieb eine einfaches Firmwareupdate zu ermöglichen. Das Bootmedium wird immer am Chip-Select-Signal CS_PER0_N erwartet. Per Boot-Jumper X10 = „Externer ROM 8 Bit Datenbreite“ (siehe Kapitel 8) wird der gesockelte Bootflash mit CS_PER0_N angesprochen. Der 4 MByte große Firmwareflash wird dann mit CS_PER1_N selektiert. Wird das EB 200 mit einem Debugger (ICE) betrieben, dann kann auf den Bootflash verzichtet werden, da der Firmewareflash direkt programmiert werden kann. Folgende Bausteine des EB 200 sind mit den Chip-Select-Leitungen selektierbar: Chipselect Peripherie Funktion Flash-Boot 8Bit Flash-Boot 16Bit CS_PER0_N Bootflash / FLASH 512kByte (8 Bit)

fixed Waitstates 4MByte (16 Bit) fixed Waitstates

CS_PER1_N FLASH / SRAM 4MByte (16 Bit) fixed Waitstates

8MByte (32 Bit) fixed Waitstates

CS_PER2_N CPLD, Ethernet, Externe Peripherie

16MByte (32 Bit) fixed Waitstates

CS_PER3_N FPGA für Zugriffe in das PC-Hostsystem

16MByte (32 Bit) Readytiming

CS_SDRAM_N SDRAM 64MByte

Tabelle 5: CS-Bereiche des EB 200

Die Größe der Chip-Select-Bereiche von CS_PER0_N - CS_PER3_N sind auf 16 MByte festgelegt. Die oben angegebenen Speicherbereiche erscheinen entsprechend oft gespiegelt. Der SDRAM kann funktionell als Dual-Port-RAM betrachtet werden, da durch die Multimasterfähigkeit des ERTEC 200 sowohl LBU-Interface, IRT-Switch und ARM946E-S Zugriff auf den Speicher haben.

2.1.9 Debug- und Trace-Interface

Im ERTEC 200 kann die ETM-Macro-Zelle des ARM946E-S als Debug- und Traceinterface eingesetzt werden. Mit diesem Interface kann die auf dem ARM946E-S ablaufende Anwendersoftware und die Anwenderdaten analysiert und aufgezeichnet werden. Das ETM-Modul ist ein von ARM empfohlenes Standardmodul an dem verschiedene verfügbare Debugger lauffähig sind. Wird das Traceinterface genutzt, dann steht das LBU-Interface


nicht zur Verfügung (Konfigurationseinstellung „Trace On“ siehe Kapitel 2.1.2). Wird das Traceinterface genutzt, dann muss mit dem Debugger die notwendige Parametrierung der ETM-Macro-Zelle durchgeführt werden, damit die benötigten Pins auf Tracefunktionalität geschaltet werden. Die ETM-Macro-Zelle ist im Dokument /9/ und /10/ beschrieben.

2.1.10 Serielle asynchrone Schnittstellen

Das EB 200 verfügt über eine RS232-Schnittstelle mit einem 9-pol. SUB-D-Stecker mit der Bezeichnung X7. Es sind nur die Signale RxD und TxD herausgeführt. Die Schnittstelle kann über den Jumper X11 11/12 (SYS_CONFIG[2]) deaktiviert werden (siehe dazu Kapitel 2.1.2).

2.1.11 General Purpose Interface (GPIO)

Das GPIO-Interface des ERTEC 200 besteht aus 45 I/Os, die in zwei Gruppen aufgeteilt sind. Die GPIOs[31:0] sind über den APB-Bus mit verschiedenen alternativen Funktiosblöcken gemultiplexed. Die GPIO’s[31,30,1,0] können als interruptfähige Eingänge genutzt werden. Die GPIOs[44:32] sind alternativ zum LBU-Interface über die Konfigurationseinstellung selektierbar (siehe Kapitel 2.1.2). Signalname Funktion 1

Alternative Funktion 2



Nutzung (Default)

GPIO0 P1-DUPLEX_N-LED

GPIO (interruptfähig)

GPIO1 P2-DUPLEX_N-LED

GPIO (interruptfähig)

GPIO2 P1-SPEED_N-100LED (TX/FX)

Bus Fehler-LED

GPIO3 P2-SPEED_N-100LED (TX/FX)

Sync Fehler-LED

GPIO4 P1-LINK_N-LED Link Port1 LED GPIO5 P2-LINK_N-LED Link Port2 LED GPIO6 P1-RX_N-LED P1-TX_N-LED P1-ACTIVE_N

-LED Activity Port1 LED

GPIO7 P2-RX_N-LED P2-TX_N-LED P2-ACTIVE_N -LED

Activity Port2 LED

GPIO8 UART_TXD UART (Transmit Data, O)

GPIO9 UART_RXD UART (Receive Data, I)

GPIO10 UART_DCD_N GPIO

GPIO11 UART_DSR_N GPIO

GPIO12 UART_CTS_N GPIO

GPIO13 IRTE_TRIG_ TRACE_UNIT

GPIO

GPIO14 DBGACK

GPIO

GPIO15 WD_WDOUT0_N

GPIO

GPIO16 SPI1_SSPCTLOE GPIO

GPIO17 SPI1_SSPOE GPIO

GPIO18 SPI1_SSPRXD SPI1 (Receive Data; I)

GPIO19 SPI1_SSPTXD SPI1 (Transmit Data; O)

GPIO20 SPI1_SCLKOUT SPI1 (ClkOut Master; O)

GPIO21 SPI1_SFRMOUT GPIO

GPIO22 SPI1_SFRMIN DBGACK GPIO



Signalname Funktion 1




Nutzung (Default)

Bei SPI Bootmode (Einstellung siehe Tabelle 2) wird dieser GPIO als Chip Select für den SPI-Data-Flash oder SPI-EEPROM genutzt

GPIO23 SPI_SCLKIN IRTE_TRIG_ TRACE_UNIT

IRT-SYNC DIR (O)

GPIO24 PLL_EXT_IN_N

IRT-SYNC Input

GPIO25 TGEN_OUT1_N

IRT-SYNC Output

GPIO26 TGEN_OUT2_N

GPIO

GPIO27 TGEN_OUT3_N

GPIO

GPIO28 TGEN_OUT4_N

GPIO

GPIO29 TGEN_OUT5_N

CPLD-TDO Input

GPIO30 TGEN_OUT6_N ETH-INT (Ethernet-Interrupt)

GPIO31 DBGREQ EXT-INT (Externer Interrupt)

Tabelle 6: GPIO [31:0] am EB 200

Signalname Function 1

LBU Config(6,5,2)

= xx0b

Alternative Funktion 2PHY-Debug

Config(6,5,2) = 011b

Alternative Funktion 3 ETM-Trace

Config(6,5,2)= 101b

Alternative Funktion 4 Reserviert

Config(6,5,2)= 111b

IO-Funktion (Reset: siehe

CONFIG (6,5,2))

Int. Pull-

Bemerkung

LBU_A16 GPIO32 GPIO32 I/B/B (GPIO:I) up LBU oder GPIO LBU_A17 GPIO33 GPIO33 I/B/B (GPIO:I) up LBU oder GPIO LBU_A18 GPIO34 GPIO34 I/B/B (GPIO:I) up LBU oder GPIO LBU_A19 GPIO35 GPIO35 I/B/B (GPIO:I) up LBU oder GPIO LBU_A20 GPIO36 GPIO36 I/B/B (GPIO:I) up LBU oder GPIO LBU_SEG_0 GPIO37 GPIO37 I/B/B (GPIO:I) up LBU oder GPIO LBU_SEG_1 GPIO38 GPIO38 I/B/B (GPIO:I) up LBU oder GPIO LBU_CS_R_N GPIO39 GPIO39 I/B/B (GPIO:I) up LBU oder GPIO

LBU-Mode: Chip Select für Zugriffe auf Paging- Konfigurations-Register

LBU CS_M_N GPIO40 GPIO40 I/B/B (GPIO:I) up LBU oder GPIO LBU-Mode: Chip Select für ERTEC200-Resourcen

LBU_D15 GPIO41 GPIO41 B/B/B (GPIO:I) up LBU oder GPIO LBU_RDY_N GPIO42 GPIO42 O/B/B (GPIO:I) up LBU oder GPIO

LBU-Mode: LBU Ready-Signal: Polarität abhängig von Input-Pin LBU_POL_RDY; Output (Treiber immer enabled);

LBU_IRQ0_N GPIO43 GPIO43 O/B/B (GPIO:I) up LBU oder GPIO LBU-Mode: Low aktiver Interrupt; Kein Open Drain

LBU_IRQ1_N GPIO44 GPIO44 O/B/B (GPIO:I) up LBU oder GPIO LBU-Mode: Low aktiver Interrupt; Kein Open Drain

Tabelle 7: GPIO [44:32] am EB 200 als alternative Funktion

Signalbeschreibung: I: Input O: Output B: Bi-Direktional P: Power Supply Up: internal Pullup Dn: internal Pulldown (I): Zustand während Reset _N am Ende des Signalnamens bedeutet: Signal ist Low-Aktiv Beispiel: LBU_IRQ0_N

Beispiel IO-Funktion: B/O/O/I/ (I) Funktion 1 = Bidirektional, Funktion 2 = Output, Funktion 3 = Output, Funktion 4 = Input, (I) = IO-Funktion während RESET = Input Hinweis: Auf dem EB200 können die GPIO[44:32] nur als Eingänge genutzt werden, wenn die Alternativfunktion 2 oder 3 ausgewählt wird.


2.2 Speicher auf EB 200

Folgende Speichertypen stehen auf dem Evaluation Board EB 200 zur Verfügung:

2.2.1 SDRAM-Interface

Das SDRAM-Interface besteht aus 2 Bausteinen des Typs HYP39S25616DT-7.5 von Infineon. Speichergröße 64 MByte 32-Bit Datenbreite Taktfrequenz 50 MHz

2.2.2 SRAM-Interface

Das SRAM-Interface besteht aus 2 Bausteinen des Typs KF3216U6M-EF700000 von der Fa. Samsung. Speichergröße 8 MByte 32-Bit Datenbreite

2.2.3 Flash-Interface

Bei dem Flash-Interface werden zwei unterschiedliche Flashtypen eingesetzt: 1. gesockelter Bootflash

Typ AM29LV040B-90JC von der Fa. AMD Speichergröße 512 kByte 8-Bit Datenbreite Laden der Firmware über Programmer möglich keine Hostanschaltung zum Laden der Firmware notwendig

2. Boot/Anwenderflash

Typ AMD29DL323GB-90EI/Tvon der Fa. AMD Speichergröße 4 MByte 16-Bit Datenbreite Programmierung erfolgt über JTAG Vorgesehen für Anwendungen die direkt aus dem Flash arbeiten

2.2.4 Serielles Flash/EEPROM

Der ERTEC 200 unterstützt im Boot-Modus „Booten von SPI“ folgende Typen: serielles Daten-Flash 128kByte Typ AT45DB011 von der Fa. ATMEL serielles EEPROM 64 kByte Typ AT25HP512 von der Fa. ATMEL

Folgende Jumpereinstellungen sind notwendig:

SPI Baustein-Typ (siehe Beschreibung X11/5,6 im Kapitel 2.1.2). SPI-Boot (siehe Beschreibung X10 im Kapitel 2.1.3).

Zum SPI-Boot werden GPIO[22] und GPIO[23] von der Bootsoftware benutzt. Mit GPIO[22] wird der Chip-Select der SPI-Bausteine aktiviert, mit GPIO[23] wird der SPI Bootmode ausgewählt.


2.3 CPLD-Schnittstelle

Auf dem EB 200 ist ein CPLDs der Fa. Lattice vom Typ LC4256C integriert. Mit dem CPLD werden folgende Funktionen realisiert:

Serielle Speicherbausteine Ansteuerung Boot-/Normalbetrieb Anschluß und Auswahl der Bootkonfiguration Anschluß und Auswahl der Systemkonfiguration Generierung der verschiedenen Boot-Chip-Selects Interrupts der Ethernet-Controller weiterleiten Readyanpassung für externe Busanschaltung Hardwareausgabestand

Die Programmierung des CPLD kann über die JTAG-Schnittstelle X63 erfolgen (Beschreibung siehe Kapitel 7.11).

2.4 Resetsystem des EB 200

Beim Resetsystem des EB 200 unterscheiden wir 3 Resetpfade: Power On Reset:

Dieser Reset wird beim Spannungshochlauf und mit dem integrierten Resettaster auf dem EB 200 generiert. Das Signal RESET_N wirkt auf folgende Funktionseinheiten.

Zurücksetzen der ERTEC 200-Logik bis auf PCI/LBU-Seite Ausgang PHY_RES_N wird aktiviert diskrete PHYs werden zurückgesetzt Ausgang SRST_N wird aktiviert Debuglogik wird zurückgesetzt Ausgang RESET_N ist auf Peripheriesteckplatz verdrahtet

Host - Reset:

Wird das EB 200 mit einem aktiven Host betrieben, dann wirkt der angeschlossene Host-Reset wie das Signal RESET_N. Die Auswirkungen des Host-Reset sind die gleichen wie beim Power On Reset.

Reset des Debuginterfaces:

Das Debuginterface ist mit den beiden Resetsignalen SRST_N und TRST_N des EB 200 verbunden. Dadurch kann der Debugger den Reset folgender Funktionsgruppen auslösen und überwachen.

Zurücksetzen der ERTEC 200-Logik bis auf Host – Seite (LBU-Interface) Ausgang PHY_RES_N wird aktiviert diskrete PHYs werden zurückgesetzt

Der Hardware-Reset steht nach Spannungshochlauf für mindestens 20 ms aktiv an.

Reset-Controller

1

1

ERTEC200

TRST_N

RESET_NSV5V/3,3V

JTAG-Interface

PORES_N

SV3,3V/1,5V

ResetTaster

PCI-Interface

3,3V

LBU-Steckplatz

MII-Ethernetphys

Peripherie-Steckplatz

SRST_N RES_PHY_N

Abbildung 3: Resetlogik des EB 200


2.4.1 Resettaster

Das EB 200 verfügt über einen Resettaster, der einen manuellen Reset des EB 200 auslöst, ohne dass die Spannungsversorgung entfernt wird.

2.4.2 PCI-Reset

Im PCI-Betrieb wird das Evaluation Board direkt vom Host-Reset gesteuert.

2.4.3 Watchdog und Software-Reset

Weitere Resetereignisse können durch den Watchdog oder einem Softwarereset ausgelöst werden. Beide Resetereignisse haben die gleiche Auswirkung wie ein Debug-Reset.

2.5 Taktsystem des EB 200

2.5.1 Taktversorgung PCI-Interface

Das PCI-Interface des EB 200 wird vom PCI-Bus mit 33MHz versorgt.

2.5.2 Taktversorgung des EB 200 über einen Quarz

Standardmäßig wird das EB 200 mit einem 25 MHz Quarz über die beiden ERTEC 200-Pins CLKP_A und CLKP_B versorgt.

2.5.3 Taktversorgung des EB 200 über einen Oszillator

Optional kann das EB 200 auch mit einem Oszillatortakt versorgt werden. In diesem Fall wird der 25MHz Takt am ERTEC 200-Pin CLKP_A eingespeist. In beiden Fällen kann über den Taktausgang REF_CLK der im ERTEC 200 erzeugte 25MHz Takt zur Versorgung von externen PHYs verwendet werden.Folgende Takte werden von einer internen PLL erzeugt:

Arbeitstakt für ARM946E-S 50/100/150 MHz Takt für Isochronregelung 100 MHz Takt für SDRAM-Interface 50 MHz

ER TEC 200

S D R A M

S D R A M

SD R A M _C LK50M H z

PC I S tecker

P C I_C LK33M H z

25M H z F_C LK(1M H z)

C P LD

O ptional25M H z

O szilla tor

FP G A

Abbildung 4: Übersicht Taktsystem des EB 200

2.5.4 Takt für F-Timer

Auf dem EB 200 wird über ein CPLD ein separater Takt von 1 MHz für den F-Timer generiert.


2.6 Ethernetinterface des EB 200

Das EB 200 Ethernetinterface wird als 2-fach elektrische Anschaltung (Tx) ausgeführt. Die PHYs haben folgende Funktionalität:

Übertragungsrate 100MBit Vollduplex MDI/ MDI-X Autocrossover Autopolarity Link und Activity-LED Funktionalität

Nach Reset des EB 200 sind die PHYs inaktiv und müssen erst per Software aktiviert werden. Die PHYs sind über Übertrager an 2 RJ45 Ethernetbuchsen angeschlossen. Pro RJ45-Buchse sind 2 LEDs zur Anzeige von Link und Aktivity integriert.


3 Speicheraufteilung EB 200

Im folgenden Kapitel wird der Adressraum des EB 200 aus Sicht der vier AHB-Master beschrieben. Die folgende Tabelle zeigt die möglichen Zugriffe der Master auf die Slaves.

AHB-Master-Slave-Kopplung Slave

Master

APB Slave 1

EMIF Slave 2

DMA Slave 3

IRT Slave 4

INT-Control Slave 5

ARM X X X X X

IRT X

DMA X X

LBU X X X

Tabelle 8: Übersicht AHB-Master-Slave Zugriffe

3.1 Memory Mapping

Die 4 AHB-Master des ERTEC 200 nutzen den Memory-Bereich unterschiedlich. In der folgenden Tabelle sind die genutzten Speichersegmente dargestellt:

Start- und Endadresse

Seg. Funktionsbereich

für ARM9 Funktionsbereich

für IRTE Funktionsbereich

für LBU Funktionsbereich

für DMA

0000 0000

0FFF FFFF

0

Boot ROM(0-8kB) EMIF-SDRAM

(0-128MB) EMIF-Memory

(0-64MB) D-TCM(4kB)

locked I-Cache (2/4/6kB)



(0-64MB)



(0-64MB)



(0-64MB)

1000 0000

1FFF FFFF 1

IRT-Switch-Controller

IRT-Switch- Controller

IRT-Switch- Controller

Not used

2000 0000

2FFF FFFF 2 EMIF (SDRAM) EMIF (SDRAM) EMIF (SDRAM) EMIF (SDRAM)

3000 0000

3FFF FFFF 3

EMIF ( Area: Bank 0-3)




4000 0000

4FFF FFFF 4

alle APB Makros incl. Boot-ROM

Not used alle APB Makros incl. Boot-ROM

alle APB Makros incl. Boot-ROM

5000 0000

5FFF FFFF 5 ARM-ICU Not used Not used Not used

6000 0000

6FFF FFFF 6 Not used Not used Not used Not used

7000 0000

7FFF FFFF 7 EMIF-Register Not used EMIF-Register Not used

8000 0000

8FFF FFFF 8 DMA Not used Not used Not used

9000 0000

FFFF FFFF 9 - 15 Not used Not used Not used Not used

Tabelle 9: Funktionsgruppen mit genutzten Speichersegmenten


Das D-TCM mit einer Größe von max. 4kByte kann auf einen beliebigen alignten Adressbereich eingeblendet werden. Der ARM946E-S greift dann unter diesem Adressbereich in das D-TCM und nicht auf den AHB-Bus zu Auch der locked I-Cache von 2/4/6 kByte kann auf einen beliebigen alignten Adressbereich eingeblendet werden. Auf beide Adressbereiche hat nur der ARM946E-S Zugriffsmöglichkeiten. IRT-Zugriffe auf den KRAM gehen nicht über den AHB-Bus. Diese Zugriffe sind im IRT-Switch-Controller realisiert. Der KRAM ist ab dem Speicherbereich 0x1010_0000 ansprechbar. Ein Zugriff in den nicht erlaubten Registerbereich wird durch eine IRT interne Fehlersignalisierung und nicht durch einen AHB-Quittungsverzug-Error erkannt.

3.2 Detaillierte Speicherbeschreibung

In der folgenden Tabelle sind die Speichersegmente genauer beschrieben. Gespiegelte Segmente sollten für eine spätere kompatible Erweiterung des Speichers nicht zur Adressierung verwendet werden.

Segment Contents Größe Adressbereich Beschreibung

0

Boot-ROM (0-8kB) oder EMIF-SDRAM (0-128MB) oder EMIF-Memory(0-64MB) oder Locked I-Cache (2/4/6kB)

256 MB 0000_0000 - 0FFF_FFFF

Nach Reset: Boot-ROM (8kB physikal.; Memory-Swap=00b); Nach Memory-Swap: EMIF-SDRAM (128MB physikal.; Memory-Swap=01b); oder EMIF-Memory (64MB physikal.; Memory-Swap=10b); Aus ARM9-Sicht kann ein Locked I-Cache (2/4/6k) bzw. ein D-TCM (4k)eingeblendet werden.

1 IRT-Switch 256 MB 1000_0000 - 1FFF_FFFF

2 MB physikalisch; 27 * gespiegelt; - 0-1MB für IRT-Register - 1-2MB für KRAM

2 EMIF (SDRAM) 256 MB 2000_0000 - 2FFF_FFFF

64 MByte werden gespiegelt

3 EMIF Peripheral Bank 0

16 MB 3000_0000 - 30FF_FFFF

siehe Tabelle 5

EMIF Peripheral Bank 1

16 MB 3100_0000 - 31FF_FFFF

siehe Tabelle 5


4 MB 3200_0000 – 323F_FFFF

CPLD (Register)


2 MB 3240_0000 - 325F_FFFF

Ethernetcontroller SMSC91C111 Register


2 MB 3260_0000 - 327F_FFFF

Ethernetcontroller SMSC91C111 Datenbuffer


8 MB 3280_0000 - 32FF_FFFF

Externe Peripherie- und Speichererweiterung


16 MB 3300_0000 - 33FF_FFFF

Bei Anschaltung eines kleineren Devices Spiegelung über die gesamten 16 MB

Not used 3400_0000 - 3FFF_FFFF

4 Internal Boot-ROM 8 kB 4000_0000- 4000_1FFF

8 kByte physikalisch

Timer 0 - 2 256 Byte 4000_2000 - 4000_20FF

32 Byte physikalisch


Segment Contents Größe Adressbereich Beschreibung

Watchdog 256 Byte 4000_2100 - 4000_21FF


SPI 256 Byte 4000_2200 - 4000_22FF


UART1 256 Byte 4000_2300 - 4000_23FF


Not used 256 Byte 4000_2400 - 4000_24FF


GPIO 256 Byte 4000_2500 - 4000_25FF


System-Control-Register-Block

256 Byte 4000_2600 - 4000_26FF

164 Byte physikalisch System Registerblock ERTEC 200

F-Counter 256 Byte 4000_2700 - 4000_27FF

8 Byte physikalisch

Not used 4000_2800- 4000_FFFF

Not used 4001_0000-4FFF_FFFF

5 ARM-ICU 256 MB 5000_0000- 5FFF_FFFF

ARM – Interrupt-Controller 128 Byte physikalisch

6 Not used 256 MB 6000_0000- 6FFF_FFFF

7 EMIF-Register 256 MB 7000_0000- 7FFF_FFFF

Steuer-Register für external Memory-Interface64 Byte physikalisch

8 DMA-Register 256 MB 8000_0000- FFFF_FFFF

DMA-Controller 16 Byte physikalisch

9 - 15 Not used 1,75 GB 9000_0000- FFFF_FFFF

Tabelle 10: Detaillierter Speichersegmentaufteilung im EB 200

Eine detaillierte Beschreibung der Peripherie-Register für die Segmente 4 – 8 ist im Dokument /2/ nachzulesen.


4 Betriebsarten des EB 200

Das EB 200 wird im Stand Alone Mode betrieben. Die Spannungsversorgung der Baugruppe erfolgt mit einem externen Steckernetzteil am Stecker X2 mit einer geregelten Spannung von 6 – 9 Volt/ 1,5 Ampere.

4.1 Betrieb des EB 200 ohne programmierten Flash

Diese Betriebsart wird z.B. dann verwendet, wenn das Evaluation Board EB 200 mit einem Debugger betrieben wird. Nach dem Einschalten übernimmt der Debugger die Steuerung des EB 200. Die Parametrierung der notwendigen Register und das Laden der Anwendersoftware erfolgt dann durch den Anwender über das Debugtool.

4.2 Betrieb des EB 200 mit programmierten Flash

Ist im EB 200 ein programmiertes Flash vorhanden, so erkennt dies die Bootsoftware, die nach dem Hochlauf des EB 200 gestartet wird, anhand eines eingetragenen Flash-Image. Die Bootsoftware verzweigt dann sofort in die im Flash befindliche Anwendersoftware. Ein Debugging ist dann über die serielle RS232-Schnittstelle oder über den Debug-Ethernetport möglich.

4.3 Betrieb des EB 200 mit LBU-Betrieb

Wird das EB 200 im LBU-Mode betrieben, so sind folgende Vorkehrungen durch den Anwender vorzusehen: Bereitstellen eines HW-Reset vom Host Bereitstellen der Versorgungsspannung 5 Volt und ausreichende Masseverbindung zwischen EB 200

und Host. Konfiguration des EB 200 für LBU-Mode am Stecker X11 (siehe Kapitel 2.1.2) Konfiguration des ausgewähltewn Bootmodes am Stecker X11 (siehe Kapitel 2.1.2)

Wird als Bootmodus LBU-Boot verwendet, dann müssen lokal keine Flashes programmiert sein, da der Hochlauf durch den Host gesteuert ablaufen kann.


5 JTAG – Schnittstelle

Mit dem JTAG-Interface des EB 200 können mehrere Funktionen der Baugruppe durchgeführt werden: Debugging des EB 200 am Stecker X61 (siehe Beschaltung 1) Boundary Scan aller Boundary-Scan fähigen ICs am Stecker X61 (siehe Beschaltung 1) Die Auswahl Debugging oder Boundary Scan wird mit dem ERTEC 200 Eingang TAP_SEL eingestellt.

TAP_SEL = High BS disable Debugging selektiert. TAP_SEL = Low BS enable Boundary Scan selektiert.

Zusätzlich zum Debuggen des EB 200 kann auch die integrierte Tracefunktion des ERTEC 200 genutzt werden. Dazu stehen unterschiedliche Stecker zur Verfügung:

X61 20 pol. Stiftstecker nach Vorgaben der ARM ETM9 Macro Cell für Debug-Funktionalität X60 38 pol. Mictor-Stecker für Debug- und Tracefunktionen

Folgende Einstellungen am Stecker X10 und X11 sind notwendig:

Das ETM9 Modul muß freigegeben sein CONFIG[6,5,2] = 101 b (siehe Kapitel 2.1.2). Pin EN_TRACE_GPIO_N = High mit SYS_CONFIG[1:0] = 01 b (siehe Kapitel 2.1.2)

dadurch wird der Traceport über die Busswitches D4 u. D5 von der übrigen Logik abgetrennt. Folgende Firmen haben Debugger und Tracemodule für den ARM946E in ihrem Programm:

Fa. Lauterbach (JTAG-Debugger/Power Trace für ARM9) Fa. Hitex (Tanto für ARM, Tanto Trace Port) Fa. ARM (RealView ICE/Debugger) etc.

Beschreibung der ETM9 Macro Cell siehe /6/. Beschreibung Multi-ICE siehe /7/. Beschreibung IEEE Standard Test und Boundary Scan siehe /8/. Hinweis: Am Stecker X61 (JTAG-Interface) sind DBGRQ (Pin17) und DBGACK (Pin19) Default nicht verwendet (siehe 7.9). Das Signal „DBGACK“ ist nicht am Stecker X61 Pin19 angeschlossen. Fälschlicherweise wurde das Signal „ETMEXTIN1“ am Stecker X61 Pin19 angeschlossen. Wenn Sie die DBGACK Funktion am JTAG Stecker X61 benötigen, dann müssen Sie an Ihrem Evaluation Board EB200 die Verdrahtung entsprechend ändern.


6 Einstellungen am EB 200

In diesem Kapitel werden verschiedene Registergruppen und die Parameter der CPLDs beschrieben, die defaultmäßig auf dem EB 200 vorbelegt sind.

6.1 Voreinstellung des EMIF-Interface

Folgende Einstellungen werden an den Registern des Externen Memory Interface eingestellt. Die Beschreibung der ERTEC 200 - Register ist im Dokument /2/ nachzulesen.

Register Adresse Datum Bemerkung

Async Wait Cycle Config 0x7000_0004 0x4000_0080 RDY_PER_N = 1; Max_Ext_Wait = 128 (0x80) x 16 = 2048 AHB Takte

SDRAM Bank Config 0x7000_0008 0x0000_0521 9CAS, 13RAS, 2CAS Delay

SDRAM Refresh Control 0x7000_000C 0x0000_0320 Refresh alle 8us

ASYNC Bank0 Config 0x7000_0010 0x0462_2311 16-Bit, 120ns RD&WR, 20ns setup &hold



ASYNC Bank3 Config 0x7000_001C 0x0462_2312 32-Bit, 120ns RD&WR, 20ns setup &hold

Extended Config 0x7000_0020 0x0303_0000 Defaultvalue

Tabelle 11: Voreinstellung der EMIF-Register am EB 200


7 Stecker des EB 200

Für die Anschaltung zu externen Komponenten und Systemen stehen am EB 200 folgende Stecker zur Verfügung:

o PCI Schnittstelle (X1 124 pol.-Leiterplatten-Direktstecker) o ext. DC-Spannungsversorgung (X2 Mini-DC-Power-Jack 3,5/1,3mm) o 2 Ethernet Downlink-Schnittstelle (X3,4 RJ45 Buchse mit integrierten Magnetics + LEDs) o Reserviert (X6 3-pol. Minitec-Stecker) o UART (X7 9-pol. SubD Stecker) o GPIO [15..0] (X20 2x10 pol. Stiftleiste) o GPIO [31..16] (X21 2x10 pol. Stiftleiste) o GPIO [44..32] (X22 2x8 pol. Stiftleiste) o IO-Peripheriebus (X30-32 je 2x13 pol. Stiftleiste) o Trace-Stecker für ETM von ARM946E-S (X60 38-pol. Mictor-Stecker) o JTAG Stecker für ICE oder Debugger (X61 2x10-pol. Stiftleiste) o Reserviert (X62 2x5-pol. Stiftleiste) o Reserviert (X63 1x8-pol. Stiftleiste)

In der folgenden Abbildung sind die Stecker und Jumperstecker schematisch dargestellt und dienen dem Anwender zum schnellen Auffinden der benötigten Schnittstellen.

X20

X22

X7

X60

X3

X2

X1

14

.2 .

.

.75386

Steckerschema X...

X6

X4

X21

X61

X3

2

X3

1

X3

0

X10

X11

X63

X62

Abbildung 5: Steckerpositionen am EB 200


7.1 PCI-Schnittstelle

Die PCI-Schnittstelle entspricht der genormten PCI-Schnittstelle. Der Leiterplatten-Direktstecker hat die Ausprägung für 5V-Universalkarte. Das PCI-Interface wird nur zum Funktionstest des EB 200 verwendet. Steckername: X1 Steckertyp: 124-pol. Leiterplatten-Direktstecker Pin-Nr Name Funktion Pin-Nr Name Funktion B1 -12V Versorgung A1 TRST_N JTAG B2 TCK JTAG A2 +12V Versorgung B3 M Masse A3 TMS JTAG B4 TDO JTAG A4 TDI JTAG B5 +5V Versorgung A5 +5V Versorgung B6 +5V Versorgung A6 INTA_N Interrupt B7 INTB_N Interrupt A7 INTC_N Interrupt B8 INTD_N Interrupt A8 +5V Versorgung B9 PRSNT1_N - A9 - Reserviert B10 - Reserviert A10 +Vio IO Versorgung B11 PRSNT2_N - A11 - Reserviert B12 - Key A12 - Key B13 - Key A13 - Key B14 - Reserviert A14 3,3Vaux Auxiliary Power B15 M Masse A15 RST_N PCI Reset B16 CLK PCI Clock A16 +Vio IO Versorgung B17 M Masse A17 GNT_N Grant zum Master B18 REQ_N Request vom Master A18 M Masse B19 +Vio IO Versorgung A19 PME_N Interrupt Powermanagement B20 AD[31] Adresse/Daten A20 AD[30] Adresse/Daten B21 AD[29] Adresse/Daten A21 +3,3V Versorgung B22 M Masse A22 AD[28] Adresse/Daten B23 AD[27] Adresse/Daten A23 AD[26] Adresse/Daten B24 AD[25] Adresse/Daten A24 M Masse B25 +3,3V Versorgung A25 AD[24] Adresse/Daten B26 CBE_N[3] Command/Byte Enable A26 IDSEL CS für Config B27 AD[23] Adresse/Daten A27 +3,3V Versorgung B28 M Masse A28 AD[22] Adresse/Daten B29 AD[21] Adresse/Daten A29 AD[20] Adresse/Daten B30 AD[19] Adresse/Daten A30 M Masse B31 +3,3V Versorgung A31 AD[18] Adresse/Daten B32 AD[17] Adresse/Daten A32 AD[16] Adresse/Daten B33 CBE_N[2] Command/Byte Enable A33 +3,3V Versorgung B34 M Masse A34 FRAME_N PCI Control B35 IRDY_N Initiator Ready A35 M Masse B36 +3,3V Versorgung A36 TRDY_N Target Ready B37 DEVSEL_N Device Select A37 M Masse B38 M Masse A38 STOP_N Stop Signal B39 LOCK_N Locksignal A39 +3,3V Versorgung B40 PERR_N Parityerror A40 - Reserviert B41 +3,3V Versorgung A41 - Reserviert B42 SERR_N System Error A42 M Masse B43 +3,3V Versorgung A43 PAR Paritysignal B44 CBE_N[1] Command/Byte Enable A44 AD[15] Adresse/Daten B45 AD[14] Adresse/Daten A45 +3,3V Versorgung B46 M Masse A46 AD[13] Adresse/Daten B47 AD[12] Adresse/Daten A47 AD[11] Adresse/Daten B48 AD[10] Adresse/Daten A48 M Masse B49 M Masse A49 AD[09] Adresse/Daten B50 - Key A50 - Key B51 - Key A51 - Key B52 AD[08] Adresse/Daten A52 CBE_N[0] Command/Byte Enable B53 AD[07] Adresse/Daten A53 +3,3V Versorgung


B54 +3,3V Versorgung A54 AD[06] Adresse/Daten B55 AD[05] Adresse/Daten A55 AD[04] Adresse/Daten B56 AD[03] Adresse/Daten A56 M Masse B57 M Masse A57 AD[02] Adresse/Daten B58 AD[01] Adresse/Daten A58 AD[00] Adresse/Daten B59 +Vio IO Versorgung A59 +Vio IO Versorgung B60 ACK64_N Acknlg64 vom Master A60 REQ64_N Request64 vom Master B61 +5V Versorgung A61 +5V Versorgung B62 +5V Versorgung A62 +5V Versorgung

Tabelle 12: Steckerbelegung PCI-Schnittstelle

Key = Fräsung PCI-Stecker

7.2 LBU-Schnittstelle

Statt der PCI-Schnittstelle kann der Leiterplatten Direktstecker auch für die LBU-Schnittstelle verwendet werden (siehe Jumpereinstellung in Kapitel 2.1.2). In diesem Fall gilt folgende Signalbelegung. Steckername: X1 Steckertyp: 124-pol. Leiterplatten-Direktstecker Pin-Nr Name Funktion Pin-Nr Name Funktion B1 -12V Versorgung A1 TRST_N JTAG B2 TCK JTAG A2 +12V Versorgung B3 M Masse A3 TMS JTAG B4 TDO JTAG A4 TDI JTAG B5 +5V Versorgung A5 +5V Versorgung B6 +5V Versorgung A6 LBU_IRQ0_N INT0 Low aktiv B7 LBU_IRQ1_N INT1 Low aktiv A7 - Reserved B8 - Reserved A8 +5V Versorgung B9 - Reserved A9 - Reserved B10 - Reserved A10 +Vio IO Versorgung B11 - Reserved A11 - Reserved B12 - Key A12 - Key B13 - Key A13 - Key B14 - Reserved A14 3,3Vaux Auxiliary Power B15 M Masse A15 - Reserved B16 - Reserved A16 +Vio IO Versorgung B17 M Masse A17 LBU_CFG RD/WR Control:

0: separate RD und WR–Ltg. 1: LBU_WR_N für RD/WR

B18 LBU_CS_M_N CS für ERTEC 400 Speicherresourcen

A18 M Masse

B19 +Vio IO Versorgung A19 LBU_RDY_N Ready-Signal (Polarität abhängig von LBU_POL_RDY)

B20 LBU_CS_R_N CS für LBU-Konfig-Register A20 LBU_SEG1 Segmentadresse1 B21 LBU_SEG0 Segmentadresse0 A21 +3,3V Versorgung B22 M Masse A22 LBU_AB20 Adressbus Bit 20 B23 LBU_AB19 Adressbus Bit 19 A23 LBU_AB18 Adressbus Bit 18 B24 LBU_AB17 Adressbus Bit 17 A24 M Masse B25 +3,3V Versorgung A25 LBU_AB16 Adressbus Bit 16 B26 LBU_AB15 Adressbus Bit 15 A26 LBU_AB14 Adressbus Bit 14 B27 LBU_AB13 Adressbus Bit 13 A27 +3,3V Versorgung B28 M Masse A28 LBU_AB12 Adressbus Bit 12 B29 LBU_AB11 Adressbus Bit 11 A29 LBU_AB10 Adressbus Bit 10 B30 LBU_AB09 Adressbus Bit 9 A30 M Masse B31 +3,3V Versorgung A31 LBU_AB08 Adressbus Bit 8 B32 LBU_AB07 Adressbus Bit 7 A32 LBU_AB06 Adressbus Bit 6 B33 LBU_AB05 Adressbus Bit 5 A33 +3,3V Versorgung B34 M Masse A34 LBU_AB04 Adressbus Bit 4


B35 LBU_AB03 Adressbus Bit 3 A35 M Masse B36 +3,3V Versorgung A36 LBU_AB02 Adressbus Bit 2 B37 LBU_AB01 Adressbus Bit 1 A37 M Masse B38 M Masse A38 LBU_AB00 Adressbus Bit 0 B39 - Reserved A39 +3,3V Versorgung B40 LBU_RD_N /Read A40 - Reserved B41 +3,3V Versorgung A41 - Reserved B42 LBU_POL_RDY Polarität von LBU_RDY_N A42 M Masse B43 +3,3V Versorgung A43 LBU_WR_N /Write B44 LBU_BE1_N Command/Byte1 Enable A44 LBU_DB15 Datenbus Bit 15 B45 LBU_DB14 Datenbus Bit 14 A45 +3,3V Versorgung B46 M Masse A46 LBU_DB13 Datenbus Bit 13 B47 LBU_DB12 Datenbus Bit 12 A47 LBU_DB11 Datenbus Bit 11 B48 LBU_DB10 Datenbus Bit 10 A48 M Masse B49 M Masse A49 LBU_DB09 Datenbus Bit 9 B50 - Key A50 - Key B51 - Key A51 - Key B52 LBU_DB08 Datenbus Bit 8 A52 LBU_BE0_N Command/Byte0 Enable B53 LBU_DB07 Datenbus Bit 7 A53 +3,3V Versorgung B54 +3,3V Versorgung A54 LBU_DB06 Datenbus Bit 6 B55 LBU_DB05 Datenbus Bit 5 A55 LBU_DB04 Datenbus Bit 4 B56 LBU_DB03 Datenbus Bit 3 A56 M Masse B57 M Masse A57 LBU_DB02 Datenbus Bit 2 B58 LBU_DB01 Datenbus Bit 1 A58 LBU_DB00 Datenbus Bit 0 B59 +Vio IO Versorgung A59 +Vio IO Versorgung B60 - Reserved A60 - Reserved B61 +5V Versorgung A61 +5V Versorgung B62 +5V Versorgung A62 +5V Versorgung

Tabelle 13: Steckerbelegung LBU-Schnittstelle

Key = Fräsung PCI-Stecker

7.3 Externe DC-Spannungsversorgung

Im Stand-Alone-Betrieb muss das EB 200 über einen Stecker im Frontelement mit einer externen „DC-Spannungversorgung 6-9V/1,5A geregelt“ versorgt werden. Steckername: X2 Steckertyp: Mini DC-Power-Jack 3,5/1,3mm Pin-Nr. Signalname Funktion 1 DC Potential 6-9V 2 M Masse 6-9V

Tabelle 14: Steckerbelegung externe DC-Versorgung


7.4 2-fach Ethernet-Switch

Im EB 200 werden zwei RJ45-Buchsen mit integrierten Magnetics verwendet. Die Belegung der einzelnen Buchsen entspricht der eines Switches (Downlink). Die integrierten Magnetics unterstützen Autocrossover – MDI/MDIX. Steckername: X3, X4 Steckertyp: RJ45-Buchse mit integrierten LEDs Steckerbelegung: Switch (Downlink) Pin-Nr. Signalname Funktion 1 RX+ Receive + 2 RX- Receive - 3 TX+ Transmit + 4 --- 4 mit 5 zusammen über 75 Ohm an C nach Schirmmasse 5 --- 4 mit 5 zusammen über 75 Ohm an C nach Schirmmasse 6 TX- Transmit - 7 --- 7 mit 8 zusammen über 75 Ohm an C nach Schirmmasse 8 --- 7 mit 8 zusammen über 75 Ohm an C nach Schirmmasse Schirmkragen M_EXT Schirm, fest verbunden

Tabelle 15: Steckerbelegung Ethernet-Switch-Schnittstelle (Downlink)

Hinweis: Für die LAN-Verbindung vom/zum Evaluation-Board dürfen nur Ethernet-Leitungen verwendet werden, die nicht länger als 30m sind


7.5 Serielle asynchrone Schnittstelle

Der ERTEC 200 besitzt eine asynchrone serielle Schnittstellen. Die benötigten Pins sind als alternative GPIO-Pins gemultiplext. Der UART ist zusammen mit dem RS232-Schnittstellentreiber direkt an einem 9 pol- SUB-D Stecker angeschlossen. Wird die UART-Schnittstelle nicht benötigt, dann kann die Schnittstelle mit dem Jumper SYS_CONFIG[2] = OFF deaktiviert werden. Steckername: X7 (UART) Steckertyp: 9 pol. SUB-D Stecker

Pin Signalname Typ Bedeutung

1 - - - 2 RxD I Receive Data 3 TxD O Transmit Data 4 - - - 5 M V Masse 6 - - - 7 - - - 8 - - - 9 - - -

Tabelle 16: Steckerbelegung UART


7.6 GPIO-Schnittstelle

Die GPIO[44 :0] stehen über drei Stiftleisten X20-X22 dem Anwender zur Verfügung. Zusätzlich befindet sich am Stecker X20 noch das Signal Boundary-Scan-Enable . Steckername: X20 Steckertyp: 2x10 pol Stiftstecker


1 P3V V Versorgung 2 GPIO[0] S GPIO 3 GPIO[1] S GPIO 4 GPIO[2] S GPIO 5 GPIO[3] S GPIO 6 GPIO[4] S GPIO 7 GPIO[5] S GPIO 8 GPIO[6] S GPIO 9 GPIO[7] S GPIO

10 GPIO[8] S GPIO 11 GPIO[9] S GPIO 12 GPIO[10] S GPIO 13 GPIO[11] S GPIO 14 OPIO[12] S GPIO 15 GPIO[13] S GPIO 16 GPIO[14] S GPIO 17 GPIO[15] S GPIO 18 M V Masse 19 BSCAN_EN_N S BSCAN_EN_N 20 M V Masse

Tabelle 17: Steckerbelegung GPIO[15..0]

Steckername: X21 Steckertyp: 2x10 pol Stiftstecker



10 GPIO[24] S GPIO 11 GPIO[25] S GPIO 12 GPIO[26] S GPIO 13 GPIO[27] S GPIO 14 OPIO[28] S GPIO 15 GPIO[29] S GPIO 16 GPIO[30] S GPIO 17 GPIO[31] S GPIO 18 M V Masse 19 M V Masse 20 M V Masse


Die GPIO[44:32] stehen nur dann am Stecker X22 zur Verfügung wenn für die Local Bus Unit (LBU) die Alternativfunktionen 2 oder 3 ausgewählt werden. Hinweis: Auf dem EB200 können die GPIO[44:32] nur als Eingänge genutzt werden, wenn die Alternativfunktionen 2 und 3 ausgewählt wurden.


Steckername: X22 Steckertyp: 2x8 pol Stiftstecker



10 GPIO[40] S GPIO 11 GPIO[41] S GPIO 12 GPIO[42] S GPIO 13 GPIO[43] S GPIO 14 OPIO[44] S GPIO 15 M V GPIO 16 M V GPIO


7.7 Peripherieadapter

Für eine Anbindung von externer Peripherie und Speicher an das EB 200 ist das komplette EMIF-Interface an den Peripherie-Adapter-Steckern X30 – X32 verdrahtet. Steckername: X30 Steckertyp: 2x13 pol. Stiftleiste Pin-Nr. Signalname Funktion 1 P3V 3,3V 2 B_A[0] EMIF Adressbit 0 gebuffert 3 B_A[1] EMIF Adressbit 1 gebuffert 4 B_A[2] EMIF Adressbit 2 gebuffert 5 B_A[3] EMIF Adressbit 3 gebuffert 6 B_A[4] EMIF Adressbit 4 gebuffert 7 B_A[5] EMIF Adressbit 5 gebuffert 8 B_A[6] EMIF Adressbit 6 gebuffert 9 B_A[7] EMIF Adressbit 7 gebuffert 10 B_A[8] EMIF Adressbit 8 gebuffert 11 B_A[9] EMIF Adressbit 9 gebuffert 12 B_A[10] EMIF Adressbit 10 gebuffert 13 B_A[11] EMIF Adressbit 11 gebuffert 14 B_A[12] EMIF Adressbit 12 gebuffert 15 B_A[13] EMIF Adressbit 13 gebuffert 16 B_A[14] EMIF Adressbit 14 gebuffert 17 B_A[15] EMIF Adressbit 15 gebuffert 18 B_A[16] EMIF Adressbit 16 gebuffert 19 B_A[17] EMIF Adressbit 17 gebuffert 20 B_A[18] EMIF Adressbit 18 gebuffert 21 B_A[19] EMIF Adressbit 19 gebuffert 22 B_A[20] EMIF Adressbit 20 gebuffert 23 B_A[21] EMIF Adressbit 21 gebuffert 24 B_A[22] EMIF Adressbit 22 gebuffert 25 B_A[23] EMIF Adressbit 23 gebuffert 26 M Masse

Tabelle 20: Steckerbelegung X30 EMIF Adressbits

Steckername: X31 Steckertyp: 2x13 pol. Stiftleiste


Pin-Nr. Signalname Funktion 1 P3V 3,3V 2 B_D[0] EMIF Datenbit 0 gebuffert 3 B_D[1] EMIF Datenbit 1 gebuffert 4 B_D[2] EMIF Datenbit 2 gebuffert 5 B_D[3] EMIF Datenbit 3 gebuffert 6 B_D[4] EMIF Datenbit 4 gebuffert 7 B_D[5] EMIF Datenbit 5 gebuffert 8 B_D[6] EMIF Datenbit 6 gebuffert 9 B_D[7] EMIF Datenbit 7 gebuffert 10 B_D[8] EMIF Datenbit 8 gebuffert 11 B_D[9] EMIF Datenbit 9 gebuffert 12 B_D[10] EMIF Datenbit 10 gebuffert 13 B_D[11] EMIF Datenbit 11 gebuffert 14 B_D[12] EMIF Datenbit 12 gebuffert 15 B_D[13] EMIF Datenbit 13 gebuffert 16 B_D[14] EMIF Datenbit 14 gebuffert 17 B_D[15] EMIF Datenbit 15 gebuffert 18 B_D[16] EMIF Datenbit 16 gebuffert 19 B_D[17] EMIF Datenbit 17 gebuffert 20 B_D[18] EMIF Datenbit 18 gebuffert 21 B_D[19] EMIF Datenbit 19 gebuffert 22 B_D[20] EMIF Datenbit 20 gebuffert 23 B_D[21] EMIF Datenbit 21 gebuffert 24 B_D[22] EMIF Datenbit 22 gebuffert 25 B_D[23] EMIF Datenbit 23 gebuffert 26 M Masse

Tabelle 21: Steckerbelegung X31 EMIF Datenbits

Steckername: X32 Steckertyp: 2x10 pol. Stiftleiste Pin-Nr. Signalname Funktion 1 P3V 3,3V 2 B_D[24] EMIF Datenbit 24 gebuffert 3 B_D[25] EMIF Datenbit 25 gebuffert 4 B_D[26] EMIF Datenbit 26 gebuffert 5 B_D[27] EMIF Datenbit 27 gebuffert 6 B_D[28] EMIF Datenbit 28 gebuffert 7 B_D[29] EMIF Datenbit 29 gebuffert 8 B_D[30] EMIF Datenbit 30 gebuffert 9 B_D[31] EMIF Datenbit 31 gebuffert 10 B_BE2_N Byte Enable 2 für B_D[23:16] gebuffert 11 B_BE3_N Byte Enable 3 für B_D[31:24] gebuffert 12 B_BE0_N Byte Enable 0 für B_D[7:0] gebuffert 13 B_BE1_N Byte Enable 1 für B_D[15:8] gebuffert 14 B_RD_N EMIF Read Strobe gebuffert 15 B_WR_N EMIF Write Strobe gebuffert 16 CS_ETH_N Adress Enable Ethernet Debugport 17 CS_ETH_D_N DATACS Ethernet Debugport (Peripherie Adapter) 18 EXT_CS_N Chip Select für Peripherie Erweiterung 19 EXT_RDY_N Ready Signal Peripherie Erweiterung 20 EXT_INT_N Interrupt Peripherie Erweiterung 21 M Masse 22 M Masse 23 M Masse 24 M Masse 25 M Masse 26 M Masse

Tabelle 22: Steckerbelegung der Stecker Peripherie-Adapter


7.8 Trace-Schnittstelle

Zur Anschaltung eines Traceinterfaces an die ETM-Macro-Zelle des ARM946E-S Steckername: X60 Steckertyp: 38 pol Micro-Direktstecker (optional Flachbandkabel erhältlich) Pin-Nr. Signalname Funktion 1 NC Not Connected 2 NC Not Connected 3 NC Not Connected 4 NC Not Connected 5 M Not Connected 6 Traceclock Takt des Traceinterfaces 7 DBREQ Debug Request 8 DBGACK Default nicht verwendet beim Testboard 9 SRST_N System Reset 10 EXTRIG Default nicht verwendet beim Testboard 11 TDO JTAG Test Data Out 12 VTREF Referenzspannung 3,3V 13 Not used (RTCK) Not used 14 VCC Versorgung 15 TCK JTAG Test Clock 16 TRACEPKT7 TRACE Datenbit 7 17 TMS JTAG Test Mode Select 18 TRACEPKT6 TRACE Datenbit 6 19 TDI JTAG Data In 20 TRACEPKT5 TRACE Datenbit 5 21 TRST_N JTAG Reset 22 TRACEPKT4 TRACE Datenbit 4 23 TRACEPKT15 TRACE Datenbit 15 = M beim Testboard 24 TRACEPKT3 TRACE Datenbit 3 25 TRACEPKT14 TRACE Datenbit 14 = M beim Testboard 26 TRACEPKT2 TRACE Datenbit 2 27 TRACEPKT13 TRACE Datenbit 13 = M beim Testboard 28 TRACEPKT1 TRACE Datenbit 1 29 TRACEPKT12 TRACE Datenbit 12 = M beim Testboard 30 TRACEPKT0 TRACE Datenbit 0 31 TRACEPKT11 TRACE Datenbit 11 = M beim Testboard 32 TRACESYNC TRACESYNC 33 TRACEPKT10 TRACE Datenbit 10 = M beim Testboard 34 PIPESTAT2 TRACE Pipeline Status 2 35 TRACEPKT9 TRACE Datenbit 9 = M beim Testboard 36 PIPESTAT1 TRACE Pipeline Status 1 37 TRACEPKT8 TRACE Datenbit 8 = M beim Testboard 38 PIPESTAT0 TRACE Pipeline Status 0

Tabelle 23: Steckerbelegung Trace-Schnittstelle


7.9 JTAG-Schnittstelle

Zur Anschaltung von Debugger oder ICE. Steckername: X61 Steckertyp: 2x10 pol Stiftstecker Pin-Nr. Signalname Funktion 1 VTREF Referenzspannung 3,3V 2 VSUPPLY 3,3V 3 TRST_N JTAG Reset 4 M Masse 5 TDI JTAG Data In 6 M Masse 7 TMS JTAG Test Mode Select 8 M Masse 9 TCK JTAG Test Clock 10 M Masse 11 Not used (RTCK) synchroner JTAG Clock (im ERTEC 200 nicht verw.) 12 M Masse 13 TDO JTAG Test Data Out 14 M Masse 15 SRST_N System Reset 16 M Masse 17 Not used (DBREQ) Default nicht verwendet beim Testboard 18 M Masse 19 Not used (DBGACK) Default nicht verwendet beim Testboard 20 M Masse

Tabelle 24: Steckerbelegung JTAG-Schnittstelle

7.10 JTAG-Programmierschnittstelle für FPGA (Byteblaster)

JTAG-Schnittstelle zur Anschaltung des PCI-FPGA’s. Steckername: X62 Steckertyp: 2x5 pol. Stiftstecker Pin-Nr. Signalname Funktion 1 TCK JTAG Test Clock 2 M Masse 3 TDO JTAG Data Out 4 VSUPPLY 3,3V 5 TMS JTAG Test Mode Select 6 - - 7 - - 8 - - 9 TDI JTAG Data In 10 M Masse

Tabelle 25: Steckerbelegung Byteblaster FPGA-Programmierschnittstelle


7.11 Programmierschnittstelle CPLD

Die beiden PLD auf dem EB 200 können mit einem Programmieradapter parametriert werden. Beide PLDs sind per Daisy-Chain in Reihe geschaltet. Steckername: X63 Steckertyp: 1x8 pol. Stiftleiste


1 P3V V Versorgung 2 TDO O Serial Data Out 3 TDI I Serial Data In 4 - - - 5 - - - 6 TMS I Test Mode Select 7 M V Masse 8 TCK I Test Clock

Tabelle 26: Steckerbelegung CPLD-Programmierschnittstelle

8 Einstellungen am EB 200

Im EB 200 sind 2 Stecker für verschiedene Einstellungen integriert. Damit werden verschiedene Modi und Selektionen von Funktionsgruppen auf dem EB 200 eingestellt:

o Auswahl des Bootmediums und Bootsoftware o Auswahl der Konfiguration des ERTEC 200 o Aktivieren/Deaktivieren verschiedener Boardfunktion

Die genaue Position der zwei Stecker ist im Kapitel 7 schematisch dargestellt. Bei allen Steckern gilt folgende Vereinbarung:

0 = Jumper gesteckt 1 = Jumper nicht gesteckt

8.1 Boot-/Konfigurations-Stecker X10

Mit dem Stecker X10 werden die Bootmodi und teilweise die Konfigurationsmodi auf dem EB 200 eingestellt (Beschreibung der Bootmodi siehe Kapitel 2.1.3). Steckername: X10 Steckertyp: 2x8 pol. Stiftstecker


1 M 2 BOOT[0] 3 M 4 BOOT[1] 5 M 6 BOOT[2] 7 M 8 BOOT[3] 9 M

10 CONFIG[1] 11 M 12 CONFIG[2] 13 M 14 CONFIG[3] 15 M 16 CONFIG[4]

Tabelle 27: Stecker X10 für Boot- und teilweisen Konfigurationseinstellungen


8.2 System-/Konfigurations-Stecker X11

Mit dem Stecker X11 werden restlichen Konfigurationsmodi und verschiedene System-Funktionen auf dem EB 200 eingestellt (Beschreibung der System- und Konfigurationsmodi siehe Kapitel 2.1.2). Steckername: X11 Steckertyp: 2x8 pol. Stiftstecker


1 M 2 CONFIG[5] 3 M 4 CONFIG[6] 5 M 6 SPI_CONFIG 7 M 8 SYS_CONFIG[0] 9 M

10 SYS_CONFIG[1] 11 M 12 SYS_CONFIG[2] 13 M 14 SYS_CONFIG[3] 15 M 16 SYS_CONFIG[4]

Tabelle 28: Stecker X11 für Konfigurations- und Systemeinstellungen


9 Aufbau des EB 200

9.1 Mechanischer Aufbau

Das EB 200 ist als PC-Baugruppe mit kurzem PCI-Format mit einer Länge von 174 mm entworfen. Das EB 200 verfügt über ein Standard PC-Slotblech. Auf dem Board sind 4 Bohrungen angebracht, auf die die mitgelieferten Abstandshalter montiert werden.

9.2 Front- und Anzeigenelement

externe Spannungsversorgung6 - 9V, 1,5A

RJ45 Buchsen mit LED Link und Activity

2 LED’s zur Signalisierung von Baugruppenzuständen z.B RUN und SF

Abbildung 6: Frontelement des EB 200


In der folgenden Tabelle sind die Anzeigeelemente und ihre zugehörige Funktionalität dargestellt. LED Farbe Funktion Link Port1 (GPIO 4) Grün Ein = Port 1 hat Link Activity Port1 (GPIO 6) Gelb Ein (80ms) = Telegramm an Port 1 empfangen/versendet Link Port2 (GPIO 5) Grün Ein = Port 2 hat Link Activity Port2 (GPIO 7) Gelb Ein (80ms) = Telegramm an Port 2 empfangen/versendet Fault (GPIO 2) Rot Ein = Busfehler des Starterkit ERTEC200 Sync (GPIO 3) Grün Ein = Starterkit ERTEC200 hat sich auf den Netztakt synchronisiert

Tabelle 29: Funktion der Leuchtdioden am Frontelement des EB 200

Die Anzeige-LEDs der RJ45 Buchsen sind direkt mit den LED-Ausgängen der im ERTEC 200 integrierten PHYs verbunden. Optional können diese LED-Ausgänge auf eine GPIO-Alternative Funktion umgestellt werden. Somit kann die Ansteuerung der LEDs per Software kontrolliert werden.


10 Sonstiges

10.1 Abkürzungen/ Begriffsverzeichnis:

AHB AMBA Advanced Highperformance Bus (Multimaster, Bursts) AMBA Advanced Microcontroller Bus Architecture APB AMBA Advanced Peripheral Bus (Singlemaster, Bursts) BF Busfehler BIST Build In Self Test DTCM Data Tightly Coupled Memory EB Evaluation Board ERTEC Enhanced Real-Time Ethernet Controller EMIF External Memory Interface ETM Embedder Trace Macrocell GPIO General Purpose Input/Output ICU Interrupt Controller Unit IP Intellectual Property IRQ Interrupt Request IRT Isochrones Real Time ITCM Instruction Tigthly Coupled Memory JTAG Joint Test Action Group LBU Local Bus Unit NMI Non Maskabel Interrupt PLL Phased Locked Loop PROFINET Anschluß von Feldgeräten über Ethernet SCRB System Control Register Block SDRAM Synchronous Dynamic RAM SPI Standard Serial Peripheral Interface SRAM Static RAM SW Software UART Universal Asynchronous Receiver / Transmitter WS Warteschlange



10.2 Literaturverzeichnis:

/1/ ERTEC 200 Datenblatt V1.1.2 (ERTEC200_Datenblatt_V112.PDF); /2/ ERTEC 200 Handbuch V1.1.2 (ERTEC200_Handbuch_V112.PDF); /3/ ERTEC 200 SW-Beschreibung V3.2.0

(PNIO_DK_Schnittstellenbeschreibung_V3.2.0.pdf); /4/ Technical Referenz Manual ARM946E-S REV1 16.2.2001 (DDI 0201A_946ES.PDF); /5/ Technical Referenz Manual ARM946E-S 16.12.1999 (DDI_ 0165A_9E-S_TRM. PDF); /6/ Embedded Trace Macrocell Architecture Specification (ETM_Spec.PDF); /7/ Multi-ICE System Design Consideration Applic.-Note 72 (DAI0072A_Multiicedesign-

Notes.PDF); /8/ IEEE Standard Test Access Port and Boundary-Scan Architecture (1149.1 IEEE

Boundary Scan 2001.PDF); /9/ ETM9 Technical Reference Manual (Rev. 2a) (ARM DDI 0157E) /10/ ETM Specification (ARM IHI 0014 H)

Handbuch - Siemens AG · nur geringfügige Änderungen für Ihre zusätzlich benötigte Hardware im...

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