Vogt-Kölln-Str. 30, D 22527 Hamburg

Universität Hamburg, Fachbereich Informatik

Norman Hendrich

hendrich@informatik.uni-hamburg.de

T2 | Gatter | 08.05.2003

Vorlesung T2

tams-www.informatik.uni-hamburg.de/lehre/

4. Digitale Schaltungstechnik: NMOS- und CMOS-Gatter

Titel

Übersicht

T2 | Gatter | 08.05.2003

MOS-Transistor als SchalterBoole'sche Algebra

Gatter in NMOS-Technologie

Inverter, NOR, NAND

Gatter in CMOS-Technologie

InverterSchalt- und Last-TransistorNOR- und NAND-Gatter

Komplexgatter

Flipflop, SRAM- und DRAM-Zellen"transmission gates"

International Technology Roadmap for Semiconductors, public.itrs.net

Weste & Eshragian, "Principles of CMOS VLSI design", Addison-Wesley, 1993

Alle üblichen Lehrbücher zur technischen Informatik

Literaturhinweise

http://tams-www.informatik.uni-hamburg.de/lehre/ss2003/

Interaktive CMOS-Gatter Demonstration (Java Applets):

Mead & Conway, "Introduction to VLSI systems", Addison-Wesley 1980

http://tams-www.informatik.uni-hamburg.de/applets/cmos/

Vorlesungs-Skript T2

T2 | Gatter | 08.05.2003

http://tech-www.informatik.uni-hamburg.de/lehre/icPrak/cmosInv.pdf

Herstellungsschritte (Masken) für einen CMOS-Inverter:

Einige "Klassiker" zur Vertiefung:

(Jack Kilby, Texas Instruments 1958, Nobelpreis 2000)

Erstes IC

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Erinnerung: logische Vollständigkeit, z.B. AND, NOT

unter anderem mit MOS-Transistoren: Hochintegrationdiverse Möglichkeiten zur technischen Realisierung

einige wichtige Grundfunktionen:de-Morgan Regeln usw, logische Operationen '+' und '*' auf dem GF(2)

AND OR NORNANDA B Y0 0 00 1 01 0 01 1 1

A B Y A B Y0 0 0

1 1 1

A B Y0 0 10 1 11 0 11 1 0

0 1 11 0 1

0 1 01 0 01 1 0

0 0 1

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Boole'sche Algebra

1500 1900 1950 2000

ab ca. 1300

erste mech. Uhren

CMOS

P/NMOS (80286)

Transistor (PDP 8)

Elektronenröhren (ENIAC)

Relais (Z3)

TTL, ECL (bipolar)

4004 8038680286ICZUSE Z3

ENIAC

Uhren, Mechanische Automaten

Nanotech. (?)

Biotech. (?)

Zeitachse

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5.0 V 5.0 V 5.0 V

usw.

'1'

'0'0.0 V

5V CMOS

'1'

'0'0.0 V

3.3V CMOS

0.0 V'0'

'1'

TTL

Spannungen (TTL, NMOS, CMOS-Technologien)Ströme (ECL-Technologie)Magnetisierung (Disketten, Festplatten)Beleuchtungsstärke (CD, DVD, Glasfaserkommunikation)

Repräsentation := Zuordnung phys. Grössen zu den logischen Werten:

U/[V] U/[V] U/[V]

Repräsentation

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0 V

niU

tuoU

MOS-Transistor:

einfaches Prinzipkomplexe Details

einfaches "Schalter"-Modell reicht völlig aus

Digitaltechnik mit MOS-Transistoren

sehr genauere theoretische Modelle verfügbar

MOS-Transistor:

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SDI

SDU

S

D

G

SGU

0.0V 5.0VSDU

"eingeschaltet", der Transistor leitetΩ0001..01 .pyt dnatsrediW-lanaK

ΩM01 > dnatsrediW ,emörtskceL"ausgeschaltet", der Transistor ist gesperrt

SG HTU >> U

SG HTU << U

SG HT ht HT : U << U redo U >> U nnew netlahreV sehcafnie rhes

SG HTU >> U

SG HTU << U

NMOS-Transistor als Schalter

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tuoU

G

S

D

niUG

S S

D

ΩK1lanaKR

ΩM01mortskcelR

idealer Schalter für den leitenden / gesperrten KanalWiderstände modellieren das nicht-ideale Verhaltenidealer Kondensator zwischen Gate und Source

HT rablletsnie gnureitoD rebü U gnunnapsllewhcS

SG HTU << U rüf tetlahcsegnie :rätnemelpmok rotsisnarT-SOMP

NMOS: Ersatzschaltbild

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S

D

SGU

SDU

SDI

-5.0V 0.0V

SDU

"eingeschaltet", der Transistor leitetΩ0001..01 .pyt dnatsrediW-lanaK

ΩM01 > dnatsrediW ,emörtskceL"ausgeschaltet", der Transistor ist gesperrt

G

SG HTU >> U

SG HTU << U

SG HTU << U

SG HTU >> U

HT V 5.2- .B.z ,0 < U gnunnapsllewhcS

PMOS-Transistor komplementär zum NMOS-Transistor

PMOS-Transistor als Schalter

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tuoU

niU

+5V

0 V

Ωk 001

Inverter besteht aus zwei Komponenten:

Schalt-TransistorLastwiderstand

(NMOS, selbstsperrend)

Warum ist das ein Inverter? Spannungsteiler ausrechnen:

(Aufbau und Dimensionierung s.u.)

NMOS: Inverter

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1 tuoU = U

Ωk 001

niU

0 V

+5V

100K

100K

100

10M

+5V +5V

0 V 0 V

1 seg 1 1 2)R + R( / R * U = U

T1

R2

Spannungsteiler:

1 V 500.0 = U

(T1 leitet)

⇒

⇒⇒ 1 )010.001 / 001( * V 5 = U

(logische '0')

1 Ω001 = Rni V5 = U (logische '1')

(T1 sperrt)

(logische '1')

(logische '0')

1 )M1.01 / M01( * V 5 = U

1 V 59.4 = U⇒⇒⇒

ni V0 = U

1 ΩM01 = R

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NMOS: Spannungen am Inverter

muizilisyloP 0052 tredrofre Ωk001viel grösser als der Transistor, Platzverschwendung

Transistor-Layout

typ. Widerstandswerte:Alu

. . .

/Ω40.0/Ω04

N+ Diffusion

Poly-Si Gate

G

S

D

(1.0m Prozess)

1m

⇒⇒

Poly

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NMOS: Lastwiderstand?!

+5V

0 V

(erfordert extra Maske)(zu langsam)(Platzbedarf zu hoch)

(selbstleitend)Last-Transistor

(selbstsperrend)Last-Transistor

WiderstandPolysilizium-

+5V

0 V

+5V

0 V

1 zusätzlicher Prozess-Schritt erforderlich

selbstleitender Last-Transistor, Gate mit Source verbundenWiderstandswert über Dotierung einstellbar

T2

T1

T2

T1

R2

T1

NMOS: Lasttransistor

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(Mead & Conway 1980)

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NMOS: Layout des Inverters

Entladen (über T1) viel schneller als Aufladen (über R)

=>Inverter liefert Ausgangsspannung 4.95V bzw. 0.005V

0 V0 V

+5V+5V

100

100K

AUYU

Ωk 001 Ωk 001

0 V

+5V

ZU

Unterschiedliche Schaltgeschwindigkeiten 0->1 und 1->0

T2

R R

T1

Hintereinanderschaltung ist direkt möglich

NMOS: Kaskadierung

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statischer Anteil:

2T Wµ052=P ,Aµ05=I ⇒ ΩK001=R ,V5 = U

dynamischer Anteil:statischer Anteil: über T2 und ohm'sche Last

über T2 und T1, wenn T1 leitend

Umladen der kapazitiven Last (s.u.)

limitierender Faktor für NMOS-Hochintegration (!)=>

+5V

0 VAU

Ωk 001

YU

externe LastInverter0 V

+5V

10M

100K

0 V

100

100KT2

T1

CL

RL

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NMOS: Stromverbrauch (Inverter)

2TR

1TR

100K

+5V

0 V

V09.4

V500.0

V500.0

2TR1TR

5V5V

5V 0V

5V0V

0V0V

YU

AU BU

Ωk 001

0 V

+5V

V5200.0

A B Y

0 0

0

0

1

1

1 1

1

0

0

0

:noitaterpretnI:noitknuF

YU

ΩM01

Ω001Ω001

Ω001 ΩM01

ΩM01ΩM01

Ω001

BUAU

T2T1

T3

NMOS: NOR-Gatter

T2 | Gatter | 08.05.2003

NT3T2T1T

2U1U

Parallelschaltung erlaubt NOR-Gatter mit vielen Eingängen

YU

wenn mindestens ein Eingang '1' ist, ist der Ausgang auf '0'

Ωk 001

0 V

+5V

0 V

NU...

3U

sehr kompakt - Anwendung auch in ROMs und PLAs

aber: Strom fliesst, während mindestens ein Eingang '1' ist

tsaLT

NMOS: n-input NOR

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Reihenschaltung der Schalt-Transistoren:

+5V

0 V

Ωk 001

AU

YU

:noitknuF

5V

5V

0V

0V V09.4

V500.0

2TR

5V

0V

5V

0V1TR

V09.4

V09.4

A

0

0

1

1

B

0

0

1

1

Y

1

0

1

1

AU YU

Ω001

ΩM01

ΩM01

Ω001

BU

ΩM01

Ω001

Ω001

ΩM01BU

T2

T1

T3

NMOS: NAND-Gatter

T2 | Gatter | 08.05.2003

+5V

0 V

Ωk 001

AU

YU

Trick: Verwendung zweier Gates hintereinander(spart Platz gegenüber zwei separaten Transistoren)

BU

T2

T1

T3

NMOS: NAND-Gatter Layout

T2 | Gatter | 08.05.2003

Grundkomponenten aufbauen

Last

Inputs

Prinzip INV

NAND: Schalttransistoren in ReiheNOR: Schalttransistoren parallel

NOR4NOR2

NAND3NAND2

Lasttransistor dient nur als Widerstand

kompliziertere Funktionen aus diesen

DCA B

YY

BAA

YY

Y

B

A

Y

C

B

A

T2 | Gatter | 08.05.2003

NMOS: Übersicht

komplementäre Schaltungstechnik ("static CMOS"):

etwas höherer Platzbedarf als NMOS

verwendet NMOS- und PMOS-Transistoren

zueinander duale Funktionen für NMOS- und PMOS-Transistoren

ideal für Hochintegration

aufwendiger Herstellungsprozess

kein statischer Stromverbrauch

symmetrisches Schaltverhalten

=>

"CMOS" := complementary metal-oxide semiconductor

hohe Störsicherheit

CMOS-Technologie

T2 | Gatter | 08.05.2003

. . .

an beide TeilfunktionenEingänge A1..An gehen

F_up = NOT( F_down )

F_down zwischen Y und GNDnur NMOS-Transistoren

"statische" CMOS-Gatter:VCC

GND

Y

An

A2A1

zwei Teilfunktionen F_up/F_down

F_down

F_up(nur PMOS)

(nur NMOS)

CMOS: Prinzip

T2 | Gatter | 08.05.2003

nur PMOS-TransistorenF_up zwischen VCC und Y

1T

2T

L = leitet, S = sperrt

01

0

YA

:noitknuF

1T 2T

SL

LS

5V

0V 1

entweder T1 oder T2 leitetder jeweils andere Transistor ist dann gesperrt

passende Dimensionierung erlaubt symmetrisches Verhaltend.h. T2 genauso schnell und stark wie T1(typisch: T2 dreimal so gross wie T1, weil Löcher langsamer als Elektronen)

YU

+5V

AU

AU

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CMOS: Inverter

fast ideales VerhaltenKennlinie verläuft steiler als beim NMOS-Inverter

1T

2TY V / U

A V / U1 2 3 4 5

1

2

3

4

5

vgl. Matlab-Simulation für NMOS

+5V

AU

CMOS: Inverter-Kennlinie

T2 | Gatter | 08.05.2003

A QA Q

VDD

GND 0V

Kurzschluss-Strom beim Umschalten(fast) kein statischer Stromverbrauch

Umladen der Gate-Kapazität dominiert, also:

Q = C.U

P = U.I ~ f.U²

I = dQ/dt ~ f.Cgate.U

Cgate

proportional zur Taktfrequenz

T2 | Gatter | 08.05.2003

CMOS: Leistungsverbrauch

Eingangsspannung

(AnaLOG Simulation)

abhängig von Dotierung und Dimensionierung der Transistoren

AU

YU

tmasegI

ssulhcszruKI

Ausgangsspannung

relativer Anteil des Kurzschluss-Stroms hier recht gering

CMOS: Inverter-Stromverbrauch

T2 | Gatter | 08.05.2003

leitender Pfad von Y zu VCC/GND

S S L L

S LL S

L S L S

SL L S

4T3T2T1T

0V

5V

0V

5V

:noitknuF

0V

0V

5V

5V

A B Y4T

3T

2T1T

+5V

0 V

BUAU YU

0

0

1

1

0

0

1

1

1

0

0

0

L = leitet, S = sperrt

N-Transistoren parallelP-Transistoren in Reihe

kein statischer Stromverbrauchkein leitender Pfad von VCC zu GND

AU BU

interaktive Demo

T2 | Gatter | 08.05.2003

CMOS: NOR-Gatter

P-Transistoren parallelN-Transistoren in Reihe

SLL S

SLSL

SL LS

LLSS4T3T2T1T

5V

0V

5V

0V

:noitknuF

5V

5V

0V

0V

A B Y4T 3T

2T

1T

+5V

0 V

BU

AU YU

0

0

1

1

0

0

1

1

1

0

L = leitet, S = sperrt

1

1

AU BU

interaktive Demo

T2 | Gatter | 08.05.2003

CMOS: NAND-Gatter

Demo

0 V

CU

BU

AU

+5V

N-Transistoren in ReiheP-Transistoren parallel

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CMOS: 3-input NAND

EDC

BA

E

D

Y

C

B

A

aus elektr. Gründen nicht mehr als max. 4 Transistoren in Reihe

Konstruktion:

Y = ! ( AB | CDE )

duale Funktion für F_up (PMOS)der UND-TermeODER-Term als Parallelschaltungvon N-Transistoren (F_down)UND-Terme als Reihenschaltung

Beispielfunktion heisst "AOI32": AND3 AND2 OR INVERTentsprechend auch OAI (or-and-invert)

für bestimmte Funktionen, z.B.:

T2 | Gatter | 08.05.2003

CMOS: Komplexgatter

A

B

C

Y

D

E

A B

C D E

"INVERT""OR""AND"

gesamt 18 Transistoren

4T2T

2T

6T

4T

10 Transistoren

Y = ! ( AB | CDE )

&

1

1

1

&

AOI-Komplexgatter vs. Aufbau mit einzelnen GatternKomplexgatter kleiner und schnellerwerden beim Schaltungsentwurf oft benutzt

C

B

A

Y

D

E

CMOS: Komplexgatter

T2 | Gatter | 08.05.2003

YA

INVPrinzip

Y

Inputs

A

B

Y

NAND2

A

B

C

Y

NAND3

A

B

Y

NOR2

. . .

elementare Gatter:

AOI/OAI Komplexgatter

NOR2, NOR3, (NOR4)NAND2, NAND3, NAND4

Inverter

Inputs N

P

CMOS: Übersicht

T2 | Gatter | 08.05.2003

(Achtung: Ansteuerung mit inversen Pegeln G, /G)

G

/G/G

S DS D

G

DS

SU GU DU

0V 0V0V 5V5V 0V5V

sperrt

sperrt5V

)tetiel( V0

HTU-V5

NMOS Transistor leitet 0V gut, aber 5V nur schwach

Kombination beider Transistoren zum "transmission gate"=>

SU GU DU

0V 0V0V

0V5V5V

5V

5V

sperrt

sperrt)tetiel( V5

HTU

PMOS Transistor leitet 5V gut, aber 0V nur schwach

CMOS: pass transistor, t-gate

T2 | Gatter | 08.05.2003

erlaubt effiziente Realisierung bestimmter Funktionen

beide Transistoren sperren, Schalter offen

DS

G

G

/G

DS S D

G

bei Bedarf zusätzlicher Inverter zum Erzeugen von /G aus G

G=0, /G=1:G=1, /G=0: beide Transistoren leiten, Schalter geschlossen

/G

CMOS: Funktion des t-gate

T2 | Gatter | 08.05.2003

S Y

0

0

0

0

0

1

0

0

1

1 1

0

0

0

1

1

0

0

1

1

1

1 1

1

A0A1

0

1

0

1

0

0

1

1

A0

A1

S Y

Beispiel 2:1 Multiplexer: zwei t-gates, ein Inverter (6 Transistoren)t-gates erlauben effiziente Realisierung von Multiplexern

aber: die Eingangssignale (A1,A0) werden nicht verstärktsolche Schaltungen können nicht beliebig verkettet werden

CMOS: Multiplexer mit t-gates

T2 | Gatter | 08.05.2003

NQ

Q

C

D

D

/C

C

+5V

QNQ

2 t-gates, 2 InverterBeschreibung: nächste Folie

C

/C

CMOS: D-Latch mit t-gates

T2 | Gatter | 08.05.2003

der Wert von X wird daher gespeicherterstes t-gate offen, aber Rückkopplung von Q nach X, erstes t-gate leitet, direkter Pfad von D über X und NQ nach Q

X

C=0:C=1:

4 NAND2-Gatter, 16 Transistorenstatisches Latch: 2 Transistoren zur Erzeugung von /C8 Transistoren t-gate Latch:

C

D Q

NQ

NQ

Q

C

D

CMOS: D-Latch

T2 | Gatter | 08.05.2003

W = 1, WE=0:

WE WE

/DINDIN

WORDWORD

/BITBIT

VCC

GND

pass-Transistoren offen, Zelle speichertW = 0:

Bitline-Treiber aktiv: neuen Datenwert schreibenBitline-Treiber passiv: Daten auslesen

W = 1, WE=1:

zwei hintereinandergeschaltete Inverter zum Speicherneinfache NMOS pass-Transistoren statt t-gates

CMOS: 6T-SRAM Zelle

T2 | Gatter | 08.05.2003

(6T SRAM layout aus Weste/Eshragian, 1983)

T2 | Gatter | 08.05.2003

6T SRAM: Layout

T2 | Gatter | 08.05.2003

Si-InselnIsolatorschicht (z.B. SiO2)

Metall

Gate

CMOS: SOI "silicon on insulator"

(IBM 2001)Silizium-Wafer

Kon

takt

e

T2 | Gatter | 08.05.2003

MOS-Transistor als SchalterBoole'sche Algebra

Gatter in NMOS-Technologie

Inverter, NOR, NAND

Gatter in CMOS-Technologie

InverterSchalt- und Last-TransistorNOR- und NAND-Gatter

Komplexgatter

Flipflop, SRAM- und DRAM-Zellen"transmission gates"

Zusammenfassung

C

Masse

sense-amp

data-out

T

wordline

bitline

. . .

data-in

ena

minimale Fläche

1 Xtor/bit

schnell

6 Xtors/bitC=10fF: ~200.000 Elektronenlangsam (charge-sharing)

10 .. 50X DRAM-Fläche

statisch (kein refresh)

VCC

GND

2Inverter=4T

ena

wordline

T

data-in /data-in

ena

bitline/bitline

T

DRAM vs. SRAM

T2 | SS 2003

mehrere horizontale SchichtenPlatten vertikal am Rand eines GrabensBauform Trench:

Bauform Stack:

(Weste Eshragian)

T2 | SS 2003

DRAM: Trench-Kondensator

data-out

sense-amp

Masse

C

ena

data-in

. . .

bitline

wordline

T

C=10fF: ~200.000 Elektronen

"trench capacitors""stacked capacitors"(Siemens 1Gb DRAM Prototyp 96) (IBM CMOS-6X embedded DRAM)

DRAM: Stack / Trench-Kondensator

T2 | SS 2003

Column address decoder / Latch / Mux.

~256/Sense-Amp

dataTreiberI/O

~1024/Bank

Column Address

/CAS

. . .. . .. . .

. . .Amp n+1

Sense-Amp nSense-

Wordline n+3

Wordline n+2

Wordline n+1

Wordline nBitline /n+1Bitline /n

Bitline n+1Bitline n

2λ2λ

8 λ2Row

add

ress

dec

oder

and

mux

.

Row

Add

ress

/RAS

DRAM: Layout

T2 | SS 2003

/CAS

Column Address

/RAS

Row

add

ress

dec

oder

/ m

ux.

Row

Add

ress

~ 256 wordlines / amp

~ 8K bitlines / bank (1K x 8 bit)

8K bits / bank

=> 32 * 1 KB / 100 nsec

=> 327 GB / sec

on-chip Bandbreite:

100 nsec cycle time

32 banks

32 banks

256 bits / sense-amp

64 Mbit Chip:

64 MBit DRAM

8K bitlines / bank

Column address decoder / Latch / Mux.

DRAM: Organisation / Bandbreite

T2 | SS 2003

write back

bitline pair

I/O

wordline

row addr.

/RAS

prechargeaccess

col.access

row

EDO

/CAS

col addr

DRAM: Ansteuerung (asynchron)

T2 | SS 2003

Read:

Zurückschreiben der gelesenen + neuer Daten/CAS = 0:

Write:

Precharge der BitlinesZurückschreiben der gelesenen Daten (!)Auswahl der Bitline, Ausgabe der Daten/CAS = 0:Auslesen und Auswertung der selektierten ZellenAuswahl der Wordline,Aktivierung der Bitlines/RAS = 0:

Refresh: alle 16 .. 32 ms notwendig

/RAS = 1:

zusätzliche Register, diverse Burst-ModiSDRAM:

DRAM: Funktion

T2 | SS 2003

links: 4.0/4.5 Mbit Kapazität/bruttoRedundanz für besseren Yield:

I/O, Col/Row-Decoder, Array

links: 4 Mbit, oben: 16 MbitKonfiguration nach Marktlage

T2 | SS 2003

DRAM: Floorplan (IBM 4Mbit)

Größenvergleich zwischen

(IBM JR&D 1995)

# Chips '86 '89 '92 '96 '99 '02

1Mb 4Mb 16Mb 64Mb 256Mb 1Gb

4 MB

16 MB

32 MB

64 MB

128 MB

256 MB

8 MB

32 8

16 4

8 2

4 1

8 2

4 1

8 2

16

60% / Jahr

33% / Jahr

T2 | SS 2003

Preisverfall: 16Mb: 50$ @ 1/96 -> 10$ @ 12/96 -> 4$ @ 12/97Anzahl DRAMs / Computer sinkt:

- Kapazität steigt mit 50% - 60% / Jahr- Software benötigt 33% / Jahr- Mindestanzahl gegeben durch Busbreite vs. DRAM-Breite (4bit)

überhaupt ein Markt für große DRAMs? (256Mb, 1Gb, ...)

DRAM: Trend und Dilemma