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Where Analog Meets Digital

© Roland Küng, 2011

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ApplikationsbeispielNo Limits ?

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Wandler und ihre linearen FehlerBisherige Charakterisierung

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Nichtlineare Wandlerfehler

ideal

real

Offset + Gain corrected

Best fit

INL

Min/Max Fit oder Best Fit

Offset & Gain abgleichen:

Bisherige Charakterisierung

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Signal Qualität: Neue Parameter

THD: Total Harmonic Distortion: Verhältnis Effektivwertsumme aller Harmonischen zum RMS- Wert des Nutzsignals

SNR: Signal to Noise Ratio: Verhältnis RMS-Wert des Nutzsignals zur Effektivwertsumme aller übrigen spektralen Anteile im Frequenzbereich bis fs/2 ohne die Harmonischen.

SINAD: Signal to Noise and Distortion Ratio: Verhältnis RMS-Wert des Nutzsignals zur Effektivwertsumme aller übrigen spektralen Anteile im Frequenzbereich bis fs/2 incl. Harm..ENOB: Effective Number of Bits: Berechnete Grösse mit Formel: (SINAD - 1.76 dB) / 6.02

SFDR: Spurious Free Dynamic Range: Verhältnis des RMS-Wert des Nutzsignals zum Spitzenwert der Nebenwellen, inklusive Harm. (Spurious) in einer definierten Bandbreite (falls ohne Angabe: DC bis fs/2). Angabe in dBc oder dBFS (dB Fullscale).

Quantization Noise: RMS-Wert des Rauschens infolge Quantisierung nach Formel: 6.02·N +1.76 dB unter dB Fullscale.

FFT Noise Floor: Rausch-Level in der M-Punkt FFT, liegt 10·log[M/2] dB unter dem RMS-Quantisierungsrauschen, bzw. bei DAC: 10·log[Resolution Bandwidth]

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Moderne Charakterisierung:Noise Floor

ADC DAC

Noise Density [dBc/Hz]:

� Messwert - 10 log (BW)

Noise für SNR:

���� Noise Density + 10 log(fs/2)

SNR

Noise Density [dBc/Hz]: FFT Floor – 10 log (fs/M)

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Moderne Charakterisierung:Spurious

ADC

DAC

Measure with Narrow Resolution Bandwidth

SFDR

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Digital-Analog Wandler DAC

Prinzip Op-Amp Summierer- grosse Spreizung 2N bei R’s- flexible Wandlungskurve

Prinzip R-2R Ladder

)S1+S2+S4+S(816RR=IR=v 0123

FoutputFOUT ⋅

Engste Toleranz:

Ladder halbiert Spannungen

%2

100N

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Digital-Analog Wandler DACSchnelle DAC haben Stromausgänge!

DAC 12 Bit, 125 MSps, SFDR 70 dB

Max. Iout = 20 mAVout Range: -1 V…1 V

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Ausgangsspektrum DAC

- Filterung empfehlenswert- Möglichkeit Images herauszufiltern (unter SNR Verlust)

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Rekonstruktionsfilter (AIF)

Filter Spezifikation

Für schnelle DAC: Nur LC-Filtertechnologie tauglich

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Analog-Digital Wandler ADC

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A/D-WandlerWechselsignale

π⋅

∆

∆

V21

tV

=fpeak

max

21

2

V=LSB21

=VN

peak⋅∆

Bei max. Fehlerspannung ∆V…

… ist max. erlaubte Frequenz

∆t

∆V

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Aperture Time, Sample & Hold (SH)

Einzig kritisch: Aperture Uncertainty Time, d.h.Unsicherheit im S&H Schaltvorgang

Aperture Time + Aperture Time Uncertainty: Zeit von Hold Signal bis Wert fixiert ist

Sample & Hold Schaltung vor dem ADC

Je nach Wandlertypbeide Zeiten kritisch

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Aperture Uncertainty

Bsp: 10 kHz sinus12 Bit ADC

� aperture uncertainty time < 2 ns

Gilt für• Wandler ohne S&H• S&H Aperture Uncertainty Time

Hohe Auflösung erfordert präzisen Taktoszillator !

Max. Fehler ½ LSB

Nj 2f41

t⋅⋅π⋅

≤

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Flash Wandler

Schnellstes Design ! 3.2 GSps / 12 Bit (TI’s ADC12D1600)

n bit Flash

n bit Flash

Gain 2n

n bit DAC

2n bit ADC 400 MSps 14 Bit (TI ADS5474)

1 Comparator pro Codewort !

Full Flash: extrem schnell

Half Flash: sehr schnell

4 W920 $

2.5 W160 $

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d.h. restlicher Bereich halbieren und testen

MSB = 0 MSB = 1

Successive Approximation Register (SAR)

Vorteile: genau, einfach, Strom sparend, schnell

10 MSps 16 Bit (ADI AD7626) 13 mW 2.30 $

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Oversampling

Gewinn 6 dB pro Verdoppelung der Abtastrate

Sigma-Delta Verfahren bringen noch mehr durch Noise shaping

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Sigma-Delta Wandler

12Kff2

const=N23

s

o π⋅

⋅

Oversampling K

d.h. theor. 9 dB SNR Gewinnpro Verdoppelung von K

4 MSps, 24 Bit, Specs: ENOB 19 Bit !

sigma-delta oder delta-sigma ?(vgl. root mean square Reihenfolge)

Single Bit Type

Fastest: TI ADS1675

Eigenschaften: • einfache Benutzung, • extrem genau, • mittel schnell• komplexe Mathematik• v.a für Audio Codec

AvDigital PWM

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Audio Codec Performance

Multi Bit Sigma Delta mitOversampling Faktor für 192 kHz: K = 128

SNR ist < 6.02*24 +1.76 !

Mensch: Gehördynamik 120 dB

Best Audio: Cirrus Logic CS5381

ADAU1361

ENOB = 19.2 Bit

Multi Bit Sigma Delta mitOversampling Faktor K = 128

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ADC Anti Alias Filter (AAF)

K = Oversampling Faktor

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Differentielle Eingänge

Transformator bei AC-Signalen Aktive Lösung Diff. Amp.

Takteingang Jitter

single-ended

differential

Lesen sie die Packungsbeilage oder fragen sie den Appl. Engr.

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Ursache des Oszillator Jitter

Phasenbedingung (Barkhausen) des Oszillator durch Rauschen gestört � Jitter

Cf2)t(

)t(j⋅π

ϕ=

Bsp: Phase Jitter 0.10 , 100 MHz

ps8.2f3600

1)t(j1.0

3602

)t(c

=⋅

=⇒π⋅

=ϕ

Time Jitter

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Oszillator Jitter

� Jitter im Abtasttakt � Noise in Amplitude des abgetasteten Signals

� Fehlerspannung ∆v ist proportional Slew Rate Signal * Jitter

jrms tf2v ⋅⋅π⋅=∆

Signal

rms Jitter tj

Für Sinussignal gilt:

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Clock Jitter Abtasttakt

o

10A

j f2102

t⋅π

⋅=

B = Bandbreite des Phasenrauschens (max. 2fo)

f0 = Sampling Oszillator Frequenz

ENOB = Effektive Number of Bits

Wirkung ähnlich wie Aperture Jitter

rms Time Jitter

]Hz[)Blog(10]Hz/dBc[DensityPhaseNoiseA +=

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Berechnung Clock Jitter

Beispiel:PLL-Oszillator2.25 GHz ClockFür Glasfaser DÜ

Berechnung:

+++⋅= 10

A10

A

10A

10A 4321

10101010log10A

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Berechnung Clock Jitter

Bsp. Quarz-Oszillator 100 MHz

ps18.0MHz1002

102 10

)MHz200log(10165

=⋅π

⋅

⋅+−

Quarzoszillatoren: Meist ist Breitbandteil dominant

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Ultra Low Jitter Clock

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Noise Floor – kein einfaches Thema!

Dithering:hilft nur gegen Spurious

SNR: