Folie 5/6-1

5 Zieltechnologien5 Zieltechnologien

• Fertigungstechnologien:

Silizium

Gallium-Arsenid

FET

bipolar

FET

pMOSnMOSCMOS

BiCMOS

TTLECLIIL

BFLSDFLDCFL

Folie 5/6-2

FertigungstechnologienFertigungstechnologien

Geschwindig-keit

Integrations-dichte

Leistungs-verbrauch

Treiber-leistung

nMOS niedrig - mittel sehr hoch mittel niedrigCMOS niedrig hoch sehr niedrig niedrigBICMOS niedrig - mittel hoch niedrig hochTTL mittel niedrig hoch hochECL hoch niedrig sehr hoch niedrigIIL mittel mittel mittel variabelGaAs sehr hoch sehr niedrig hoch niedrig

Eigenschaften:

Folie 5/6-3

5.1 CMOS5.1 CMOS

• Alle Grundbausteine (Gatter, Flipflops) werden ausschließlich aus MOS-Feldeffekt-Transistoren aufgebaut

– Wie werden MOS-Feldeffekt-Transistoren für integrierte Schaltungen gefertigt?

– Wie entstehen durch die Verbindung mehrerer solcher Transistoren die Grundbausteine der CMOS-Technik?

– Was entsteht als Ergebnis des Schaltungsentwurfs (Ausgangsdaten für die Fertigung)

Folie 5/6-4

MOS-TransitorenMOS-Transitoren

Modellierung als Schalter reicht für viele Zwecke aus.

G

D

S

G

D

S

G S – D

S – D G

nMOS-Transistor

pMOS-Transistor

verbundenunterbrochen

1 0

1 0

unterbrochenverbunden

positive Logik

HighLow

"1""0"

negative Logik

HighLow

"0""1"

Im folgenden wird stets positive Logik verwendet !

Folie 5/6-5

CMOS-GrundprinzipCMOS-Grundprinzip

10

01 0

CMOS - Inverter1

1

verbunden

unterbrochen

verbunden

unterbrochen

0

VDD

GND

GND

VDD

Folie 5/6-6

CMOS-GrundprinzipCMOS-Grundprinzip

• Grundeigenschaft: – Außerhalb von Umschaltzeitpunkten existiert kein geschlossener

Strompfad zwischen unterschiedlichen Versorgungspotentialen.

• Vorteil: Keine statische Verlustleistung.

p-Netzwerk

n-Netzwerk

Ein-gänge

Aus-gang

entweder oder

Folie 5/6-7

Beispiel AOI-GatterBeispiel AOI-Gatter

(a & b) c

b

a

c

1

&

c

b

a

AND-OR-INVERT

Folie 5/6-8

Realisierung von MOS-TransistorenRealisierung von MOS-Transistoren

n-Kanal-Transistor

p-Substrat

n-dot. n-dot.

Poly-Si.

G

DS

High

hohes Potentialam Gate

S D

niedriges Potentialam Gate

Low

S D

SiO2

Folie 5/6-9

CMOS-LayoutCMOS-Layout

Folie 5/6-10

Layout-Schichten (layer)Layout-Schichten (layer)

n-Diffusion (n-Transistoren)

p-Diffusion (p-Transistoren) n-Wanne

Polysilizium (Gates)

Metall 1 (1. Verdrahtungsschicht)

Metall 2 (2. Verdrahtungsschicht)

Kontaktlöcher(Verbindung zwischen Schichten)

Folie 5/6-11

Layout eines CMOS-InvertersLayout eines CMOS-Inverters

Folie 5/6-12

Problematik des LayoutsProblematik des Layouts

• Layout: – genaue geometrische Spezifikation einer Schaltung

• Notwendiges Wissen:– Breite von Leitungen– Mindestabstände– Größe von Kontaktlöchern– Überlappung bei Transistoren– ...

• prozeßspezifische Entwurfsregeln

Folie 5/6-13

Reguläre LayoutstrukturenReguläre Layoutstrukturen

• Es gibt weitere reguläre Layoutstrukturen, die spezielle Funktionen sehr effizient zu implementieren gestatten.

• Automatische Generierung dieser Strukturen durch spezialisierte Modulgeneratoren und Einpassung als Makrozelle in restliches Standardzellen-/Vollkundenlayout.

– PLAs zweistufige Bündelschaltnetze– ROMs Speichermatrizen– Gate-Matrizen beliebige Zusammenschaltung

von Gattern

Folie 5/6-14

6 Integrierte Schaltungen6 Integrierte Schaltungen

Integrierte digitale Schaltungen (ICs)

Standard ICs anwendungsspezifische ICs

fest verdrahtetmasken-

programmiertprgrammiert für Anwendung gefertigt

Prozessoren(DSP,

Mikrocontroller)

Standard-system-

elemente(E/A-Bausteine,

Graphik)

Speicher(SRAM, DRAM)

Festwertspeicher(ROM)

PROMEPROM

EEPROMFlash-Speicher

PLD(PAL, GAL)

FPGA

Vollkunden-entwürfe

Anwendungs-spezifische

Entwürfe

Actel Xilinx

Gate-Array

Sea-of-Gate Standardzellen

Makros

Folie 5/6-15

6.1 Vollkundenentwurf6.1 Vollkundenentwurf

• Entwurf– Individuelle Optimierung der Plazierung und Dimensionierung

einzelner Transistoren auf dem Chip

• Fertigungsvorbereitung– Individuelle Erstellung aller Fertigungsmasken

• Fertigung– Individuelle Durchführung aller Fertigungsschritte

• Nutzung– Nutzung nur durch einen Anwender

Folie 5/6-16

Möglichkeiten des VollkundenentwurfsMöglichkeiten des Vollkundenentwurfs

Layout

individuell regelmäßig standardisiert

physikal.Entwurf

symbol.Entwurf

+automat.

Kompaktierung

manuelloptimiert

automatischoptimiert

(Modulgenerator)

ROM … GM …PLA

Folie 5/6-17

GegenüberstellungGegenüberstellung

physikalischesLayout(Geometrie)

symbolischesLayout(Topologie)

regelmäßigesLayout

Optimierung beliebig fast beliebig eingeschränkt

Entwurfsaufwand sehr hoch hoch mittel/gering

Automatisierung Layout-Editor Layout-EditorKompaktierer

Modul-generator

Fehleranfälligkeit groß mittel bei autom.Gen. gering

Anpassung anneue Technologien

schwierig einfach einfach

Folie 5/6-18

6.2 Anwendungsspez. Schaltungen6.2 Anwendungsspez. Schaltungen

• Idee: Einsparung eines Teils des Entwurfs und Fertigungsaufwands

• Standardzellen/ Einsparung beim Entwurf durch Makros: vorentworfene Zellen

• Gate-Array/ Einsparung beim Entwurf durch Sea-of-Gate: vorentworfene Zellen

Einsparung bei der Fertigung durch

vorgefertigte Transistormatrix.

Folie 5/6-19

6.2.1 Standardzellen / Makros6.2.1 Standardzellen / Makros

• Entwurf– Platzierung standardisierter Teilschaltungen (Zellen) auf Chip

• Fertigungsvorbereitung– wie Vollkundenentwurf

• Fertigung– wie Vollkundenentwurf

• Nutzung– wie Vollkundenentwurf

Folie 5/6-20

StandardzellenStandardzellen

oder

Standardisierte Grundstruktur:

Vorentwickelte Teilschaltung mit spezieller Geometrie

Automatische Platzierung und Verdrahtung der Zellen.

VDD

GND

Anschlüsse

fest

e H

öhe

GND

GND

VDD

Anschlüsse

fest

e H

öhe

Folie 5/6-21

HintergrundstrukturHintergrundstruktur

. . .

. . .

. . .

E/A-Padzellen

Verdrahtungskanäle(Höhe flexibel)

Verdrahtung derVersorgungsspannungen

Plazierung vonStandardzellen

GND VDD

GND VDD

Folie 5/6-22

Anordnung von ZellenAnordnung von Zellen

• Anschlüsse an einer Seite(„back to back“)

• Anschlüsse an zwei Seiten ("dual entry")

Folie 5/6-23

Lokale OptimierungLokale Optimierung

• gemeinsame Nutzung von Versorgungsleitungen• Verwendung von Doppelzellen• komplexe Standardzellen flächeneffizienter als

Zusammensetzung aus Einzelzellen

GND

VDD

GND

Zelle 1

Zelle 2

Doppel-

zelle

Folie 5/6-24

Verdrahtung der ZellenVerdrahtung der Zellen

• Verdrahtung im Kanal• Verdrahtung über Zellen

– zusätzliche Verdrahtungsebene– „poröse“ Zellen– Durchführungen („feedthroughs“)

Höhevariabel

Standard-zellenreihe

Standard-zellenreihe

Verdraht-ungskanal

Folie 5/6-25

Umsetzung einer SchaltungUmsetzung einer Schaltung

Standardzellen-LayoutGatterschaltung

& &

&

C11D

clk

xNAND2 NAND2 NAND2

DFF

clk

x

Folie 5/6-26

ZellbibliothekZellbibliothek

• einfache Gatter (NAND, UND, NOR, ODER, AOI, OAI)• Treiber (invertierend, nicht invertierend, versch. Stärken)• arithmetische Elemente (Halb-, Volladdierer, Komparatoren)• Multiplexer (mit/ohne Enable), Decoder• Latches• Flipflops (D-, RS-, JK-, T-FF, mit/ohne PRESET/CLEAR)• Schieberegister, Zähler• E/A-Zellen (CMOS-/TTL-kompatibel, Tristate)

Folie 5/6-27

ZellbeschreibungZellbeschreibung

• Schaltzeichen, Funktionstabelle(logisches Verhalten )

• Abmessungen, äquivalente Gatter • Anschlüsse, Anschlußbezeichnungen• Zeitverhalten, Zeitdiagramme

( temporales Verhalten )• Lastfaktoren / Eingangskapazitäten

( elektrisches Verhalten )• schematische Schaltungsbeschreibung

(Gatter-/Transistorebene)• Simulationsmodelle (z. B. für Logik- oder Schaltkreissimulation,

Laufzeit-Analyse, Fehlersimulation)

Folie 5/6-28

ZellabmessungenZellabmessungen

Höhe standardisiert, Breite abhängig von Komplexität der Zelle.

Äquivalente Gatter :Transistoranzahl – Treibertransistoren

Transistoranzahl (NAND2)

Beispiel :

NAND-Eingänge 2 3 4Breite (in m) 56 73 73Höhe (in m) 255 255 255äquiv. Gatter 1 1,5 2

Folie 5/6-29

MakrosMakros

• Probleme bei Standardzellen :– begrenzter Funktionsumfang (feste Höhe)– Standardisierung (Treiberstärken)– aufwendige Verdrahtung (Zelle Kanal Zelle)

• Lösung durch Makrozellen :– rechteckiger Grundriß beliebiger Breite und Höhe– Realisierung von RAMs, ROMs, PLAs, Mikroprozessor-Kernen,

ALUs, aus Standardzellen aufgebauten vordefinierten Schal tungsteilen, Analogteile, ...

– hierarchische Zusammenfassung möglich

Folie 5/6-30

Probleme bei MakrozellenProbleme bei Makrozellen

• Unterbrechung der regelmäßigen Spannungsversorgungsstruktur bei Standardzellen

hierarchischer Aufbauder Spannungsversorgung

UV GND

? ?

??

Makro-

zelle

Folie 5/6-31

Probleme bei MakrozellenProbleme bei Makrozellen

blockiert nutzbar

Makro-zelle

Verdrahtungskanäle durchMakrozelle vorsehen

Blockierung der Verdrahtung

Folie 5/6-32

Makrozellen-LayoutMakrozellen-Layout

RAM

PLA

spezifischeMakrozelle

Standardzellen

Pad - Zellen

Folie 5/6-33

Entwurf von MakrozellenEntwurf von Makrozellen

• manuell– voll optimiert (Analogteile, Datenpfadelemente)– regelmäßiges Layout (Datenpfade)

• automatisiert– Modulgeneratoren (RAM, ROM, PLA, Weinberger Array, ...)– Aufbau aus Standardzellen und anderen Makrozellen

Folie 5/6-34

Optimierung von MakrozellenOptimierung von Makrozellen

ALUREG ALUREG

Getrennte Optimierungvon Makros

Gemeinsame Optimierungvon Makros

Verschwendung vonPlatz für Verdrahtung

„Abutment“

Folie 5/6-35

Bit-Slice-MakrosBit-Slice-Makros

Folie 5/6-36

Standarzellen- / Makro-EntwurfStandarzellen- / Makro-Entwurf

Folie 5/6-37

6.2.2 Gate-Array / Sea-of-Gate6.2.2 Gate-Array / Sea-of-Gate

• Entwurf– Verdrahtung vorgegebener Felder von Transistoren

• Fertigungsvorbereitung– Individuell werden nur Verdrahtungsmasken erstellt

• Fertigung– Vorratsfertigung der Transistorfelder, individuelle Verdrahtung

• Nutzung– Ohne Verdrahtung allgemein nutzbar, mit Verdrahtung wie

Standardzellen-ICs

Folie 5/6-38

Gate-ArrayGate-Arrayaktive Z

ellenV

erdr

ahtu

ngsk

anäl

e

Folie 5/6-39

Gate-Array-ZelleGate-Array-Zelle

p-Diffusion

n-Diffusion

Polysilizium

Vdd (+5V)

Vss (Gnd)

Folie 5/6-40

p-Diffusion

n-Diffusion

Polysilizium

Vdd (+5V)

Vss (Gnd)

Gate-Array-ZelleGate-Array-Zelle

p-Transitoren

n-Transitoren

Folie 5/6-41

PersonalisierungPersonalisierung

p-Diffusion

n-Diffusion

Polysilizium

Vdd (+5V)

Vss (Gnd)

Folie 5/6-42

Vdd

Vss

E1A1

Inverter

PersonalisierungPersonalisierung

Vdd Vdd Vdd

VssVss Vss Vss

E1

E3E2 E4

A3A2

A1

Folie 5/6-43

Vdd

Vss

E2

A2

NOR2

E3

PersonalisierungPersonalisierung

Vdd Vdd Vdd

VssVss Vss Vss

E1

E3E2 E4

A3A2

A1

Folie 5/6-44

PersonalisierungPersonalisierung

Vdd Vdd Vdd

VssVss Vss Vss

E1

E3E2 E4

A3A2

A1 Vdd

Vss

Doppel-Inverter

A4E4

Folie 5/6-45

Gate-Array-GrundstrukturenGate-Array-Grundstrukturen

GND

UV

GND

UV

einfache Streifen doppelte Streifen Inseln

Folie 5/6-46

Sea-of-GatesSea-of-Gates

• Keine speziellen Verdrahtungskanäle, Transistorfeld gleichmäßig über ganzen Chip

Verdrahtung über ungenutzten Transistoren

GND

UV

Folie 5/6-47

Charakteristika von Sea-of-GatesCharakteristika von Sea-of-Gates

• Verdrahtung über Transistoren nur mit zus. Metallebene• Flexible Aufteilung zwischen Transistor- und Verdrahtungsfläche• Möglichkeit der Integration von Speicherstrukturen

• Beispiel:

U

GND

V

BL

A 1

W

Folie 5/6-48

KomplexitätsangabenKomplexitätsangaben

• Angabe äquivalenter Gatter (  • 4 Transistoranzahl)

• Da Transistoren im Gegensatz zu Standardzellen äquidistant, hier guter Schätzwert für Schaltungsfläche.

• ABER: Je nach Verdrahtung können evtl. nur 70-95% eines Gate Arrays ausgenutzt werden, bei Sea of Gates nur 25-70%.

• Auswahlkriterien:– Anzahl Gatter– Anzahl Ein-/Ausgabe-Pads– max. Taktfrequenz

Folie 5/6-49

Gate-Array-GenerationenGate-Array-Generationen

Jahr CMOS-Strukturbreite

Gatter Toggle-Frequenz(MHz)

1980 5 m 3000 251982 3 m 5000 401984 2 m 14000 501988 1,2 m 40000 1001992 0,8 m 250000 200

Folie 5/6-50

Gate-Array Gate-Array Standardzellen Standardzellen

Gate Arrays Standardzellen– feste Chipfläche + variable Chipfläche– feste Komplexität + variable Komplexität– feste Verdrahtungskanäle + var. Verdrahtungskanäle+ 4 Prozeßschritte – 9/11 Prozeßschritte+ schnellere Verfügbarkeitvon Mustern

+ geringere Serienkostenbei großen Stückzahlen

Folie 5/6-51

Fertigung von Gate-ArraysFertigung von Gate-Arrays

Folie 5/6-52

6.3 Speicher6.3 SpeicherSpeicherbausteine

ROM (nur lesen)

masken-programmierbar

(Hersteller)

elektrischprogrammierbar

(Anwender)

DRAMSRAM

PROM(nicht löschbar)

EPROM(mit UV-Licht

löschbar)

EEPROM(elektrischlöschbar)

RAM (schreiben & lesen)

FLASH

FPM Rambus...

Folie 5/6-53

Maskenprogrammiertes ROMMaskenprogrammiertes ROM

• Hersteller fertigt kundenspezifische Maske für denFertigungsprozess

ziehendie Ausg.auf "1"

ziehendie Ausg.auf "0"

Inhalt der Speichermatrix:

0110100101011100

Folie 5/6-54

PROMPROM

• elektrisch programmierbar• Programmiergerät überträgt kundenspezifische Daten

(z.B. Funktionstabelle) in den Chip.– PROM (nicht löschbar)

Sicherungen werden durchgebrannt.

wordline

bit line

UV

Folie 5/6-55

EPROMEPROM

• EPROM (löschbar)– wird mit hoher Spannung programmiert und als ganzes mit UV-

Licht gelöscht

Gate Floating Gate

Floating-Gate speichert Elektronen

n+ DrainSource n+ p

SiO2

(meist 10 Jahre garantiert)

Folie 5/6-56

EEPROMEEPROM

• EEPROM (löschbar)– wird elektrisch programmiert und elektrisch gelöscht– bitweise Löschung– hoher Platzbedarf

Folie 5/6-57

Flash-SpeicherFlash-Speicher

• FLASH– Weiterentwicklung des EPROM – blockweise löschbar– Speicherdichte höher als bei EEPROM– schneller lesbar als EPROM– 2 Bit pro Zelle speicherbar– Typen: NOR, NAND, AND, DINOR (Divided bit-line NOR)

Schreiben Löschen

Folie 5/6-58

SRAMSRAM

• Statisches RAM• Speicherung mit Flipflops

– großer Platzbedarf– kein Wiederauffrischen nötig– schneller Speicherzugriff

Folie 5/6-59

DRAMDRAM

• dynamisches RAM• Speicherung in Kondensatoren

– kleiner Platzbedarf– häufiges Wiederauffrischen

(Refresh) nötig

Folie 5/6-60

SpeichermatrixSpeichermatrix

• • •

DECODER

MULTIPLEXER

quadratischeSpeichermatrix (k x k)

Zeilen-auswahl

Spalten-auswahl

n n

n

1

2

m

Folie 5/6-61

ZugriffszeitenZugriffszeiten

• Refresh :– erfolgt zeilenweise (lesen und neu schreiben)– Zykluszeit: mehrere Millisekunden

• Zugriffszeiten :– statisches CMOS RAM 25ns - 100ns– dynamisches RAM 60ns - 120ns– EPROMS 170ns - 300ns– Flash-Speicher 45ns - 120 ns

Folie 5/6-62

Dynamische Speicher Speicher

DRAM

FPM-DRAM SDRAM

Direct Rambus

Concurrent Rambus

R-DRAM

DDR-DRAM

BEDO-DRAM

EDO-DRAM

SLDRAM

Folie 5/6-63

EntwicklungEntwicklung

Folie 5/6-64

DRAMDRAM

• Ablauf des Zugriffs auf Daten:– Zeilenadresse anlegen (RAS)– Spaltenadresse anlegen (CAS)– Warten– Daten am Ausgang auslesen

• Latenzzeit: 80 - 150 ns

• 4-Bit-Burst: 5-5-5-5(bei 66 MHz Systemtakt)

Folie 5/6-65

FPM-DRAMFPM-DRAM

• Fast Page Mode– Zeilenadresse wird zur Seitenadresse– mehrere Spalten einer Seite werden nacheinander gelesen

• Latenzzeit: 60 - 80 ns (auf einer Seite: 35 ns)

• 4-Bit-Burst: 5-3-3-3

Folie 5/6-66

EDO-DRAMEDO-DRAM

• Extended Data Out– gegenüber FPM-DRAM geändertes Zeitverhalten– überlappende Speicherzugriffe auf eine Seite– Register am Ausgang erforderlich

(Daten bereitstellen und nächste Daten speichern)

• Latenzzeit: 60 - 80 ns (auf einer Seite: 25 ns)

• 4-Bit-Burst: 5-2-2-2

Folie 5/6-67

BEDO-RAMBEDO-RAM

• Burst Extended Data Out– modifiziertes EDO-DRAM– Pipelinetechnologie– zusätzliche Speicherregister am Ausgang– nur BURST-Zugriffe möglich

• Latenzzeit: 60 - 80 ns

• 4-Bit-Burst: 5-1-1-1(funktioniert nur bis 66 MHz Systemtakt => nicht durchgesetzt)

Folie 5/6-68

SDRAMSDRAM

• Synchronous DRAM– neu: Speicherzugriff synchron zum Systemtakt– 2 Speicherbänke, die wechselweise angesprochen werden (2

Seiten gleichzeitig!)– vier Taktsignale (statt zwei)– EEPROM mit 2k Bit enthält exaktes Zeitverhalten eines DIMM-

Moduls

• Taktraten: 66 MHz - 250 MHz• Burst: 5-1-1-1-1-...

(kontinuierliches Auslesen ist möglich)

Folie 5/6-69

DDR / SDRAM IIDDR / SDRAM II

• Double Data Rate– wie SDRAM, jedoch höhere Geschwindigkeit– erweiterte Synchronisation für Daten verschiedener

Speichermodule– Daten bei steigender und fallender Taktflanke– Technologie: TTL -> SSTL3

• Taktrate: bis 300 MHz

Folie 5/6-70

SLDRAMSLDRAM

• SyncLink DRAM– statt funktionsbezogener Pins ein Kommando-Bus– Addressierungskommandos werden zusammengefasst– Pipelinetechnologie– optimiertes Zeitverhalten– mehrere überlappende Speicherbänke (4 - 16)

• Taktrate: 400 - 800 MHz

Folie 5/6-71

RDRAMRDRAM

• RAMBUS– Systemweites Chip-zu-Chip Interface– hohe Datenraten über einfachen Bus– System aus Speicher, ASIC, Verbindungskomponenten (Rambus-

Channel 8 bit)– sehr niedrige Signalpegel– Daten zu beiden Taktflanken

• Taktraten: 600 MHz bereits im Einsatz

Folie 5/6-72

Rambus-WeiterentwicklungenRambus-Weiterentwicklungen

• Concurrent Rambus– modifiziertes Protokoll– gleichzeitige Abarbeitung von blockorientierten Transfers

• Taktrate: bis 800 MHz

• Direct Rambus– nochmals verbessertes Protokoll– 16 Bit Rambus-Channel

• Taktrate: 800 MHz

Folie 5/6-73

SpeichertaktSpeichertakt

Folie 5/6-74

6.4 Programmierbare logische Felder6.4 Programmierbare logische Felder

programmierbarelogische Felder

PAL PLA

löschbar, EECMOS-Technologiemit Makroblöcken an Ein- undAusgängen,Rückkopplungsmöglichkeit(z. B. GAL 6001)nicht löschbar,

mit zusätzlichenRegistern amAusgang(z.B. PAL 16R8)

löschbar,konfigurierbareAusgangsmakro-blöcke(z.B. GAL 16V8)

(ProgrammableArray Logic)

(PLD - ProgrammableLogic Device)

(Programmable Logic Array)

Folie 5/6-75

Struktur logischer FelderStruktur logischer Felder

ROM: ODER-Matrix

programmierbar

PAL: UND-Matrix

programmierbar

PLA: ODER- und

UND- Matrix

programmierbar

&

&

&

&1 1

O1 O2

UND-Matrix

ODER-MatrixI1 I2 I3

verschiedene Optimierungsstrategien

Folie 5/6-76

BezeichnungsweiseBezeichnungsweise

• "PLDxxyyzz"– PLD: Bausteintyp, z.B. PAL, GAL,…– xx: Gesamtzahl der Eingänge

(auch durch Umkonfigurieren von Ausgängen)– zz: Anzahl der Ausgänge– yy: Ausgangskonfiguration

(Bedeutung siehe folgende Tabelle)

• Beispiele: PAL 22L10, GAL16V8

Folie 5/6-77

BezeichnungsweiseBezeichnungsweise

• Kodierung der Ausgangskonfiguration yy

A Arithmetisch, Register im AusgangC komplementäre Ausgänge (beide Pegel stehen zur VerfügungH high (Eingangsbedingungen erfüllt Aushang hat H-Pegel)L low (Eingangsbedingungen erfüllt Aushang hat L-Pegel)P programmierbarer Pegel (H oder L)R Register im AusgangS Steuerung durch ProdukttermeV Vielseitig (besonders bei GALs)X Exklusiv-Oder, Register im Ausgang)

Folie 5/6-78

AusgangsbeschaltungenAusgangsbeschaltungen

Folie 5/6-79

GAL 16V8GAL 16V8

Folie 5/6-80

6.5 FPGA6.5 FPGA

Vorteile programmierbarer Vorteile von Gate Arrays

logischer Felder

+ kurze Entwurfszeiten + hohe Komplexität

+ anwenderprogrammierbar + flexible Architektur

+ Standardprodukt + gute Entwurfssoftware

programmierbare Gate Arrays (FPGA)(field programmable logic array)

– hoher Einzelpreis

Folie 5/6-81

FPGA-TechnologienFPGA-Technologien

Actel16%

Altera13%

Lucent9%

Rest5%

Xilinx57%

Stand 1997

Folie 5/6-82

6.5.1 LCA-Architektur (Xilinx)6.5.1 LCA-Architektur (Xilinx)

Logic Cell Array (LCA)

Folie 5/6-83

Konfigurierbarer LogikblockKonfigurierbarer Logikblock

16x1 SRAM:Speicher oderFunktionstabellen

2 Speicherelementekonfigurierbar alsFlip-Flop oder Latch

Multiplexer zurKonfiguration derFunktion

Folie 5/6-84

Ein-/Ausgabe BlockEin-/Ausgabe Block

Ausgabe:- invertiert, nicht invertiert- direkt, gepuffert

Eingabe:- direkt und gepuffert- Rückkopplung der Ausgabe

Folie 5/6-85

VerbindungsmatrixVerbindungsmatrix

Vorgegebene Leitungen laufenzwischen den CLB.

E/A-Leitungen der CLB kreuzendiese Leitungen.

Verbindungen zwischenLeitungen werden durch SRAM-Zellen hergestellt

Zur Konfiguration eines Xilinx-FPGAmuss der Inhalt der SRAM-Zellengeladen sein.

Für Stand-Alone-Betrieb ist ein Eprom mit den Konfigurationsdatenerforderlich

Folie 5/6-86

BeispielfunktionBeispielfunktion

Funktion: Y = X1 X2 X3 X4 X5 X6 X1 X2 X3 X4 X5 X6

= X1 X2 ( X3 X4 X5 X6 X3 X4 X5 X6)

Realisierung:

CLB CLBXXXX

5

6

3

4XX

1

2

Folie 5/6-87

FPGA-LayoutFPGA-Layout

CLB

CLBCLB

CLB

Folie 5/6-88

Die Xilinx 4000 FamilieDie Xilinx 4000 Familie

Typ Technologie CLB Gatter RAM bits Flip-Flops I/O4000E 0,5 m; 3 ML 100 - 1024 3k - 25k 3k - 32k 360 - 2560 80 - 2564000EX 0,5 m; 3 ML 1024 - 1296 28k - 36k 32k - 41k 2560 - 3168 256 - 2884000XL 0,35 m; 5 ML 196 - 3136 5k - 85k 5k - 85k 616 - 7168 112 - 448Virtex 0,25 m; 5 ML 100k - 1000k 316 - ?

ML: Anzahl Metalllagen

Folie 5/6-89

6.5.2 MLL-Architektur (Actel)6.5.2 MLL-Architektur (Actel)

Folie 5/6-90

BeispielpersonalisierungBeispielpersonalisierung

Folie 5/6-91

Anordnung der ModuleAnordnung der ModuleACT 1 / TPC 10 ACT 2 / TPC 12

K K K K

K K K K

K K K K

K S K S

K S K S

K S K S

kombinatorisches Modul sequentielles Modul

Folie 5/6-92

Kombinatorisches ModulKombinatorisches Modul

01

G

MUX

01

G

MUX

&

01

G

MUX

1

D00D01

D10D11

A0B0

A1B1

Y

Folie 5/6-93

Sequentielles ModulSequentielles Modul

&01G

MUXkombinato-risches

Logikmodul &01G

MUX

Z

CLRB&

=

&1

HOLD1HOLD2C1

C2C1C2

C1C2B0

A0, B0, A1, B1

D00D01

D10D11

Folie 5/6-94

Actel Antifuse FPGAsActel Antifuse FPGAs

Familie ACT1 ACT2 1200XL 320DXTechnologie 1 m; 2ML 1 m; 2ML 0,6 m; 2ML 0,6 m; 2MLGatter 1200 - 2000 2500 - 8000 2500 - 8000 6500 - 40000Logikblöcke 295 - 547 451 - 1232 451 - 1232 1005 - 5020Flip-Flops 0 231 - 624 231 - 624 510 - 2526SRAM-Bits 0 0 0 2048 - 4096Ein-/Ausgabe 57 - 69 83 - 140 83 - 140 126 - 288Taktrate (MHz) 75 105 - 85 165 - 135 135 - ?

ML: Anzahl Metalllagen

Folie 5/6-95

Antifuse-TechnologieAntifuse-Technologie

• im Grundzustand nicht verbunden• 10-50 mal kleiner als SRAM-Zelle• 10 mal kleiner als EEPROM-Zelle• nur wenige Zellen müssen programmiert werden (2%-3%)• Test nach Programmierung notwendig

SiO2 SiO2

horizontale Leiterbahn

vertikale Leiterbahn

Dielektrikum

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6.6 Auswahlkriterien6.6 Auswahlkriterien

• Aspekte, die bei der Wahl von Zieltechnolgien und Systempartitionierung berücksichtigt werden müssen:

– Entwurfs- und Fertigungszeiten– Kosten (Stückzahl)– Fertigungsaufwand– Chipkomplexität (Gatter, I/O)– Taktraten– Zuverlässigkeit

…

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Entwurfs- und FertigungszeitenEntwurfs- und Fertigungszeiten

Vollkunden-IC Standard-zellen-IC Gate-Array progr. SchaltungEntwurf 5 - 8 1 - 1,5 1 - 1,5 <1Fertigung 3 - 4 3 - 3,5 1 - 1,5 0Gesamt 8 - 12 4 - 5 2 - 3 <1

Alle Angaben in Monaten

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Stückzahlen und KostenStückzahlen und Kosten

1000

100

10

1000 10000 100000 1000000

Vollkunden-IC

Standardzellen-IC

Gate-ArrayPGA,PLD

Stückzahl

relativeKosten