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Speicherstruktur und Datenpfade

Prof. Dr.-Ing. Axel Hunger Grundlagen der Technischen Informatik

Grundlagen der technischen Informatik

Kapitel 6 – Speicherstruktur und

Datenpfade

Prof. Dr.-Ing. Axel Hunger

Pascal A. Klein, M.Sc.


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6. Speicherstruktur und Datenpfade ................................................. 3

6.1 Prinzipielle Speicherzugriffsmethoden .................................. 4

6.1.1 FIFO ................................................................................... 4

6.1.2 LIFO ................................................................................... 5

6.1.3 Random Access (RAM) ..................................................... 6

6.2 Busse ...................................................................................... 7

6.2.1 Einleitung ........................................................................... 7

6.2.2 Wortbreite und Kapazität .................................................... 7

6.2.3 Hierarchie der Busse in digitalen Systemen ....................... 8

6.2.4 Bidirektionaler Signalverkehr ............................................. 9

6.2.5 Open-Collector-Treiber .................................................... 10

6.2.6 Tri-State Technik .............................................................. 12

6.2.7 Anforderungen an Treiber und Empfänger ....................... 15

6.2.8 Speicherstruktur in integrierten Schaltungen .................... 17

6.2.9 Ansteuerung des Speichers ............................................... 20

6.2.10 Speicherarten ................................................................. 25

6.2.11 Struktur und Anwendung im System ............................. 31


3


6. Speicherstruktur und Datenpfade Bisher:

• Flipflops zur Speicherung binärer Information (1-bit)

• Register zur temporären Datenspeicherung und Datenmanipulation

Aufgabe:

Speicherung und Transport größerer Datenmengen

Lösung:

1) Organisation der 1-Bit-Zellen in einer k x m - Matrix mit k: Wortbreite (z.B. des Registers) und m: Speichertiefe (z.B. Anzahl der Register)

2) Transport über Datenbus mit k Bit parallel und/ oder n Datenworten im Zeitmultiplex-Betrieb

Beispiel: Registerbänke

R 1

Bus mit k = 4 bzw. k = 8

2R

3R

4R

5R

6R

k=4, m=4 ⇒ 16 Bit k=8, m=2 ⇒ 16 Bit

k = 4, m = 4 ⇒ 16 Bit k = 8, m = 2 ⇒ 16 Bit


4


6.1 Prinzipielle Speicherzugriffsmethoden

• Speicher mit eingeschränktem Zugriff auf die Daten: FIFO und LIFO

• Speicher mit freiem Zugriff: RAM

6.1.1 FIFO

Struktur: First In - First Out

Beide Busse habeneindeutige Daten-flussrichtung

<

A A

B B

C C

D D

T

Q

Q

Q

Q

PI P0

n Register

<

Der Aufbau ist ähnlich dem eines Schieberegisters, allerdings werden hier nicht einzelne Bits, sondern komplette Worte einer festgelegten Wortbreite durch den Takt geschoben, d.h. Bit-parallele Datenworte werden Wort-seriell ein- und ausgelesen. Nachteil: - Zugriff auf ein bestimmtes Wort erst nach bis zu n

Schiebetakten Vorteile: - Trennung von Eingangs- und Ausgangsbus

- Synchronisierung von Datenströmen mit unterschiedlicher Geschwindigkeit


5


6.1.2 LIFO

Struktur: Last In - First Out

Der Aufbau ist ähnlich wie bei einem FIFO, jedoch jetzt mit umschaltbarer Schieberichtung. Als Bezeichnungen werden auch die Begriffe Keller- oder Stapelspeicher verwandt.

A

B

C

D

T

Der gemeinsame I/O-Bushat bidirektionaleDatenflussrichtung

I/O

PIPO

Schreibweise: I/ 0 : Pin I/ 0 = I Richtung = In

Pin I/ 0 = 0 Richtung = Out LIFOs werden hauptsächlich als Zwischenspeicher nach dem Stack-Prinzip eingesetzt; als Nachteil sind hier Zugriffsprobleme wie bei der FIFO-Struktur zu nennen, solange dass LIFO nicht als reiner Stack-Speicher genutzt wird.


6


6.1.3 Random Access (RAM)

Bei Speichern mit wahlfreiem Zugriff kann zu jedem Zeitpunkt ein beliebiges Datenwort gelesen oder abgespeichert werden. Struktur:

Auswahlschaltung

R

R

R

1

2

3

Steuer-bus

Adress-bus

Register

Interessent

* Richtung* Takt* …

Daten-bus

Die Verwendung des Begriffes "Bus" ist verbreitet für eine Vielzahl von Verbindungen (Rechnerbus, Systembus, IEEE-Bus). Hier werden nur Busse auf unterster (schaltungstechnischer) Ebene behandelt. Random Access ist die wichtigste Speicherstruktur in der Rechentechnik; daher werden die erforderlichen Schaltungskomponenten im folgenden näher behandelt.


7


6.2 Busse 6.2.1 Einleitung

In den bisher betrachteten Schaltungen haben wir Verbindungen zwischen Gattern betrachtet, die nur in einer Richtung arbeiten, sie sind unidirektional. Dies bedeutet, dass jeder Ausgang einer Komponente nur mit dem Eingang oder den Eingängen der nächsten Komponenten verbunden ist.

Im Gegensatz dazu stehen Busse. Sie haben die Eigenschaft mehrere Ausgänge anzubieten, wobei zu einem Zeitpunkt immer nur einer der Ausgänge aktiv sein darf.

Bussysteme werden eingesetzt, um die Anzahl der Verbindungen zwischen den verschiedenen Einheiten eines Systems enorm zu reduzieren. Dies ist insbesondere bei großen Einheiten mit langen Verbindungen wichtig.

6.2.2 Wortbreite und Kapazität

Gegeben seien folgende Komponenten: Wortbreite Register: KRS, KRE Wortbreite Bus: KB Buszyklus: tB Übertragungszeit: tgesamt Ein Buszyklus besteht aus den Verzögerungszeiten der Gatter, der Laufzeit auf Leitung sowie der erforderlichen Synchronisierung aller Bits auf dem Bus. Folgende Konstruktionen sind möglich: 1) KRS = KRE = KB => tgesamt = tB

Reg. 4 Reg. 4

4

Minimale Übertragungszeit


8


2) KRS = KRE = KR, KB = 1

Reg.Mux

Reg.Demux

=> tgesamt = KR · tB (= 4tB) Minimaler Verdrahtungsaufwand 3) KRS ≠ KRE, (KB = KRS)

4 MUX

8

4

4

4

4 4

( )

( )xRSRE

BBRS

REgesamt

KK

ttKKt

2

2

⋅=

=⋅=

Kompromiß z.B. KRE = Prozessor mit großer Wortbreite, KRS = Speicher mit einfacher Verdrahtung

6.2.3 Hierarchie der Busse in digitalen Systemen

Busse finden sich auf allen Ebenen eines Rechensystems. Sie erfüllen dabei unterschiedliche Aufgaben, woraus unterschiedliche Eigenschaften und Konstruktionsmerkmale resultieren: a) auf dem Chip: schneller Datenverkehr, b) auf der Platine Kompromiß aus

Verdrahtung/Geschwindigkeit,


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c) im System: Standardisierung (Austauschbarkeit von Komponenten),

d) Rechnernetz: wenig Verdrahtung, Protokoll zur Absicherung des Datenverkehrs.

Aufgabe:

Kommunikation zwischen...

typisches Übertragungsmedium

Beispiele typische Datenraten [MB/s]

Register-Bus ALU, CU und Registern Metallische Schichten auf Mikrochips

<1000

CPU-Bus CPU und Hauptspeicher bzw. CPU und Cache

Geätzte Leiterbahnen auf Platinen

<400

System-Bus Hauptplatine und z.B. Grafikkarte

Geätzte Leiterbahnen auf Platinen

(E)ISA-Bus, PCI-Bus

<200

E/A-Bus Hauptplatine und E/A- sowie Massenspeichergeräten

Flachbandkabel, Rundkabel

SCSI-Bus <80

Netz-Bus Computersystemen Koaxkabel, Twisted Pair, Satellitenverbindung

Ethernet (LAN), ATM

<20

6.2.4 Bidirektionaler Signalverkehr

Busse erlauben den bidirektionalen Datenverkehr zwischen mehreren Teilnehmern über ein gemeinsames Leitungsbündel. Serielle Busse sind lediglich ein Sonderfall, bei dem die bitparallele Übertragung seriell durchgeführt wird.

Spezielle Eigenschaft:

Zu jedem beliebigen Zeitpunkt

• darf nur ein Sender aktiv sein (Eindeutigkeit der Nachricht), • dürfen beliebig viele der angeschlossenen Empfänger diese

Nachricht empfangen.

Eigenschaften dieser Lösung:

Große Anzahl an Verbindungen


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Lange Verbindungen (falls physikalisch unter-schiedliche Einheiten)

Dies führt zu der Verbindung von Komponenten mit einem Bus.

Hierfür sind spezielle Schaltungstechniken erforderlich, die im folgenden beschrieben werden.

6.2.5 Open-Collector-Treiber

EE

U

A1

2

cc

&EE

1

2A

TTL-OC-Gatter:

Schaltungssymbol (NAND):

Die Zusammenschaltung mehrerer Treiber auf dem Bus erfolgt ausnahmsweise durch direkte Verbindung der Gatterausgänge und Verbindung mit einem externen Pull-up-Widerstand.

AR

V

OC1

CC

OC2

OC3

...

...

...


11


• Sobald mindestens ein Transistor durchschaltet, ist A = 0 (UA ≈ 0,2V)

• Wenn alle Transistoren sperren, ist A = 1 (UA ≈ VCC) • Ein Transistor ist durchgeschaltet, wenn UBE > 0,7 V • Ein Transistor ist gesperrt, wenn UBE ≤ 0,7 V UBE (Spannung zwischen Basis und Emitter) ergibt sich als Folge der logischen Verknüpfung der Eingänge der einzelnen Gatter. Die Zusammenschaltung mehrerer Open-Collector-Ausgänge mit einem Widerstand (oft als Pull-up-Widerstand bezeichnet) ergibt eine zusätzliche Verknüpfungsfunktion: Daher die Bezeichnung Wired AND. Aufgrund oben ausgeführter Überlegungen zu den Spannungsverhältnissen am gemeinsamen Knoten ergibt sich die logische Funktion eines UND-Gatters.

&

&

&

&

DE

1

1

DE

2

2

DE

3

3

Als weitere Vereinbarung muss für die Definition von Busschaltungen festgelegt werden, dass bei nicht-aktiven Sendern die Ausgangstransistoren sperren (also eine logische 1 auf den Bus schalten), damit der aktive Treiber allein über den Zustand der Leitung entscheiden kann.

Vorteil: -Einfache Schaltungstechnik


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Nachteile: -Die Treiberleistung für logisch I ist gering (lediglich über R). -Kleine Werte von R oder eine große Anzahl von nachgeschalteten Eingängen führen zu langsamen Signalflanken und damit großen Verzögerungen.

6.2.6 Tri-State Technik

DE

U

A

cc

T

T

GND

&DE

A

TTL-TS-Gatter: Schaltungssysmbol:

E=0 sperrt DE=1 erlaubt D

Funktion: Aus Sicht des Transistors T4 erfüllt A = f(D, E) die Funktion eines NAND-Gatters.

D

EN A


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Für T3 gilt: - D = 0 => T3 leitet (NAND); - E = 0 => T3 sperrt zusätzlich zu T4! Funktion:

EN D T1 T2 A 0 0 0 0 Z E=0 führt zum hochohmigen

Ausgangszustand Z 0 1 0 0 Z 1 0 1 0 1 E=I führt dazu, daß das Gatter als

invertierender Treiber A=D arbeitet 1 1 0 1 0

&

& 1

1

1>

Eine Busschaltung mit Tri-State-Gattern entsteht durch Zusammenschaltung der Ausgänge und hat folgende Eigenschaften:

• Z-Zustände haben keinen Einfluss auf den Pegel der Busleitung (hochohmig),

• es ist kein Pull-up-Widerstand erforderlich,

• es muss kein Signalpegel als passiv definiert werden,


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• 0- und 1-Pegel sind gleichermaßen stark getrieben.

Vorteile : - Einfache Schaltungstechnik für den Anwender.

- Aktiv getriebene 0- und I-Zustände (hohes fan out). - Auch bei zahlreichen Treibern pro Leitung keine Nachteile im Zeitverhalten.

Nachteile: Falls irrtümlich zwei Treiber gleichzeitig aktiviert sind - kann ein undefinierter Spannungspegel auf der gemeinsamen Leitung entstehen, - besteht Zerstörungsgefahr durch unerlaubt hohe Querströme.

Die Tri-State-Technik hat sich beim Rechnerbau gegenüber der Open-Collector-Technik durchgesetzt.

Anwendungsbeispiel:

System2

System3

System1

1

1

1

1

1

1

EEE 12 3

Ei: Zentral gesteuert vom Hauptsystem Weitere Enable-Eingänge sind für die Empfängergatter möglich, jedoch nicht erforderlich, da ein einfacher Empfänger eingangsseitig im System zur Trennung ausreicht. Die


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Maskierung der Information kann durch das System selbst vorgenommen werden. Die Enable-Signale Ei werden meist zentral gesteuert von einem Hauptsystem. Eine Kombination von Tri-State-Technik und Richtungsumschaltung ergibt den häufig verwendeten bidirektionalen Bustreiber:

&

&

& &

1

1

D

D

R

A1

2

E

E : gemeinsamer Enable; R: Richtungsdefinition

E R Weg Funktion

0 0 A -> D2 empfangen

0 I D1 -> A senden

I 0 A = Z passiv

D2 = Z

I I A = Z aktiv

D2 = Z

6.2.7 Anforderungen an Treiber und Empfänger Treiber: -hoher Ausgangsstrom (zur Ansteuerung vieler


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Eingänge) -niedriger Innenwiderstand (für schnelle Schaltvorgänge angesichts hoher Leitungskapazität)

Empfänger: Signalformung (Regenerierung) bei Störungen und langsamen Flanken. Hierbei wird häufig eine Übergangsform mit Hysterese eingesetzt. Entsprechende Bauteile werden auch als Schmitt-Trigger bezeichnet.

U UU

U

UU

a

a

1 2

ii

Schmitt_Trigger

Busabschluß: Leitungsende(n) müssen mit dem Wellenwiderstand Z0 reell abgeschlossen werden (R = 70 - 100 Ω für Leiterbahnen, 20 - 40 Ω für Busse)

Z LC

Laufzeit t L Ct0 = = ⋅'

'' ',

mit L': Induktivitätsbelag, C': Kapazitätsbelag Vorteil: Signalverläufe ohne Ein- bzw. Überschwinger; Nachteil: wegen des geringen Wellenwiderstands resultieren

hohe Treiberströme


17


6.2.8 Speicherstruktur in integrierten Schaltungen

Grundelement: Adressierbare 1-Bit-Speicherzelle

&

A

D& DIn

Out

Anordnung im integrierten Halbleiterspeicher:

Speicher-matrix mitm x nZellen

Schreib-/Lese-schaltung

Steuerlogik

Dec.

Adressen

Daten

Steuer-leitungen

m Worte mit n Bit

Organisationsformen:

a) Wortweise Adressierung


18


11 1n

m1 mnDec.

Adresse

Bit 1 Bit n

Schreib-/Lese-SchaltungDaten

b) Bitweise Adressierung

11 1n

m1 mn

S/L

Dec.

X-Adresse

Datum

Y-Adresse

Adressierung Vorteile Nachteile


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a) Wortweise - passend für 4- oder 8-Bit Rechner

- für große Speicher schwierig zu fertigen (m und n sollten etwa gleich groß sein)

- Schreib- / Leselogik n-mal erforderlich

b) Bitweise - quadratisches Array - flexibel beim Aufbau

unterschiedlicher Speichergrößen

- mehrere Bausteine zur Speicherung von Worten erforderlich

- hoher interner Verdrahtungsaufwand (es gibt aber Tricks; z.B. Datenleitung zur Adressierung benutzen)

Adressierung Wortweise Bitweise

1 n

CS

D D D D1011 n1

1 n

CS

D D01

CS CSy1 yn

x

Vorteile - passend für 4- oder 8-

Bit Rechner - quadratisches Array

möglich - flexibel beim Aufbau

unterschiedlicher Speicherstrukturen


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Nachteile - für große Speicher schwierig zu fertigen (m und n sollten etwa gleich groß sein)

- Schreib- / Leselogik n-mal erforderlich

- mehrere Bausteine für wortorientierter Speicherung erforderlich

- hoher interner Verdrahtungsaufwand

Berechnung der Anzahl erforderlicher Leitungen: (Annahme: z Zeilen pro Chip, n bit pro Wort, 8k x 8 Speicher) intern: LWi = z/n + 2n LBi = 2 Z extern: LWe = ld (z/n) + n = 21 LBe = ld z + 1 = 17 (stat.), 7 (dyn.)

6.2.9 Ansteuerung des Speichers

Steuer-logik

Schreib-/Leselogik

Chip SelectOutput EnableRead/Write

CSOER/W

Realisierung z.B.: &

&

1

1

>1

>1Daten

CSOE

R/W

Adressen


21


CS OE W/R

Speicherfunktion

0 1 0 schreiben 0 0 1 lesen 1 X X inaktiv

W/R ist als Impuls definiert (nicht als Flanke), um Toleranzen der Transportzeiten bei den Daten zu erlauben. Der Speicherzugriff erfolgt daher in Zyklen:

a) Lesezyklus

CS

OE

R/W

Adr.

Daten

Freigabe derDaten

tt

tt

A

CS

OE

Z

tA: Adresszugriffszeit (tC) tOE: Output enable tZ: Zykluszeit tCS: (Chip Select) Zugriffszeit

Achtung: tA < tZ, erst nach Ablauf von tZ kann neuer


22


Lesevorgang beginnen.

1. Anlegen der Adresse 2. CS (aus Adresse gefolgert) 3. Output frei schalten 0OE

!=

4. nach tOE müssen gültige Daten vorliegen

⇒ Nach dem Anlegen der Adresse muss eine gewisse Zeit tA gewartet werden, bis die Daten aufgrund der internen Schalt- und Laufzeiten (tCS, tOE) am Ausgang gültig sind.


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b) Schreibvorgang

CS

R/W

Adr.

Daten

t

t

t

D1

R/W

Z

tCS

OE

tZ: Zykluszeit W/Rt : Schreibimpuls

(Das Schreibsignal muss eine Mindestdauer aktiviert sein)

tCS: (Chip Select) Zugriffszeit tDI: Haltezeit der Daten (tDI = tDW + tH) tDW: Mindesthaltezeit von Daten und Adresse vor der positiven

Flanke von W/R tH: Mindesthaltezeit beginnend mit der pos. Flanke von W/R

Mit der positiven Flanke von W/R werden die Daten eingelesen. Dazu müssen sie eine Mindestzeit tDW stabil angelegen haben und noch eine Mindestzeit tH anliegen.

1. Anlegen der Adresse 2. CS (aus Adresse gefolgert) 3. stabile Daten für den Zeitraum tDI 4. die positive Flanke von W/R bedeutet das eigentliche

tAS: Address Setup Time (von Start tz


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Lesen vom Bus

c) Speicherzyklus bei dynamischen Speichern (lesen)

RAS

CAS

Adr.

Daten

A A07 A A 815

- Multiplexsteuerung der 16 Adressleitungen -> Einsparung an Gehäusegröße

- Verwendung einer halben Adresse (A7-AO, RAS = 0) zum zeilenweisen Refresh ca. alle 8ms

Vorteile: - größte realisierbare Speicherkapazitäten Nachteile: - komplexere Ansteuerung durch MUX und

Refresh-Schaltung - längerer Speicherzyklus durch Adress-Multiplex und Refresh


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6.2.10 Speicherarten

Realisierung der 1-Bit-Speicherzellen entscheidet über die Funktionen

• RAM: random access memory Schreib-/Lesespeicher

Flüchtiger Speicher:

Speicherinhalt geht ohne Stromversorgung verloren

• Flipflop aus 2 (bipolaren) bis 6 (unipolaren) Transistoren -> statisches Element (SRAM)

• 1 bis 3 Transistoren plus Kapazitäten (die den Zustandspeichern, Kondensator verliert Kapazitäten, Auffrischen nötig (refresh))-> dynamisches Element (DRAM)

• ROM: read only memory Festwertspeicher

+

“0” Nur ein Element entscheidet

“1” uber 0- oder I-Zustand hohe Komplexitat


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Mögliche Realisierung:

R

R

R

R

w

w

w

w

RLRLRLRL

D

Adre

ss-D

ecod

er

Lesever-stärker

D0D1D2D3

Schematischer Aufbau:

A0

A1

vereinfachte Darstellung:

mögliche Realisierung:

Nicht flüchtiger Speicher: Der Hersteller entscheidet über den Speicherinhalt (fest). • PROM: programmable ROM

programmierbarer Festwertspeicher A

D

x

x

S: fusible link, Schmelzsicherung

Der Anwender kann den Speicherinhalt einmalig von 1 auf 0 "brennen" (Koppelelemente werden einmalig durch einen Überstrom weggebrannt von 1 auf 0. „Kappen der Dioden“ / „Durchbrennen der Sicherungen“)


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• EPROM: erasable PROM (MOS-ROM-Zelle mit “Gloating gate”) Programmierung über Spannungsimpulse (isolierte Kondensatorplatte).

Keine Ladung Kanal leitet Ladung speichert Kanal gesperrt

Löschen über UV-Licht.

Programmierung und Löschen des ROM durch den Anwen-der möglich. Es sind aber aufwendige und zeitraubende Verfahren erforderlich, da jeweils das EPROM ein- und aus-gebaut werden muss. (Ladung kann über Jahre gespeichert werden.)

• EEPROM: electrical EPROM (ähnlich EPROM) Programmierung und Löschen kann über den eingebauten Zustand erfolgen. (Elektronische Spannung)

Anwendung: NOVRAM (nonvolative RAM) bestehend aus RAM mit parallelem EEPROM

• PLA: programmable logic array (programmierbare logische Anordnung)

Aus PROM abgeleitet:

- PROM dekodiert jede der 2k möglichen Adressen und gibt das entsprechende Datenbit wieder.

- PLA hat nur ausgewählte (programmierte) Adressen, denen der Wert I zugeordnet wird.


28


voll-ständige

UNDMarix

ODERMatrix

1

1

1

PROM ProgrammierbarerInhalt

PAL

Adress-Decoder

Regi-ster

Program-mierbare

UNDMatrix

1

1

1

ODERMatrix

Vorteile der PALs:

- große Freiheit bei der Darstellung logischer Funktionen

- dabei geringerer Aufwand/Kosten als bei Programmierung der vollständigen Wertetabelle im ROM

- durch unterschiedliche Kombination der Wortbreite von Ein- und Ausgängen sowie eventuell interne Register als Rückkopplung ergeben sich äußerst flexible und preisgünstige Bauelemente (zum reinen Speichern ungeeignet wegen geringer Kapazität)

-

Übersicht:

Art Wortbreite Inhalts-änderung

Kapazität

[Bit]

Zugriffszeit

[ns]

Kapazität

[Bit]

Zugriffszeit

[ns]

RAM stat. 1, 4, 8, 9 ja 64-16k 5-50 4k-64k 25-200

RAM dyn. 1, 4, 8 ja - - 4k-1M 100-200


29


ROM 4, 8 nein - - -1M sehr schnell

PROM 4, 8 bedingt 64-64k - 16k-64k einige 10ns

EPROM 8 in Minuten - - 8k-512k mittlere Geschwindig-keit

EEPROM 1, 4, 8 in ms - - -64k einige 100ns

Auswahlkriterien:

• Geschwindigkeit

• Kapazität

• Wortbreite (Organisation)

• Möglichkeiten zum Ändern / Sichern der Inhalte,

Trends:

• größere Kapazitäten/ kürzere Zugriffszeiten

• „intelligente“ Speicher mit

o internem Refresh

o Video-RAM

o Integrierte Adreßberechnung

o Integrierte Fehlererkennung und –korrektur

o Assoziativspeicher

• Weitere Spezialisierungen


30


Zusammenfassung:

UND ODER

ROM fest fest

PROM/EPROM fest programmierbar

PAL programmierbar fest

PLD programmierbar programmierbar


31


6.2.11 Struktur und Anwendung im System

Die Adressierung aller Speicherplätze erfolgt von der Zentraleinheit über eine Hierarchie von Decodern:

Speicher Speicher Speicher

A A0k

A A0nA A0n

Adress-bus

System-decoder

Daten-bus

Deco-der

In modernen Prozessorsystemen existieren spezielle Bausteine zur Adressverwaltung (Umrechnung virtueller in physikalische Adressen). Dies ändert jedoch nichts am hier dargestellten Prinzip.

Einsatz der unterschiedlichen Speicherstrukturen im System:


32


Controller

DualPort

RAMeinige

K Worte

einigehundertWorteRAM

arbeitsspeichereinigeK-M ByteRAM/ROM

CPU

RegisterLIFOeinige Worte

wetererProzessor

SchnelleMesswert-aufnahme

Cache

Prozessor-Platine(CPU)

Massenspeicher

FIFOeinige

zigWorte

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