Zuverlأ¤ssigkeit und Fehlertoleranz Parallele BIST -Architektur Sequentielle BIST -Architektur...

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    24-Jan-2020
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  • 1

    Zuverlässigkeit und Fehlertoleranz

    BIST

  • Grundprinzip BIST

    Vorteile:  Verkürzung der Testzeit (Tester muss weniger Daten Senden/Empfangen)  Besserer Zugriff auf interne Komponenten im DUT

    Nachteil:  Zusätzliche Hardware  DUT muss BIST-tauglich sein (Möglichkeit der Maskierung von X-Bits)

    2

    Chip

    DUT

    Externer Tester

    BIST Modul

    St eu

    er sig

    na le

    Kom paktierte Testantw

    ort / Pass/Fail Inform

    ation Testmuster Testantwort

    Chip

    DUT

    BIST Modul inklusive Testablaufsteuerung

    Testmuster Testantwort

    Aufbau für Feldtest Aufbau für Produktionstest

  • BIST-Architekturen

     Parallele BIST-Architektur

     Sequentielle BIST-Architektur

    Quelle: J. Rajski, J. Tyszer: „Arithmetic Built-In Self-Test for Embedded Systems“

  • Testmustererzeugung für BIST

     Testmustererzeugung auf dem Chip für: − erschöpfenden Test − pseudo-erschöpfender Test − Test mit Pseudo-zufallsbasierten

    Testmustern

     Generierung zufälliger Testmuster mittels rückgekoppeltem Schieberegister (LFSR)

     Zur Erhöhung der Testüberdeckung Ergänzung um deterministisch erzeugte Testmuster (Testmuster wurden mit einem ATPG Tool erzeugt und durch das LFSR erzeugt Testmuster werden stellenweise manipuliert, um einige der deterministisch erzeugten Testmuster zu erhalten.

    4

    Testmustererzeugung (z.B. durch ein rückgekoppeltes Schieberegister)

    DUT

    Testmuster

    Sc an

    ke tte

    Sc an

    ke tte

    Sc an

    ke tte

    Komb. Logik

    Komb. Logik

    LFSR

  • 5

    Aufbau rückgekoppelter Schieberegister (LFSR)

    D Q D Q D Q D Q D Q …

    h0 h1 h2 h3 h4

    D Q D Q D Q D Q D Q …

    h0 h1 h2 h3 h4

    External XOR n–stage LFSR

    Internal XOR n–stage LFSR

    zur Scankette

    zur Scankette

  • 6

    Beispiele

    D Q D Q D Q D Q

    0 0 0 1

    1 0 0 0

    0 1 0 0

    1 0 1 0

    0 1 0 1

    0 0 1 0

    0 0 0 1

    D Q D Q D Q D Q

    0 0 0 1

    1 1 0 0

    0 1 1 0

    0 0 1 1

    1 1 0 1

    1 0 1 0

    0 1 0 1

    1 1 1 0

    0 1 1 1

    1 1 1 1

    1 0 1 1

    1 0 0 1

    1 0 0 0

    0 1 0 0

    0 0 1 0

    0 0 0 1

  • Seeding

     Ziel: Minimale Testzeit bei hoher Fehlerüberdeckung

     Lösung: − pseudozufällige Testmuster für die meisten einfach zu testenden Fehler − deterministische Testmuster für die schwierig zu testenden Fehler durch

    Seeding des LFSR (Initialisierung des LFSR)

    Scan-Kette LFSR Seeds S

    el ec

    t

    Decoder

  • 8

    Analyse der Testanworten

     Ausgabe der vollständigen Testantwort an den Tester ist zu aufwändig.

     Deshalb: Kompaktierung der Ausgaben auf dem Chip zu einer Signatur

     Kompaktierung ist verlustbehaftet. − Maskierung von Mehrfachfehlern möglich.

     Ausgabe der Signatur oder Vergleich der Signatur auf dem Chip mit einer

    "goldenen" Signatur.

     Kompaktierung in − Platz: XOR-Bäume − Zeit: SISR, MISR

  • 9

    XOR-Bäume

    Sc an

    ke tt

    e

    Sc an

    ke tt

    e

    Sc an

    ke tt

    e

    Sc an

    ke tt

    e

    Sc an

    ke tt

    e

    Sc an

    ke tt

    e

    Sc an

    ke tt

    e

    Sc an

    ke tt

    e

    XOR XOR

    XOR

    XOR XOR

    XOR

    Testantworten

  • 10

    Single Input Signature Register (SISR)

    D Q D Q D Q D Q D Q …

    h0 h1 h2 h3 h4 von

    Scankette

  • 11

    Multiple Input Signature Register (MISR)

    D Q D Q D Q D Q D Q …

    h0 h1 h2 h3 h4

    M0 M1 M2 M3 M4 M5

    Mi … Input von Scankette i

  • 12

    Chip

    Aufbau BIST-Modul

    BIST Controller

    Testmustererzeugung (z.B. durch ein rückgekoppeltes Schieberegister)

    DUT

    Analyse der Testantworten (Kompaktierung)

    Testmuster

    Testantworten

    Kompaktierte Testantworten

    Sc an

    ke tte

    Sc an

    ke tte

    Sc an

    ke tte

    Komb. Logik

    Komb. Logik

    LFSR

    MISR

  • Serieller BIST mit einer Scan-Kette

     Nachteil: Lange Testzeit

  • 14

    Logic BIST Architektur (STUMPS)

    LFSR

    CUT

    MISR

    PI

    Sc an

    ke tt

    e Sc

    an ke

    tt e

    Sc an

    ke tt

    e Sc

    an ke

    tt e

    PO

    LFSR

    CUT

    MISR PI

    Sc

    an ke

    tt e

    Sc an

    ke tt

    e

    Sc an

    ke tt

    e Sc

    an ke

    tt e

    PO

    Linear Phase Shifter

    Linear Phase Compactor

    Für wenige Scanketten Für viele Scanketten, um LFSR und MISR klein zu halten.

  • Modular BIST-Architecture

  • Diagnose

     Für jeden Fehler fi in der Schaltung findet Simulation mit den Testmustern (p1,…,pn) statt und liefert die Testantworten (ri1,…,rin)

     Abbildung der Testantworten auf Fehler mit einem Fehler-Wörterbuch − Problematisch für Mehrfachfehler und unmodelierte Fehler

     Statt voller Testantwort steht bei BIST eine Signatur für die Diagnose zur

    Verfügung

    Fehler Testantwort

    f1 (r11,…,r1n)

    f2 (r21,…,r2n)

    f3 (r31,…,r3n)

    … …

  • Diagnosis mit BIST

    Probleme bei Verwendung einer Signatur:  Fehlermaskierung (z.B. durch räumliche Kompaktierung)  Erfassen mehrerer Testantworten in einer Signatur Lösungen:  Fehlerisolation (erfordert Wiederholung des Tests)  Mehrere Signaturen speichern

    R.C. Tekumalla: “On Reducing Aliasing Effects and Improving Diagnosis of Logic BIST Failures”, ITC’03

    A. Cook, M. Elm, et. al.: “Structural In-Field Diagnosis for Random Logic Circuits”, ETS’11

    Applying Fault Isolation Keeping intermediate signatures

  • Grundprinzip SBST

     Ursprüngliche Anwendung − Kein Ersatz für andere Testverfahren (BIST, Scantest) − Unterstützung bei geringen Zusatzkosten

    18

    Chip

    DUT (Prozessor)

    Speicher

    Test- antworten

    Test- programm

  • VLIW Core

    Speicher

    ldc r0,0xAAAA ldc r1,0x5555 Add r2,r0,r1 xor r31,r2,r31 ldc r4, 0x259a mul r0,r4,r2 xor r31,r0,r31 . . . store [FFFF],r31

    Softwarebasierter Selbsttest (SBST)

    19

    Testprogramm

    Signatur

    Signatur erzeugen

    Signatur speichern

    Signatur

    Bestimmung der Fehlerüberdeckung durch

    Fehlersimulation.

  • SBST

    Vorteile:  Nicht Invasiv  At-Speed Testing  Kein Übertesten  Im-Feld-Testen

    Nachteil:  Testprogrammgenerierung  Nur für programmierbare

    Prozessoren nutzbar

    20

    Chip

    DUT

    Externer Tester

    Speicher

    Te st

    pr og

    ra m

    m

    Kom paktierte Testantw

    ort / Pass/Fail Inform

    ation Chip

    DUT (Prozessor)

    Speicher

    Test- antworten

    Anwendung Test- programm

    Produktionstest Feldtest

  • Anforderungen an das System

     Speichermodul in dem das Testprogramm gespeichert ist, muss für den Prozessor und Tester zugreifbar sein.

     Upload Mechanismus, mit dem das Testprogramm in diesen Speicher gebracht werden kann, ist erforderlich.

     Methode, um das Testprogramm zu starten.

     Überwachung der Testausführung erforderlich.

     Ressourcen, in denen die Ergebnisse des Tests abgespeichert werden können.

  • 22

    Zeitlicher Ablauf SBST

    SBST Programm Upload

    SB ST

    P ro

    gr am

    m st

    ar t SBST Programmabarbeitung &

    Ergebnissammlung Download der Ergebnisse

    SBST Programmablaufbeobachtung

    Zeit

    Test mit Prozessortakt

  • Testprogrammgenerierung (Open Loop)

    23

    SBST

    Mit Strukturinformationen Ohne Strukturinformationen

    Open Loop Feedback Based ATPG-basiert

    Experte

    ld r2,#5 add r2,r3 …

    Testprogramm

    schreibt

     Testprogramm wird durch einen Experten erstellt (Befehlssatz des Prozessors ist bekannt, Bereits vorhandene Testroutinen sind bekannt, …)

     Exakte Fehlerüberdeckung kann nicht angegeben werden.

  • 24

    Feedback-basierte Testprogrammgenerierung

    SBST

    Mit Strukturinformationen Ohne Strukturinformationen

    Open Loop Feedback-basiert ATPG-basiert

    ld r2,#5 add r2,r3 …

    Zufallserzeugte Testprogramme

    ld r2,#5 add r2,r3 …

    ld r2,#5