1 Technische Universität Darmstadt FG Mikroelektronische Systeme Prof. Dr. Dr. h.c. mult. Manfred...
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Technische Universität DarmstadtFG Mikroelektronische SystemeProf. Dr. Dr. h.c. mult. Manfred Glesner
Resonantes Umladen von Taktnetzwerken
Clemens Schlachta, Manfred Glesner
4. VIVA Kolloquium, Dortmund 2003
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Technische Universität DarmstadtFG Mikroelektronische SystemeProf. Dr. Dr. h.c. mult. Manfred Glesner
Übersicht
• Aufschlüsselung der Verlustleistung eines PII
• Problematik bei sinusförmigen Takt
• Modifiziertes Register für sinusförmigen Takt
• Lokale Rechtecktaktformung
• Versuchs-ASIC, Messergebnisse
• Zusammenfassung
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Technische Universität DarmstadtFG Mikroelektronische SystemeProf. Dr. Dr. h.c. mult. Manfred Glesner
Aufschlüsselung der Verlustleistung eines PII
Speicher undCache: 8%
SynthetisierteLogik (ohneTakt): 9%
Sonstige Schaltung (I/O
etc.): 13%
Datenpfad(ohne Takt):21%
Taktnetzwerk:49%
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Technische Universität DarmstadtFG Mikroelektronische SystemeProf. Dr. Dr. h.c. mult. Manfred Glesner
Sinusförmiger Takt (I)
Konventionelle Register benötigen steile Taktflanken!
Leitwert des NMOS-Transistors
In Out
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Sinusförmiger Takt (II)
• Zwei Möglichkeiten:– Entwicklung von
Flip-Flops, die mit flachen Taktflanken arbeiten.
– Lokale Erzeugung von steilen
Taktflanken. • Prinzip des hier
untersuchten Ansatzes:
Nutzung dieser leitenden Phasen!
Leitwertzwischen in und out
in
Volt
ag
es (
lin
)
500m
1.5
2.5
3.5
Time (lin) (TIME)26n 28n 30n 32n 34n 36n 38n 40nadiabatic clock distribution for static cmos design
Para
ms (
lin
)
0
200m
400m
600m
800m
1
Time (lin) (TIME)
26n 28n 30n 32n 34n 36n 38n40n
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Technische Universität DarmstadtFG Mikroelektronische SystemeProf. Dr. Dr. h.c. mult. Manfred Glesner
Vierphasentakt
2 01 3
I II
ck0ck1ck2ck3
Haupttakt
internextern
32
10
Zwei nichtüberlappende
leitende Phasen.
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Flip-Flop für flache Taktflanken
QD
Zeit
D QT2:
T2D QT1:T1
Nichtüberlappende leitende Phasen
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Zeitlicher Verlauf
Große “Clock-to-Q” Verzögerung !!!
Effektiver Taktzyklus
Leitende Phase I
Eingang
Ausgang
Setup/Hold
Leitende Phasen
“Clock-to-Q” Verzögerung
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Technische Universität DarmstadtFG Mikroelektronische SystemeProf. Dr. Dr. h.c. mult. Manfred Glesner
Lokale Rechecktaktformung
0
2
1
3
D
CP
Q
P1
P2
N1
N2
10
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Versuchs-ASIC (I)
Es wurde ein Test-ASIC entworfen mit
• 1000 Standard-Registern
• 1000 Register für sinusförmigen Takt
• 1000 Register mit lokaler Taktformung
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Versuchs-ASIC (II)
Register mitlokaler Rechteck-
taktformung
Standard
Register
Register mitsinusförmigem
Takt
Takt-erzeugung
Takt-treiber
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Technische Universität DarmstadtFG Mikroelektronische SystemeProf. Dr. Dr. h.c. mult. Manfred Glesner
Messergebnisse
• Leistungsverbrauch von 1000 Flipflops
• 0% Eingangs-aktivität: Eingang D des Flipflops ändert sich nie.
• 100% Eingangsaktivität: Eingang D des Flipflop ändert sich zu jedem Zyklus.
• Effektive Taktfrequenz von 60MHz
0 5 10 15 20 25 30 35 4020
40
60
80
100
120
140
160
180
200
Eingangsaktivität in %
Lei
stu
ng
sver
bra
uch
in
mW Rechtecktakt Lokal erzeugter RechtecktaktSinusförmiger Takt
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Technische Universität DarmstadtFG Mikroelektronische SystemeProf. Dr. Dr. h.c. mult. Manfred Glesner
Zusammenfassung
• Es wurden zwei Ansätze vorgestellt:– Modifizierte Register für sinusförmige Taktsignale– Lokale Rechtecktaktformung
• Register für sinusförmige Taktsignale– bei sehr geringer Eingangsaktivität (nahe null) wird
eine Leistungseinsparung von ca. 70% erreicht– „Break even“-Punkt bei rund 18% Eingangsaktivität,
darüber hinaus erhöhte Leistungsaufnahme
• Register mit lokaler Taktformung– geringe Leistungseinsparung– Aber: ASIC hat sehr hohe Registerdichte, d.h.
ungünstige Bedingungen wegen kompakten Taktnetzwerks