Übung Informatik1 für ET und MT1 4.Übung: Inhalte: Binäre Algorithmen für arithmetische...

Übung Informatik1 für ET und MT 1

4.Übung:

Inhalte:

• Binäre Algorithmen für arithmetische Grundrechenarten

• Beispiel zur Addition positiver und negativer Summanden

• Binäre Multiplikation und Division


Aufgaben:4.1 Zu berechnen ist

A2 + B2

= D2 mit A2

> 0 B2 und

A2 = 1001110, | B2

| = 10101 .

Die Berechnung erfolgt mit einem seriell strukturierten Rechenwerk, dabei sind die Operanden in die Register Ra und Rb einzutragen, das Ergebnis wird in das Register Ra zurückgeschrieben. Die gesteuerten Gatter G negieren bei Bedarf die Eingänge bzw. das Rückschreiben (B-Komplement-Bildung) des Ergebnisses. Nutzen Sie das Arbeitsblatt 1 zur Lösung dieser Aufgabe! Ermitteln Sie die binäre Steuersignale a, a', b und Ü, die den Operanden entsprechend gesetzt werden und die Summe D2 in Vorzeichenbetrags-darstellung.

4.2 Zu realisieren ist eine 8-Bit Multiplikation. Zum einen kann ein 4-2-Blockmultiplizierer, der 4-Bit parallel multipliziert und dann die

Teilprodukte seriell verknüpft, zum anderen ein 2-4-Blockmultiplizierer, der 2-Bit parallel multipliziert und dann das Ergebnis seriell ermittelt, genutzt werden. Skizzieren Sie beide Varianten. Ermitteln Sie die Anzahl der benötigten VA/HA für jede dieser Varianten und die laufzeitgünstigere Variante an Hand der maximal zu durchlaufenden VA/HA Gatter für eine Multiplikation.

4.3 Zeichnen Sie die Schaltung einer 8-Bit Festkommadivision.Führen Sie eine entsprechende Berechnung an Hand des Beispieles

0101 00012 : 0000 10012 unter Verwendung von Arbeitsblatt 2 durch.


Zu 4.1 Siehe Arbeitsblatt 1 und Lösung Arbeitsblatt 1

Funktion des Gatters G

a, a', b sind Steuersignale g zur Bildung des B-Komplements und x, y Ein- bzw. Ausgangssignale der Gatter G, dann gilt y = (1-x) für g = 1 bzw. y = x für g = 0.

y = x ¬g v ¬x g bzw. y = x g

x g = a oder a‘ oder b

=1

y


Lösung der Übertragsbildung:

Realisierung von Ü0 durch ein D-FF,das mit dem gleichen Takt gesteuertwird mit dem die Operandenregistergeschoben werden.

Lösung zur Bildung der Steuersignale a, a’ und b zur Erzeugung der B- Komplemente der Operanden

Das RS Flipflop wird beim Startasynchron auf null gesetzt. Mitder ersten 1 im Register Rb wirddann mit dem Takt der Ausgangdes Flipflop 1 und bleibt 1 bis zumEnde der Addition. Um das Vorzeichen des Ergebnisses noch vor der Ausführung der Addition zu bilden, muss man wissen welcher Operand den größeren Betrag hat. Dazu kann man die Operanden A und B vom höchsten Bit beginnend Bit für Bit vergleichen, bis man einen Unterschied gefunden hat. Der Operand, der als erstes eine 1 hat, während der Andere an gleicher Position eine 0 hat ist größer. Zusammen mit den Vorzeichen von A und B kann daraus das Vorzeichen des Ergebnisses ermittelt werden

VA

D Q

Ü0

0 0 0 1 0 1 0 11 Rb

G

& S Q

Rst


Skizze der Realisierung einer binären Addition A2 + B2 = D2

0 0 0 1 0 1 0 1

0 0 1 1 1 0 0 1 0 1 0 0 1 1 1 0

0

0

1

Ra'

Ra

Rb

Fortschrittsrichtung VA

Ga‘

a‘

Ga

a

Gbb

Vorzeichen

Vorzeichen

Ü0

a‘

a

b

Ü0

. . . 3 2 1 0Positionsindex



0 0 0 1 0 1 0 1

0 0 1 1 1 0 0 1 0 1 0 0 1 1 1 0

0

0

1

Ra'

Ra

Rb


Ga‘

a‘

Ga

a

Gbb

Vorzeichen

Vorzeichen

Ü0

a‘

a

b

Ü0



Zu 4.2

4-2-Blockmultiplizierer, der 4-Bit parallel multipliziert und dann die 4 Teilprodukte seriell verknüpft

P = A * B mit A = AH * 24 + AL

und B = BH * 24 + BL

Bildung der Teilprodukte:

AL * BL

AL * BH * 24 nacheinander mit 4 Bit-Multiplizierer ausführen AH * BL * 24 anschließend verschieben AH * BH * 28


Paralleler 2-Bit Multiplizierer Paralleler 4-Bit Multiplizierer

B1 B0 B3 B2 B1 B0

A0 A0

B3 B2 B1 B0

B1 B0 A1

A1

B3 B2 B1 B0

A2

P2 P1 P0

B3 B2 B1 B0

A3

P7 P6 P5 P4 P3 P2 P1 P0

HA

VA

HA

VA

P3

VA

VA

VA

HA

VA

VA

VA

VA

VA

HA


1. Löschen … Register P‘ = P neu

2. P‘ = A… * B… + P speichern P = P alt

3. A und … 4 Bit verschieben

4. P‘ = A… * B… + P speichern





Schema eines 8 Bit Blockmultiplizierers


+

4 Bit Parallel Multiplizierer

16 + 1 Bit Schieberegister für Produkt P7 6 5 4 3 2 1 0

7 6 5 4 3 2 1 0

Schaltung zur Zusammenfassung der 4 Ergebnisse des Multiplizierers

1. P‘ = 02. P‘ = AL * BL + P3. A und P 4 Bit nach rechts schieben4. P‘ = AH * BL + P5. A und B 4 Bit nach rechts schieben6. P‘ = AL * BH + P (Übertrag möglich)7. A und P 4 Bit nach rechts schieben8. P‘ = AH * BH + P


4-2 Blockmultiplizierer - Anzahl der HA / VA Gatter:

• ein 4-Bit Parallel Multiplizierer:

• n-1 Addiererkette (keine für Bit 0) 3 Ketten

• jede Kette aus 1 HA und n-1 VA je 1 HA und 3 VA

• n2 Und-Gatter für bitweise Multiplikation 16 Und

• 3 HA 9 VA 16 Und

• Aufsummieren der Teilprodukte:

• Verschieben 2 Teilprodukte und 3* Operanden

je 4 Takte 12 Verschiebetakte (3*4 Takte)

• 8-Bit Ripple-Carry-Addierer 1 HA 7 VA

• 4 HA 16 VA 16 Und


4-2 Blockmultiplizierer - Zeitverhalten: (VAc = Zeit für den Übertrag

VAs = Zeit für die Summe)

• ein 4-Bit Parallel Multiplizierer: (A * B = 11112 * 10112 = 101001012)

• 1 Und-Gatter

• eine Kette aus n-2 Add (1. ist HA) 1 HA und 1 VAc = 1 VA und 1 HA

• eine Kette aus n-1 VAc und 1 HA 3 VAc und 1 HA = 3 VA und 1 HA

• eine Spalte aus n-2 VAs 2 VAs = 2 VA

• 1 Und + 2 HA + 6 VA


• Verschieben: (Anzahl der Teilprodukte – 1) mal 4 Takte

• + 1 VA zu der längsten Kette des 4 Bit Parallel Multiplizierer für die Blocksumme

• (1 Und + 2 HA + 7 VA) *4 + 12VS 4 Teilprodukte und 3*4 Schiebetakte

• 4 Und + 8 HA + 28 VA + 12VS


2-4 Blockmultiplizierer - Anzahl der HA / VA Gatter:


• n-1 Addiererkette (keine für Bit 0) 1 Ketten

• jede Kette aus 1 HA und n-1 VA je 1 HA und 1 VA

• n2 Und-Gatter für bitweise Multiplikation 4 Und

• 1 HA 1 VA 4 Und

• Aufsummieren der 16 Teilprodukte von 4 Bit:

• Verschieben (16 – 1) Teilprodukte je 2x 30 Verschiebetakte (15*2 Takte)

• 4-Bit Ripple-Carry-Addierer 1 HA 3 VA (aufwendiger als serieller Multiplizierer)

• 2 HA 4 VA 4 Und


2-4 Blockmultiplizierer - Anzahl der HA / VA Gatter

Anzahl der Teilprodukte:

A = (a7a6 *26 + a5a4 * 24 + a3a2 * 22 + a1a0 * 20)

B = (b7b6 *26 + b5b4 * 24 + b3b2 * 22 + b1b0 * 20)

16 TP

a1a0 b1b0 VL 0

a1a0 b3b2 VL 2

a3a2 b1b0 VL 2

a3a2 b3b2 VL 4

a1a0 b5b4 VL 4

a5a4 b1b0 VL 4

a1a0 b7b6 VL 6

a3a2 b5b4 VL 6

a5a4 b3b2 VL 6

a7a6 b1b0 VL 6

a5a4 b5b4 VL 8

a3a2 b7b6 VL 8

a7a6 b3b2 VL 8

a5a4 b7b6 VL 10

a7a6 b5b4 VL 10

a7a6 b7b6 VL 12


2-4 Blockmultiplizierer - Zeitverhalten: (VAc = Zeit für Übertrag

VAs = Zeit für Summe)


• 1 UND-Gatter

• eine Kette aus n-2 Add (1. ist HA) 0 VA 0 HA

• eine Kette aus n-1 VAc und 1 HA 1 VA 1 HA

• eine Spalte aus n-2 VAs 0 VA

• 1 Und + 1 HA + 1 VA


• 16 Teilprodukte von 4 Bit breite.

• Verschieben und Summieren, der Produkte (16-1) x 2 Bit links

• + 1 VA zu der längsten Kette des 2 Bit Parallel Multiplizierer für die Blocksumme

• ( 1 Und + 1 HA + 2 VA) * 16 + 30 VS

• 16 Und + 16 HA + 32 VA + 30 VS


4.3 Schaltung einer 4-Bit Festkommadivision.

´1´

4 3 2 1 0

4 3 2 1 0

Dividend

DivisorQuotient

´1´

write enable

+

Dividend = 12910 = 1000 00012

Divisor = 1310 = 11012

Quotient = 910 = 10012

Rest = 1210 = 11002

= DividendH


VZ

: = Rest 0000

+ B-Komplement von 1001

ergibt 0, da neg. Übertrag

VS links 1 x+

ergibt 1, da pos. Schema zur binärenFestkommadivision(8 Bit : 4 Bit)

+ ergibt 0, da neg.

+ ergibt 0, da neg.

+ ergibt 1, da pos.

22 1001 22 0010 10 0 1 0 1 0 0 0 1

22 1101 1

1 1 1 0 0 0 0 0 1

22 1101 1

0 1 0 1 0 0 0 1 0

0 0 0 0 1 0 0 1 0

0 0 0 1 0 0 1 0 0

22 1101 1

1 1 0 0 1 0 1 0 0

0 0 1 0 0 1 0 0 0

22 1101 1

1 1 0 1 1 1 0 0 0

0 1 0 0 1 0 0 0 0

22 1101 1

0 0 0 0 0 0 0 0 0


VZ

: = Rest 0000



VS links 1 x+


+ ergibt 0, da neg.

+ ergibt 0, da neg.

+ ergibt 1, da pos.

22 1001 22 0010 10 0 1 0 1 0 0 0 1

22 1101 1

1 1 1 0 0 0 0 0 1

22 1101 1

0 1 0 1 0 0 0 1 0

0 0 0 0 1 0 0 1 0

0 0 0 1 0 0 1 0 0

22 1101 1

1 1 0 0 1 0 1 0 0

0 0 1 0 0 1 0 0 0

22 1101 1

1 1 0 1 1 1 0 0 0

0 1 0 0 1 0 0 0 0

22 1101 1

0 0 0 0 0 0 0 0 0


VZ

: = Rest 0001


ergibt 1, da pos. Übertrag

Overflow wird hier erkannt.+

ergibt 0, da neg. Schema zur binärenFestkommadivision(8 Bit : 4 Bit)

+ ergibt 0, da neg.

+ ergibt 1, da pos.

+ ergibt 0, da neg.

22 1001 22 1001 00 1 0 1 0 0 0 1 1

22 1101 1

0 0 0 0 1 0 0 1 1

22 1101 1

0 0 0 1 0 0 1 1 0

1 1 0 0 1 0 1 1 0

0 0 1 0 0 1 1 0 0

22 1101 1

1 1 0 1 1 1 1 0 0

0 1 0 0 1 1 0 0 0

22 1101 1

0 0 0 0 0 1 0 0 0

0 0 0 0 1 0 0 0 0

22 1101 1

1 1 0 0 0 0 0 0 0


VZ

: = Rest 0001





+ ergibt 0, da neg.

+ ergibt 1, da pos.

+ ergibt 0, da neg.

22 1001 22 1001 00 1 0 1 0 0 0 1 1

22 1101 1

0 0 0 0 1 0 0 1 1

22 1101 1

0 0 0 1 0 0 1 1 0

1 1 0 0 1 0 1 1 0

0 0 1 0 0 1 1 0 0

22 1101 1

1 1 0 1 1 1 1 0 0

0 1 0 0 1 1 0 0 0

22 1101 1

0 0 0 0 0 1 0 0 0

0 0 0 0 1 0 0 0 0

22 1101 1

1 1 0 0 0 0 0 0 0

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